JPS6149266A - メモリ制御装置 - Google Patents
メモリ制御装置Info
- Publication number
- JPS6149266A JPS6149266A JP17036384A JP17036384A JPS6149266A JP S6149266 A JPS6149266 A JP S6149266A JP 17036384 A JP17036384 A JP 17036384A JP 17036384 A JP17036384 A JP 17036384A JP S6149266 A JPS6149266 A JP S6149266A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- access
- bus
- shared memory
- cpu
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はＤＭＡＣ（ダイレクトメモリコントローラ）
とＣＰＵ （中央処理装置）からメモに対して同時にア
クセスすることが可能なメモリ制御装置に関する。
とＣＰＵ （中央処理装置）からメモに対して同時にア
クセスすることが可能なメモリ制御装置に関する。
従来この種のメモリ制御装置として、第１図に示すもの
があった。図中％１は制御部、２，４゜５は第１〜第３
０ＰＵ（複数のＣＰＵ）、３はＤＭＡＣ，６は上記第１
〜第３０ＰＵ２，４．５またはＤＭＡＣ５を夫々共用メ
モリ８にアクセスできるよう制御するバスコントローラ
である。また、７ａ、７ｂ、７ｃ、７ｄは上記アクセス
を切換可能に接続するバスバッファ、１３は共用・（ス
である。
があった。図中％１は制御部、２，４゜５は第１〜第３
０ＰＵ（複数のＣＰＵ）、３はＤＭＡＣ，６は上記第１
〜第３０ＰＵ２，４．５またはＤＭＡＣ５を夫々共用メ
モリ８にアクセスできるよう制御するバスコントローラ
である。また、７ａ、７ｂ、７ｃ、７ｄは上記アクセス
を切換可能に接続するバスバッファ、１３は共用・（ス
である。
次に動作について説明する。まず、複数のＣＰＵ。
すなわち第１〜第３ＣＰＵ２，４．５の中で第１ＣＰＵ
２が共用メモリ８にアクセスする場合は、第１０ＰＵ２
からバスコントローラ６に対し共用バスアクセス要求信
号ＢＲＥＱＩを出力する。この（１１−受けてバスコン
トローラ６はバスバッファ７ａに共用バス１３のアクセ
ス許可を出力し、バスバッファ７ａのゲートが開かれる
。この動作により第１ ＣＰＵ２から共用メモリ８への
アクセスが可能となる。上記第１ＣＰＵ２以外の第２０
ＰＵ４または５が共用メモリ８にアクセスしようとする
場合も上記と同様の動作が行なわれる。
２が共用メモリ８にアクセスする場合は、第１０ＰＵ２
からバスコントローラ６に対し共用バスアクセス要求信
号ＢＲＥＱＩを出力する。この（１１−受けてバスコン
トローラ６はバスバッファ７ａに共用バス１３のアクセ
ス許可を出力し、バスバッファ７ａのゲートが開かれる
。この動作により第１ ＣＰＵ２から共用メモリ８への
アクセスが可能となる。上記第１ＣＰＵ２以外の第２０
ＰＵ４または５が共用メモリ８にアクセスしようとする
場合も上記と同様の動作が行なわれる。
一方、ＤＭＡＣ５が共用メモリ８にアクセスしようとす
る場合も、また同様にＢ ＲＥ Ｑ ２信号がバスコン
トローラ６に出力され、以後上記同様に動作してＤＭＡ
Ｃ５から共用メモリ８へのアクセスが可能となる。ここ
で、上記従来装置において、第１〜第３ＣＰＵ２，４．
５あるいはＤＭＡＣ５のうち、ＤＭＡＣ５から共用メモ
リ８に対してアクセスしている間中は第１乃至第３ＣＰ
Ｕ２、または４、あるいは５からも共用メモリ８に対し
て同時アクセスする事は禁止されている。
る場合も、また同様にＢ ＲＥ Ｑ ２信号がバスコン
トローラ６に出力され、以後上記同様に動作してＤＭＡ
Ｃ５から共用メモリ８へのアクセスが可能となる。ここ
で、上記従来装置において、第１〜第３ＣＰＵ２，４．
５あるいはＤＭＡＣ５のうち、ＤＭＡＣ５から共用メモ
リ８に対してアクセスしている間中は第１乃至第３ＣＰ
Ｕ２、または４、あるいは５からも共用メモリ８に対し
て同時アクセスする事は禁止されている。
従来のメモリ制御装置は以上のように構成されているの
で、複数のＣＰＵとＤ Ｍ Ａ Ｃが同一データバスを
共用することになり、例えばＤＭＡ転送中にあるＣＰＵ
が共用メモリをアクセスする場合は待合わせ時間が必要
となシ、ＣＰＵの使用効率が低下するなどの欠点があっ
た。
で、複数のＣＰＵとＤ Ｍ Ａ Ｃが同一データバスを
共用することになり、例えばＤＭＡ転送中にあるＣＰＵ
が共用メモリをアクセスする場合は待合わせ時間が必要
となシ、ＣＰＵの使用効率が低下するなどの欠点があっ
た。
〔発明の概要〕
この発明は上記のような従来のものの欠点を除去するた
めになされたもので、ＤＭＡＣのデータバスと他のＣＰ
Ｕのデータバスを分離することにより、ＤＭＡ転送中に
おいてもあるＣＰＵが共用メモリをアクセスする事を可
能とし、ＣＰＵの使用効率を向上できるメモリ制御装置
を提供することを目的としている。
めになされたもので、ＤＭＡＣのデータバスと他のＣＰ
Ｕのデータバスを分離することにより、ＤＭＡ転送中に
おいてもあるＣＰＵが共用メモリをアクセスする事を可
能とし、ＣＰＵの使用効率を向上できるメモリ制御装置
を提供することを目的としている。
以下、この発明の一実施例を第２図に基づいて説明する
。第２図中、第１図と同一符号のものは同一、または相
当部分を示す。但し、６は第１〜第３０ＰＵ２，４．５
のみを第２の共用メモリ１２にアクセス制御するバスコ
ントローラであυ、７ａ、７ｂ、７ｃは上記バスコント
ローラ６に制御されて夫々第１〜第３ＣＰＵ２，４．５
を第２の共用メモリ１２に切換可能に接続するバスバッ
ファである。また、９はＤＭＡＣ５を含み第１〜第３０
ＰＵ２，４．５が第１の共用メモリ１１をアクセス可能
に制御する３ポートコントローラ、１０は３ボートコン
トローラ９に制御されてメモリバス１４と第１〜第３Ｃ
ＰＵ２，４．５あるいはＤＭＡＣ５を接続するメモリバ
ッファ、１１は第１〜第３ＣＰＵ２，４．５あるいはＤ
ＭＡＣ５によυアクセスされる第１の共用メモリである
。
。第２図中、第１図と同一符号のものは同一、または相
当部分を示す。但し、６は第１〜第３０ＰＵ２，４．５
のみを第２の共用メモリ１２にアクセス制御するバスコ
ントローラであυ、７ａ、７ｂ、７ｃは上記バスコント
ローラ６に制御されて夫々第１〜第３ＣＰＵ２，４．５
を第２の共用メモリ１２に切換可能に接続するバスバッ
ファである。また、９はＤＭＡＣ５を含み第１〜第３０
ＰＵ２，４．５が第１の共用メモリ１１をアクセス可能
に制御する３ポートコントローラ、１０は３ボートコン
トローラ９に制御されてメモリバス１４と第１〜第３Ｃ
ＰＵ２，４．５あるいはＤＭＡＣ５を接続するメモリバ
ッファ、１１は第１〜第３ＣＰＵ２，４．５あるいはＤ
ＭＡＣ５によυアクセスされる第１の共用メモリである
。
次に動作について説明する。先ずＤＭＡＣ５が共用メモ
リ１１をアクセスする場合は、ＤＭＡＣ５よシ３ボート
コントローラ９にメモリバスアクセス要求信号（ＭＲＥ
Ｑ２）を出力する。この信号によシ３ボートコントロー
ラ９はメモリバスアクセス許可信号（ＭＧＮＴ２）を出
力し、ＤＭＡＣ５に対応するメモリバッファ１０ｂのゲ
ートを開いてＤＭＡＣ５から第１の共用メモリ１１への
アクセスを可能にする。また、第１ＣＰＵ２が第１の共
用メモリ１１をアクセスする場合は、第１ＣＰＵ２よ）
３ボートコントローラ９にメモリバスアクセス要求信号
（ＭＲＥＱＩ ）を出力する。
リ１１をアクセスする場合は、ＤＭＡＣ５よシ３ボート
コントローラ９にメモリバスアクセス要求信号（ＭＲＥ
Ｑ２）を出力する。この信号によシ３ボートコントロー
ラ９はメモリバスアクセス許可信号（ＭＧＮＴ２）を出
力し、ＤＭＡＣ５に対応するメモリバッファ１０ｂのゲ
ートを開いてＤＭＡＣ５から第１の共用メモリ１１への
アクセスを可能にする。また、第１ＣＰＵ２が第１の共
用メモリ１１をアクセスする場合は、第１ＣＰＵ２よ）
３ボートコントローラ９にメモリバスアクセス要求信号
（ＭＲＥＱＩ ）を出力する。
この信号によυ３ポートコントロー”ｙ ９ ハメ％
リバスアクセス許可信号（ＭＧＮＴ １ ）を出力し、
第１ＣＰＵ２に対応するメモリバッファ１０ａのゲート
を開いて第１ ＣＰＵ２から第１の共用メモリ１１への
アクセスを可能にする。第２．第３ＣＰ Ｕ ４ ｓま
たは５が第１の共用メモリ１１をアクセスする場合はア
クセス要求した第２．第３０ＰＵ４．または５よシバス
コントローラ６に第１の共用バスアクセス要求信号を出
力する。この信号によシバスコントローラ６から３ボー
トコントロー、７９にメモリバスアクセス要求信号（Ｍ
ＲＥＱ３）を出力する。この要求信号に基づき３ボート
コントローラ９はメモリバスアクセス許可信号（ＭＧＮ
Ｔ３）を出力し、共用バス１３とメモリバス１４のデー
タバッファＩＯＣのゲートを開いて、アクセス要求した
第２−１：たけ第３０ＰＵ４、または５から第１の共用
メモリ１１へのアクセスを可能とする。
リバスアクセス許可信号（ＭＧＮＴ １ ）を出力し、
第１ＣＰＵ２に対応するメモリバッファ１０ａのゲート
を開いて第１ ＣＰＵ２から第１の共用メモリ１１への
アクセスを可能にする。第２．第３ＣＰ Ｕ ４ ｓま
たは５が第１の共用メモリ１１をアクセスする場合はア
クセス要求した第２．第３０ＰＵ４．または５よシバス
コントローラ６に第１の共用バスアクセス要求信号を出
力する。この信号によシバスコントローラ６から３ボー
トコントロー、７９にメモリバスアクセス要求信号（Ｍ
ＲＥＱ３）を出力する。この要求信号に基づき３ボート
コントローラ９はメモリバスアクセス許可信号（ＭＧＮ
Ｔ３）を出力し、共用バス１３とメモリバス１４のデー
タバッファＩＯＣのゲートを開いて、アクセス要求した
第２−１：たけ第３０ＰＵ４、または５から第１の共用
メモリ１１へのアクセスを可能とする。
一方、第１〜第ａＣＰＵ２，４．５が第２の共用メモリ
１２をアクセスする場合は、第１〜第３０ＰＵ２．また
は４．あるいは５からバスコントローラ６に第２の共用
バスアクセス要求信号を出力する。この要求信号に基づ
きバスコントローラ６は共用バスアクセス許可信号（Ｂ
ＧＮＴ３−または４）を出力し、第１．第２．第３０Ｐ
Ｕ２，４゜５のうちアクセス要求したＣＰＵのパスバツ
７ア７ａ、７ｂ、７ｃのゲートを開いてアクセス要求し
た第１または第２あるいは第３ＣＰＵ２．または４ある
いは５から第２の共用メモリ１２へのアクセスを可能に
する。
１２をアクセスする場合は、第１〜第３０ＰＵ２．また
は４．あるいは５からバスコントローラ６に第２の共用
バスアクセス要求信号を出力する。この要求信号に基づ
きバスコントローラ６は共用バスアクセス許可信号（Ｂ
ＧＮＴ３−または４）を出力し、第１．第２．第３０Ｐ
Ｕ２，４゜５のうちアクセス要求したＣＰＵのパスバツ
７ア７ａ、７ｂ、７ｃのゲートを開いてアクセス要求し
た第１または第２あるいは第３ＣＰＵ２．または４ある
いは５から第２の共用メモリ１２へのアクセスを可能に
する。
なお、上記実施例ではＣＰＵが３台の場合を示シタカ、
バスコントローラ６に４台以上のＣＰＵを接続してもよ
く、他のＣＰＵが接続された共用バス１３上のメモリへ
のアクセスはＤＭＡＣ５のメモリアクセスとは独立に行
うことができ、上記実施例と同様の効果を奏する。
バスコントローラ６に４台以上のＣＰＵを接続してもよ
く、他のＣＰＵが接続された共用バス１３上のメモリへ
のアクセスはＤＭＡＣ５のメモリアクセスとは独立に行
うことができ、上記実施例と同様の効果を奏する。
以上のように、この発明によれば、ＤＭＡＣのデータバ
スと他のＣＰＵのデータバスを分離して構成したので、
ＤＭＡ転送中でも、他のＣＰＵと共用メモリのアクセス
がＤＭＡＣのメモリアクセスとは独立に行うことができ
、ＣＰＵの使用効率を高めることができるなど非常に優
れたメモリ制菌装置が得られる効果がある。
スと他のＣＰＵのデータバスを分離して構成したので、
ＤＭＡ転送中でも、他のＣＰＵと共用メモリのアクセス
がＤＭＡＣのメモリアクセスとは独立に行うことができ
、ＣＰＵの使用効率を高めることができるなど非常に優
れたメモリ制菌装置が得られる効果がある。
第１図は従来のメモリ制御装置を示すブロック図、第２
図はこの発明の一実施例によるメモリ制御装置を示すブ
ロック図である。 ２・・・第１ＣＰＵ、３・・・ＤＭＡＣ，４・・・第２
０ＰＵ。 ５・・・第３ＣＰＵ、６・・・バスコントローラ、７ａ
、７ｂ ７ｃ・・・バスバッフ７．９・・・３ホー）
：Ｍ’ト０−ラ、１０ ａ、 １０ ｂ、 １０
ｃ・・・メそリノくツファ、１１．１２・・・第１．第
２共用メモリ。
図はこの発明の一実施例によるメモリ制御装置を示すブ
ロック図である。 ２・・・第１ＣＰＵ、３・・・ＤＭＡＣ，４・・・第２
０ＰＵ。 ５・・・第３ＣＰＵ、６・・・バスコントローラ、７ａ
、７ｂ ７ｃ・・・バスバッフ７．９・・・３ホー）
：Ｍ’ト０−ラ、１０ ａ、 １０ ｂ、 １０
ｃ・・・メそリノくツファ、１１．１２・・・第１．第
２共用メモリ。
Claims (1)
- 複数のＣＰＵと、これらのＣＰＵに切換可能に接続され
るダイレクトメモリコントローラと、これらＣＰＵ、ダ
イレクトメモリコントローラから共用される一つ以上の
共用メモリとを有するメモリ制御装置において、上記ダ
イレクトメモリコントローラが第１の共用メモリにアク
セス中、同時に上記ＣＰＵが第２の共用メモリをオーバ
ーラップしてアクセス可能に構成したことを特徴とする
メモリ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17036384A JPS6149266A (ja) | 1984-08-17 | 1984-08-17 | メモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17036384A JPS6149266A (ja) | 1984-08-17 | 1984-08-17 | メモリ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6149266A true JPS6149266A (ja) | 1986-03-11 |
Family
ID=15903544
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17036384A Pending JPS6149266A (ja) | 1984-08-17 | 1984-08-17 | メモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6149266A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04178750A (ja) * | 1990-11-13 | 1992-06-25 | Nec Corp | 情報処理装置 |
-
1984
- 1984-08-17 JP JP17036384A patent/JPS6149266A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04178750A (ja) * | 1990-11-13 | 1992-06-25 | Nec Corp | 情報処理装置 |
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