JPS6279558A - 直接メモリアクセスコントロ−ラ - Google Patents
直接メモリアクセスコントロ−ラInfo
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- JPS6279558A JPS6279558A JP22106285A JP22106285A JPS6279558A JP S6279558 A JPS6279558 A JP S6279558A JP 22106285 A JP22106285 A JP 22106285A JP 22106285 A JP22106285 A JP 22106285A JP S6279558 A JPS6279558 A JP S6279558A
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- JP
- Japan
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- signal
- dma
- memory access
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- direct memory
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は直接メモリアクゼス（叶＾： ｄｉｒｅｃｔ
ｍｅｍｏｒｙ ａｃｃｅｓｓ）コントローラに関し、特
に該コントローラの転送用チャネルを増加させるための
改良に関する。
ｍｅｍｏｒｙ ａｃｃｅｓｓ）コントローラに関し、特
に該コントローラの転送用チャネルを増加させるための
改良に関する。
［従来の技術］
ＤＭＡ方式はマイクロプロセッサ（ＣＰＵ）を介さずに
主記憶装置と周辺装置との間でデータを転送可る方式で
あり、該周辺装置からのメモリバス使用要求の受付けお
よび同周辺装置に対するメモリ使用許可の出力等の制御
をマイクロプロセッサに代って専用で行なうのがＤＭＡ
コントローラデバイスである。このＤＭＡコントローラ
デバイスには、アドレスレジスタ、データバッフ７レジ
スタ、読出し／＠込み回路および優先順位決定回路等が
含まれていて、データの連続転送が行なえるようになっ
ており、第４図に一般的なりＭＡコントローラの概略ビ
ン接続図を示す。
主記憶装置と周辺装置との間でデータを転送可る方式で
あり、該周辺装置からのメモリバス使用要求の受付けお
よび同周辺装置に対するメモリ使用許可の出力等の制御
をマイクロプロセッサに代って専用で行なうのがＤＭＡ
コントローラデバイスである。このＤＭＡコントローラ
デバイスには、アドレスレジスタ、データバッフ７レジ
スタ、読出し／＠込み回路および優先順位決定回路等が
含まれていて、データの連続転送が行なえるようになっ
ており、第４図に一般的なりＭＡコントローラの概略ビ
ン接続図を示す。
この第４図に示すＤＭＡコントローラデバイスにおいて
は、アドレスバス端子Ａ −Ａ７．データバス端子り
。−Ｄ７．クロック入力端子ＣＬＫ。
は、アドレスバス端子Ａ −Ａ７．データバス端子り
。−Ｄ７．クロック入力端子ＣＬＫ。
リセット入力端子ＲＥＳＥＴ、ＣＰＵに対するホールド
要求出力端子ＨＲＱ、１−ＩＲＱに対するＣＰＬＪから
の応答を入力するホールド受付入力端子等の他に、周辺
機器側からのＤＭＡ要求信号を入力する４チヤネルのＤ
ＭＡ要求入力端子ＲＥＱ０〜ＲＥＱ３と、周辺機器に対
してメモリバスの使用を許可することを示すＤＭＡ受付
信号を出力する４チヤネルのＤＭＡ受付出力端子ＡＣＫ
ｏ〜ＡＣＫ３とを備えている。そして、このデバイスで
は、マスクされていないチャネルに周辺機器からのＤＭ
Ａ要求があると、ＨＲＱ信号によってＣＰＵヘバスの占
有権を要求し、ＣＰＵからＨＬＤＡ信号を受けると最も
優先度の高いチャネルへＤＭＡ受付信号（ＡＣＫ −Ａ
ＣＫ３）を送すＤＭＡ動作を開始するようになっている
。
要求出力端子ＨＲＱ、１−ＩＲＱに対するＣＰＬＪから
の応答を入力するホールド受付入力端子等の他に、周辺
機器側からのＤＭＡ要求信号を入力する４チヤネルのＤ
ＭＡ要求入力端子ＲＥＱ０〜ＲＥＱ３と、周辺機器に対
してメモリバスの使用を許可することを示すＤＭＡ受付
信号を出力する４チヤネルのＤＭＡ受付出力端子ＡＣＫ
ｏ〜ＡＣＫ３とを備えている。そして、このデバイスで
は、マスクされていないチャネルに周辺機器からのＤＭ
Ａ要求があると、ＨＲＱ信号によってＣＰＵヘバスの占
有権を要求し、ＣＰＵからＨＬＤＡ信号を受けると最も
優先度の高いチャネルへＤＭＡ受付信号（ＡＣＫ −Ａ
ＣＫ３）を送すＤＭＡ動作を開始するようになっている
。
ところで、この種ＤＭＡコントローラデバイスにおいて
は、集積度の問題によってデータ転送用のチャネル数す
なわちＤＭＡ要求信号入力端子およびＤＭＡ要求受付出
力端子の各端子数は夫々４つとなっており、この為シス
テム設計の際チャネル数が例えば５ケ又は６ケ必要とな
った場合には、２個のＤＭＡＩントローラデバイスを使
用しな（）ればならなかった。このように、従来のＤＭ
Ａコントローラデバイスではチャネル数が４の倍数でな
い場合は、１〜３チヤネルを増加するために１つのＤＭ
ＡＩントローラデバイスを追加する必要があり、コスト
的に見て好ましくないという欠点があった。
は、集積度の問題によってデータ転送用のチャネル数す
なわちＤＭＡ要求信号入力端子およびＤＭＡ要求受付出
力端子の各端子数は夫々４つとなっており、この為シス
テム設計の際チャネル数が例えば５ケ又は６ケ必要とな
った場合には、２個のＤＭＡＩントローラデバイスを使
用しな（）ればならなかった。このように、従来のＤＭ
Ａコントローラデバイスではチャネル数が４の倍数でな
い場合は、１〜３チヤネルを増加するために１つのＤＭ
ＡＩントローラデバイスを追加する必要があり、コスト
的に見て好ましくないという欠点があった。
［発明が解決しようとする問題点］
この発明は上記実情に鑑みてなされたもので、ＤＭＡコ
ントローラデバイスを追加することなくより多くのチャ
ネルによるデータ転送を行なう直接メモリアクセスコン
トローラを提供しようとするものである。
ントローラデバイスを追加することなくより多くのチャ
ネルによるデータ転送を行なう直接メモリアクセスコン
トローラを提供しようとするものである。
＝ ３ −
［問題点を解決するための手段および作用］そこでこの
発明では、現存のＤＭＡコントローラデバイスに対して
複数の異なる周辺装置から入力される複数のＤＭＡ要求
信号を所定の制御信号に基づき択一的に選択し、その選
択出力を前記複数チャネルのＤＭＡ要求信号入力端子の
うちの１入力端子に接続する選択回路と、前記選択回路
が接続されたＤＭＡ要求信号入力端子に対応するＤＭＡ
受付信号出力端子からの出力信号を前記所定の制御信号
に基づき前記複数の異なる周辺装置のいずれか１つに割
振って出力する割振り回路とを所要チャネル数に応じて
適宜数ずつ外付は接続するようにして上記した問題点を
解決するようにする。
発明では、現存のＤＭＡコントローラデバイスに対して
複数の異なる周辺装置から入力される複数のＤＭＡ要求
信号を所定の制御信号に基づき択一的に選択し、その選
択出力を前記複数チャネルのＤＭＡ要求信号入力端子の
うちの１入力端子に接続する選択回路と、前記選択回路
が接続されたＤＭＡ要求信号入力端子に対応するＤＭＡ
受付信号出力端子からの出力信号を前記所定の制御信号
に基づき前記複数の異なる周辺装置のいずれか１つに割
振って出力する割振り回路とを所要チャネル数に応じて
適宜数ずつ外付は接続するようにして上記した問題点を
解決するようにする。
［実施例］
第１図にこの発明の一実施例を示す。
この実施例では、ＤＭＡコントローラデバイス１のＤＭ
Ａ要求信号入力端子ＲＥＱｏおよびＲＥＱｌに対して外
付けの選択回路１０および２０の出力を夫々接続するよ
うにした。選択回路１０には、異なる２つの周辺装置（
図示せず）からのＤＭＡ要求信号ＲＥＱｏ−ＡおよびＲ
ＥＱｏ−８が入力され、これら２つの要求信号は制御信
号ｃｏによって選択されて、いずれか一方の要求信号が
ＤＭＡ要求信号入力端子ＲＥＱｏに供給される。選択回
路２０も同様であり、制御信号Ｃ１に基づき入力された
異なる２つの周辺装置のＤＭＡ要求信号ＲＥＱ −Ａお
よびＲＥＱｌ−Ｂのうちのいずれか一方を選択し、該選
択した信号をＤＭＡ要求信号入力端子ＲＥＱ１に供給す
る。このように、この実施例では、２つの入力信号から
１信号を選択する選択回路を２個ＤＭＡ’：］ントロー
ラデバイス外に設けることにより６つの異なる周辺装置
からＤＭＡ要求信号を受入可能な構成とした。
Ａ要求信号入力端子ＲＥＱｏおよびＲＥＱｌに対して外
付けの選択回路１０および２０の出力を夫々接続するよ
うにした。選択回路１０には、異なる２つの周辺装置（
図示せず）からのＤＭＡ要求信号ＲＥＱｏ−ＡおよびＲ
ＥＱｏ−８が入力され、これら２つの要求信号は制御信
号ｃｏによって選択されて、いずれか一方の要求信号が
ＤＭＡ要求信号入力端子ＲＥＱｏに供給される。選択回
路２０も同様であり、制御信号Ｃ１に基づき入力された
異なる２つの周辺装置のＤＭＡ要求信号ＲＥＱ −Ａお
よびＲＥＱｌ−Ｂのうちのいずれか一方を選択し、該選
択した信号をＤＭＡ要求信号入力端子ＲＥＱ１に供給す
る。このように、この実施例では、２つの入力信号から
１信号を選択する選択回路を２個ＤＭＡ’：］ントロー
ラデバイス外に設けることにより６つの異なる周辺装置
からＤＭＡ要求信号を受入可能な構成とした。
第２図は前記選択回路１０（または２０）の内部構成例
を示すものであり、この場合、該選択回路は、例えばｃ
ｐｕ ＜図示せず）から入力される制御信号Ｃ６をラッ
チするフリップフロップ１１゜フリップフロップ１１の
ラッチ出力に基づきＤ Ｍ Ａ要求信号ＲＥＱｏ −Ａ
をグー１〜制御づる３状態バッノア１２．フリップフロ
ップ１１の出力を論理反転するインバータ１３およびイ
ンバータ１３の出力に基づきＤＭＡ要求信号ＲＥＱｏ−
Ｂをゲート制御ｌｌづる３状態バツフア１４で構成され
、３状態バツフア１２および１４のワイアードオア出力
がＤＭＡ」ンｌ−ＩＩ−ラブバイス１のＤＭＡ要求信号
入力端子ＲＥ Ｑ ｏに接続されている。すなわち、こ
の回路では、制御Ｉｌ仁号Ｃ８がｒ ｌ−Ｉ Ｊレベル
にあるどき入力された２仁８のうちのＲ［Ｑ。
を示すものであり、この場合、該選択回路は、例えばｃ
ｐｕ ＜図示せず）から入力される制御信号Ｃ６をラッ
チするフリップフロップ１１゜フリップフロップ１１の
ラッチ出力に基づきＤ Ｍ Ａ要求信号ＲＥＱｏ −Ａ
をグー１〜制御づる３状態バッノア１２．フリップフロ
ップ１１の出力を論理反転するインバータ１３およびイ
ンバータ１３の出力に基づきＤＭＡ要求信号ＲＥＱｏ−
Ｂをゲート制御ｌｌづる３状態バツフア１４で構成され
、３状態バツフア１２および１４のワイアードオア出力
がＤＭＡ」ンｌ−ＩＩ−ラブバイス１のＤＭＡ要求信号
入力端子ＲＥ Ｑ ｏに接続されている。すなわち、こ
の回路では、制御Ｉｌ仁号Ｃ８がｒ ｌ−Ｉ Ｊレベル
にあるどき入力された２仁８のうちのＲ［Ｑ。
−Ｂ信号が選択されて端子ＲＥ Ｑ。に供給され、また
制御信号Ｃ６が「シ」レベルにあるとき人力された２信
号のうらのＲＦＱｏ−Ａ信号が選択されて端子Ｒ［Ｑｏ
に供給されるようになっている。
制御信号Ｃ６が「シ」レベルにあるとき人力された２信
号のうらのＲＦＱｏ−Ａ信号が選択されて端子Ｒ［Ｑｏ
に供給されるようになっている。
一方、ＤＭＡ−］ントローラデバイス１のＤＭＡ受伺→
信号出力端子側には、外付りの信号割振り回路３０およ
び４０を設（」、該信号側振り回路３０および４０に対
してＤＭＡ」ン１〜ローラデバイス１のＤＭＡ受付信号
出力端子八Ｃへ。およびＡＣＫｌの出力を夫々人力する
ようにした。すなわち割振り回路３０には、ＤＭＡ受付
→信号出力端子ＡＣＫｏの出力信号が入力されるととも
に、該別振り回路３０の出力信号ＡＣＫ。−八および八
〇Ｋｏ−８は異なる２つの周辺装置に対して夫々接続さ
れるようになっており、割振り回路３０に入力された受
付信号ＡＣＫｏは制御信号Ｃ８（選択回路１０に入力さ
れる信号Ｃ８と同一信号）によって割振られ、前記２出
力信号ＡＣＫｏ−ＡおよびＡＣＫｏ−Ｂのうちのいずれ
か一方に出力されるようになっている。割振り回路４０
も同様であり、制御信号Ｃ１（選択回路２０に入力され
る信号Ｃ１と同一信号）に基づき人力されたＤＭＡ受付
−→信号ＡＣＫ１を開割振り回路４０の出力信号へ〇Ｋ
−ＡおよびＡＣＫｌ−Ｂのいずれか一方に割振って
供給する。このように、この実施例では、１人力信号を
２つの出力信号のうちのいずれかに割振って出力する割
振り回路を２個ＤＭΔコン１〜ローラデバイス外に設け
ることにより６つの異なる周辺装置に対してＤＭＡ受イ
］→信号を供給することができる構成とした。
信号出力端子側には、外付りの信号割振り回路３０およ
び４０を設（」、該信号側振り回路３０および４０に対
してＤＭＡ」ン１〜ローラデバイス１のＤＭＡ受付信号
出力端子八Ｃへ。およびＡＣＫｌの出力を夫々人力する
ようにした。すなわち割振り回路３０には、ＤＭＡ受付
→信号出力端子ＡＣＫｏの出力信号が入力されるととも
に、該別振り回路３０の出力信号ＡＣＫ。−八および八
〇Ｋｏ−８は異なる２つの周辺装置に対して夫々接続さ
れるようになっており、割振り回路３０に入力された受
付信号ＡＣＫｏは制御信号Ｃ８（選択回路１０に入力さ
れる信号Ｃ８と同一信号）によって割振られ、前記２出
力信号ＡＣＫｏ−ＡおよびＡＣＫｏ−Ｂのうちのいずれ
か一方に出力されるようになっている。割振り回路４０
も同様であり、制御信号Ｃ１（選択回路２０に入力され
る信号Ｃ１と同一信号）に基づき人力されたＤＭＡ受付
−→信号ＡＣＫ１を開割振り回路４０の出力信号へ〇Ｋ
−ＡおよびＡＣＫｌ−Ｂのいずれか一方に割振って
供給する。このように、この実施例では、１人力信号を
２つの出力信号のうちのいずれかに割振って出力する割
振り回路を２個ＤＭΔコン１〜ローラデバイス外に設け
ることにより６つの異なる周辺装置に対してＤＭＡ受イ
］→信号を供給することができる構成とした。
第３図は前記割振り回路３０（または４０ ）の内部構
成例を示すものであり、この場合開割振り回路３０を、
制御信Ｑ Ｃ８をラッチするフリップフロップ３１．受
付−→信号ＡＣＫｏとフリップフロップ３１との論理積
をとり信号へ〇Ｋｏ−Ｂを出力するアンドゲート３２．
フリップフロップ３１の出力を論理反転するインバータ
３３．および同インバータ３３の出力と受付→信号ＡＣ
Ｋ。
成例を示すものであり、この場合開割振り回路３０を、
制御信Ｑ Ｃ８をラッチするフリップフロップ３１．受
付−→信号ＡＣＫｏとフリップフロップ３１との論理積
をとり信号へ〇Ｋｏ−Ｂを出力するアンドゲート３２．
フリップフロップ３１の出力を論理反転するインバータ
３３．および同インバータ３３の出力と受付→信号ＡＣ
Ｋ。
どの論理積をどり信号ＡＣＫｏ−Ａを出力するアンドゲ
ート３４で構成するようにした。すなわちこの回路では
、受付→信号ＡＣＫｏがｒｌ−ＩＪレベルとなることに
よってＤＭＡ受付許可を周辺装置に対して送出しようと
している場合において、制御信号Ｃ８がｒＨＪレベルに
あるときはゲート３２の出力ＡＣＫｏ−ＢからｒＨＪレ
ベルの信号が出力され、また制御信号Ｃ６がＩｌｌレベ
ルにあるときはゲート３４の出力ＡＣＫｏ−Ａから「１
」」レベルの信号が出力されることになる。
ート３４で構成するようにした。すなわちこの回路では
、受付→信号ＡＣＫｏがｒｌ−ＩＪレベルとなることに
よってＤＭＡ受付許可を周辺装置に対して送出しようと
している場合において、制御信号Ｃ８がｒＨＪレベルに
あるときはゲート３２の出力ＡＣＫｏ−ＢからｒＨＪレ
ベルの信号が出力され、また制御信号Ｃ６がＩｌｌレベ
ルにあるときはゲート３４の出力ＡＣＫｏ−Ａから「１
」」レベルの信号が出力されることになる。
なお、選択回路１０．２０および割振り回路３０および
４０に対して入力される制御信号Ｃ８−８＝ およびＣ１は図示しないＣＰＵから入力される信号であ
り、夫々ＣＰＵ内のプログラム制御によって適宜間隔毎
にｒＨＪレベルおよび「シー」レベルの２つの状態をと
り得るようになっている。
４０に対して入力される制御信号Ｃ８−８＝ およびＣ１は図示しないＣＰＵから入力される信号であ
り、夫々ＣＰＵ内のプログラム制御によって適宜間隔毎
にｒＨＪレベルおよび「シー」レベルの２つの状態をと
り得るようになっている。
かかる第１図乃至第３図に示す構成において、要求信号
ＲＥＱｏ−Ａおよび受付信号ＡＣＫｏ−Ａが成る周辺装
置■（図示せず）に接続されているとする。この周辺装
置１が当該ＤＭＡコントローラ１に接続されたメモリ（
図示せず）にアクセスする場合、該周辺装置１は要求信
号ＲＦＱｏ−ＡをｒＨＪレベルにする。該「１」」レベ
ルの要求信号ＲＥＱｏ−Δは選択回路１０に入力され、
ＣＰｔＪから入力される制御信号Ｃ８がｒＬＪレベルと
なったときに選択されてＤＭＡコントローラ１の要求信
号入力端子ＲＦＱｏに加えられる。
ＲＥＱｏ−Ａおよび受付信号ＡＣＫｏ−Ａが成る周辺装
置■（図示せず）に接続されているとする。この周辺装
置１が当該ＤＭＡコントローラ１に接続されたメモリ（
図示せず）にアクセスする場合、該周辺装置１は要求信
号ＲＦＱｏ−ＡをｒＨＪレベルにする。該「１」」レベ
ルの要求信号ＲＥＱｏ−Δは選択回路１０に入力され、
ＣＰｔＪから入力される制御信号Ｃ８がｒＬＪレベルと
なったときに選択されてＤＭＡコントローラ１の要求信
号入力端子ＲＦＱｏに加えられる。
ＤＭＡコントローラ１は該要求信号ＲＦＱｏが入力され
るとＣＰＵへホールド要求信号ＨＲＱを出力しＤＭＡ動
作を開始する。一方、Ｉ」ＲＱ信号を受けたＣＰＵは現
在実行中の命令を終了した時点でバスの占有を許可する
ｌ−Ｉ Ｌ Ｄ Ａ信号を出力した後、ホールド状態に
入る。ＤＭＡコントローラ１はｌ−Ｉ Ｌ Ｄ Ａ信号
を受けるとＤＭＡ受付信号出力端子ＡＣＫｏをｒ）−Ｉ
Ｊレベルとする。この際、割振り回路３０に入力される
制御信号Ｃ６は依然ｒＬＪレベルを保持しており、この
ためアンドゲート３４の出力すなわちＡＣＫｏ−Δ信号
がｒ）−（Ｊレベルとなり、周辺装置Ｉに対してＤＭＡ
の受付信号ＡＣＫｏ−Ａが送出される。そして、この後
、ＤＭＡコントローラ１はメモリおよび周辺装置１間の
データ転送を開始する。
るとＣＰＵへホールド要求信号ＨＲＱを出力しＤＭＡ動
作を開始する。一方、Ｉ」ＲＱ信号を受けたＣＰＵは現
在実行中の命令を終了した時点でバスの占有を許可する
ｌ−Ｉ Ｌ Ｄ Ａ信号を出力した後、ホールド状態に
入る。ＤＭＡコントローラ１はｌ−Ｉ Ｌ Ｄ Ａ信号
を受けるとＤＭＡ受付信号出力端子ＡＣＫｏをｒ）−Ｉ
Ｊレベルとする。この際、割振り回路３０に入力される
制御信号Ｃ６は依然ｒＬＪレベルを保持しており、この
ためアンドゲート３４の出力すなわちＡＣＫｏ−Δ信号
がｒ）−（Ｊレベルとなり、周辺装置Ｉに対してＤＭＡ
の受付信号ＡＣＫｏ−Ａが送出される。そして、この後
、ＤＭＡコントローラ１はメモリおよび周辺装置１間の
データ転送を開始する。
このようにこの実施例では、ＤＭＡコントローラデバイ
スに対して２つの入力信号から１信号を選択出力する選
択回路および１人力信号を２つの出力信号のいずれかに
割振って出力する割振り回路を２個ずつ外付は接続する
ことによって、１個の４チヤネルから成るＤＭＡコント
ローラデバイスに対して６つの異なる周辺装置を接続で
きるようにし、６チヤネルのデータ転送を可能な構成と
した。
スに対して２つの入力信号から１信号を選択出力する選
択回路および１人力信号を２つの出力信号のいずれかに
割振って出力する割振り回路を２個ずつ外付は接続する
ことによって、１個の４チヤネルから成るＤＭＡコント
ローラデバイスに対して６つの異なる周辺装置を接続で
きるようにし、６チヤネルのデータ転送を可能な構成と
した。
なお、上記実施例では選択回路は２人力信号が１信号を
選択するような構成としたが、該選択回路を３以上の複
数の入力信号から１信号を選択するような構成とし、１
つの選択回路で選択可能なチャネル数をもつと増加する
ようにしてもよい。
選択するような構成としたが、該選択回路を３以上の複
数の入力信号から１信号を選択するような構成とし、１
つの選択回路で選択可能なチャネル数をもつと増加する
ようにしてもよい。
割振り回路についても同様である。
また、選択回路および割振り回路の内部構成も第２図お
よび第３図に示したものに限らず伯の任意の回路構成を
採用するようにしてもよい。
よび第３図に示したものに限らず伯の任意の回路構成を
採用するようにしてもよい。
［発明の効果］
以上説明したようにこの発明によれば、ＤＭＡコントロ
ーラデバイスに対して、複数のＤＭＡ要求信号の選択切
替えを行なう選択回路とＤＭＡ受付信号の複数の周辺装
置に対する選択割振りを行なう割振り回路とを所要チャ
ネル数に応じて適宜数ずつ外付は接続するようにしたの
で、チャネル数がデバイスに設けられた数以上増加した
としても、デバイス数を増設することなく所要のチャネ
ル数を得ることができ、これにより低コストで多チャネ
ルのＤＭＡ動作をなし得ることができる。
ーラデバイスに対して、複数のＤＭＡ要求信号の選択切
替えを行なう選択回路とＤＭＡ受付信号の複数の周辺装
置に対する選択割振りを行なう割振り回路とを所要チャ
ネル数に応じて適宜数ずつ外付は接続するようにしたの
で、チャネル数がデバイスに設けられた数以上増加した
としても、デバイス数を増設することなく所要のチャネ
ル数を得ることができ、これにより低コストで多チャネ
ルのＤＭＡ動作をなし得ることができる。
第１図はこの発明の一実施例を示す回路ブロック図、第
２図は選択回路の内部構成例を示す論理回路図、第３図
は割振り回路の内部構成例を示す論理回路図、第４図は
一般的なりＭＡコントローラデバイスのピン配置例を示
す図である。 １・・・ＤＭＡコントローラデバイス、１０．２０・・
・選択回路、３０．４０・・・割振り回路。 第１図 ＲＥＱＱ−Ａ
ＡＣにＱ−ＡＲＥＯｏ Ａ
Ｃに０ ＲＥＱＱ−８ 第４図
２図は選択回路の内部構成例を示す論理回路図、第３図
は割振り回路の内部構成例を示す論理回路図、第４図は
一般的なりＭＡコントローラデバイスのピン配置例を示
す図である。 １・・・ＤＭＡコントローラデバイス、１０．２０・・
・選択回路、３０．４０・・・割振り回路。 第１図 ＲＥＱＱ−Ａ
ＡＣにＱ−ＡＲＥＯｏ Ａ
Ｃに０ ＲＥＱＱ−８ 第４図
Claims (1)
- 【特許請求の範囲】 それぞれ複数の直接メモリアクセス要求信号入力端子お
よび直接メモリアクセス受付信号出力端子を有し、所定
のメモリと複数の周辺装置との間で複数チャネルのデー
タ転送を行なう直接メモリアクセスコントローラにおい
て、 複数の異なる周辺装置から入力される複数の直接メモリ
アクセス要求信号を所定の制御信号に基づき択一的に選
択し、その選択出力を前記複数チャネルの直接メモリア
クセス要求信号入力端子のうちの１入力端子に接続する
外付けの選択回路と、前記選択回路が接続された直接メ
モリアクセス要求信号入力端子に対応する直接メモリア
クセス受付信号出力端子からの出力信号を前記所定の制
御信号に基づき前記複数の異なる周辺装置のいずれか１
つに割振って出力する外付けの割振り回路とを少なくと
も１回路ずつ具えるようにした直接メモリアクセスコン
トローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22106285A JPS6279558A (ja) | 1985-10-03 | 1985-10-03 | 直接メモリアクセスコントロ−ラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22106285A JPS6279558A (ja) | 1985-10-03 | 1985-10-03 | 直接メモリアクセスコントロ−ラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6279558A true JPS6279558A (ja) | 1987-04-11 |
Family
ID=16760892
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22106285A Pending JPS6279558A (ja) | 1985-10-03 | 1985-10-03 | 直接メモリアクセスコントロ−ラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6279558A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6006287A (en) * | 1996-10-18 | 1999-12-21 | Nec Corporation | DMA transfer of an interleaved stream |
-
1985
- 1985-10-03 JP JP22106285A patent/JPS6279558A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6006287A (en) * | 1996-10-18 | 1999-12-21 | Nec Corporation | DMA transfer of an interleaved stream |
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