JPH1131125A - Ｄｍａ装置の制御方法 - Google Patents
Ｄｍａ装置の制御方法Info
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- JPH1131125A JPH1131125A JP18838597A JP18838597A JPH1131125A JP H1131125 A JPH1131125 A JP H1131125A JP 18838597 A JP18838597 A JP 18838597A JP 18838597 A JP18838597 A JP 18838597A JP H1131125 A JPH1131125 A JP H1131125A
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Abstract
(57)【要約】
【課題】 ＤＭＡコントローラが増加した際にも、ＣＰ
ＵとＤＭＡコントローラとの間の共通バス使用要求信号
線及びバス使用許可信号線が増加せずに、その接続の煩
雑化を避けて装置規模の増大化を抑える。 【解決手段】 ＣＰＵ１がＤＭＡコントローラ３ａ〜３
ｃにそれぞれ対応するＤＭＡチャネル番号をＤＭＡチャ
ネル番号線６を通じて順次送出する。ＤＭＡコントロー
ラ３ａ〜３ｃのそれぞれが、ＤＭＡチャネル番号線６を
通じてＣＰＵ１から順次送られてくるＤＭＡチャネル番
号と自らに予め割り当てられたＤＭＡチャネル番号と比
較する。この比較で一致した際に、ＤＭＡコントローラ
３ａ〜３ｃが、共通バス使用要求信号線７及びＤＭＡチ
ャネル番号線６を通じて共通バス使用要求信号及びバス
使用許可信号をＣＰＵ１との間でやり取りし、記憶装置
２と外部Ｉ／Ｏ装置４ａ〜４ｃとの間でデータ転送を行
うための共有バス使用権を獲得する。
ＵとＤＭＡコントローラとの間の共通バス使用要求信号
線及びバス使用許可信号線が増加せずに、その接続の煩
雑化を避けて装置規模の増大化を抑える。 【解決手段】 ＣＰＵ１がＤＭＡコントローラ３ａ〜３
ｃにそれぞれ対応するＤＭＡチャネル番号をＤＭＡチャ
ネル番号線６を通じて順次送出する。ＤＭＡコントロー
ラ３ａ〜３ｃのそれぞれが、ＤＭＡチャネル番号線６を
通じてＣＰＵ１から順次送られてくるＤＭＡチャネル番
号と自らに予め割り当てられたＤＭＡチャネル番号と比
較する。この比較で一致した際に、ＤＭＡコントローラ
３ａ〜３ｃが、共通バス使用要求信号線７及びＤＭＡチ
ャネル番号線６を通じて共通バス使用要求信号及びバス
使用許可信号をＣＰＵ１との間でやり取りし、記憶装置
２と外部Ｉ／Ｏ装置４ａ〜４ｃとの間でデータ転送を行
うための共有バス使用権を獲得する。
Description
【０００１】
【発明の属する技術分野】本発明は、演算装置、記憶装
置及び複数のＤＭＡコントローラが共通バスに接続さ
れ、前記ＤＭＡコントローラに接続される入力処理（外
部Ｉ／Ｏ装置）と前記記憶装置との間でデータ転送する
ための複数のＤＭＡコントローラが、共通バス使用要求
信号及びバス使用許可信号をやり取りして共有バス使用
権を獲得するためのＤＭＡ装置の制御方法に関する。
置及び複数のＤＭＡコントローラが共通バスに接続さ
れ、前記ＤＭＡコントローラに接続される入力処理（外
部Ｉ／Ｏ装置）と前記記憶装置との間でデータ転送する
ための複数のＤＭＡコントローラが、共通バス使用要求
信号及びバス使用許可信号をやり取りして共有バス使用
権を獲得するためのＤＭＡ装置の制御方法に関する。
【０００２】
【従来の技術】従来、この種のＤＭＡ装置における共通
バス使用権獲得システムは、パーソナルコンピュータな
どの情報処理装置における記憶装置と外部Ｉ／Ｏ装置と
の間で中央演算処理装置（ＣＰＵ）の処理によらずに、
直接データ転送するＤＭＡコントローラが、共有バス使
用権を獲得するために用いられている。この場合、複数
のＤＭＡコントローラを用いた構成では、ＣＰＵが共有
バス使用権の調停（バスアービトレーション）を行う。
このため、従来の共有バス使用権の調停を行うためのバ
ス調停処理回路（バスアービタ）がＣＰＵに内蔵されて
いる。このバスアービタによってバス使用権の優先判別
を行って、それぞれのＤＭＡコントローラにバス使用権
の許可を示すバス使用権許可信号を送出している。図２
は従来の情報処理装置の要部構成を示すブロック図であ
る。図２において、制御プログラムに基づいた制御処理
を実行するＣＰＵ１と、制御プログラム及び処理データ
を記憶する記憶装置２と、外部情報処理装置に接続され
る外部Ｉ／Ｏ装置と、記憶装置との間で直接データ転送
を行うためのＤＭＡコントローラ３ａ，３ｂとを有して
いる。更に、この例は、ＤＭＡコントローラ３ａ，３ｂ
が記憶装置との間でデータ転送する外部Ｉ／Ｏ装置４
ａ，４ｂと、各部と接続されるアドレスバス／データバ
ス、制御線からなる共通バス部５とを有している。ま
た、ＣＰＵ１及びＤＭＡコントローラ３ａ，３ｂとを接
続する共通バス使用要求（ＢＵＳＲＥＱ）信号線及びバ
ス使用許可（ＢＵＳＡＣＫ）信号線を有している。次
に、この従来例における共通バス使用権獲得の動作につ
いて説明する。この共通バス使用権獲得の動作は、ＤＭ
Ａコントローラ３ａが共通バス部５（アドレスバス／デ
ータバス、制御線）を使用したい場合、ＤＭＡコントロ
ーラ３ａのインバータ３ａ１を通じてＣＰＵ１のバスア
ービタ１ａへ共通バス使用要求（ＢＵＳＲＥＱ１）信号
を送出する。ＣＰＵ１のバスアービタ１ａは、他の共通
バス使用要求（ＢＵＳＲＥＱ２）信号との優先を判別
し、バス使用許可（ＢＵＳＡＣＫ１）信号をＤＭＡコン
トローラ３ａのバッファ３ａ２へ送出する。このバス使
用許可（ＢＵＳＡＣＫ１）信号をＤＭＡコントローラ３
ａが受け取って、その共通バス使用権を獲得する。な
お、ＤＭＡコントローラ３ｂもＤＭＡコントローラ３ａ
と同様の処理で、その共通バス使用権を獲得する。
バス使用権獲得システムは、パーソナルコンピュータな
どの情報処理装置における記憶装置と外部Ｉ／Ｏ装置と
の間で中央演算処理装置（ＣＰＵ）の処理によらずに、
直接データ転送するＤＭＡコントローラが、共有バス使
用権を獲得するために用いられている。この場合、複数
のＤＭＡコントローラを用いた構成では、ＣＰＵが共有
バス使用権の調停（バスアービトレーション）を行う。
このため、従来の共有バス使用権の調停を行うためのバ
ス調停処理回路（バスアービタ）がＣＰＵに内蔵されて
いる。このバスアービタによってバス使用権の優先判別
を行って、それぞれのＤＭＡコントローラにバス使用権
の許可を示すバス使用権許可信号を送出している。図２
は従来の情報処理装置の要部構成を示すブロック図であ
る。図２において、制御プログラムに基づいた制御処理
を実行するＣＰＵ１と、制御プログラム及び処理データ
を記憶する記憶装置２と、外部情報処理装置に接続され
る外部Ｉ／Ｏ装置と、記憶装置との間で直接データ転送
を行うためのＤＭＡコントローラ３ａ，３ｂとを有して
いる。更に、この例は、ＤＭＡコントローラ３ａ，３ｂ
が記憶装置との間でデータ転送する外部Ｉ／Ｏ装置４
ａ，４ｂと、各部と接続されるアドレスバス／データバ
ス、制御線からなる共通バス部５とを有している。ま
た、ＣＰＵ１及びＤＭＡコントローラ３ａ，３ｂとを接
続する共通バス使用要求（ＢＵＳＲＥＱ）信号線及びバ
ス使用許可（ＢＵＳＡＣＫ）信号線を有している。次
に、この従来例における共通バス使用権獲得の動作につ
いて説明する。この共通バス使用権獲得の動作は、ＤＭ
Ａコントローラ３ａが共通バス部５（アドレスバス／デ
ータバス、制御線）を使用したい場合、ＤＭＡコントロ
ーラ３ａのインバータ３ａ１を通じてＣＰＵ１のバスア
ービタ１ａへ共通バス使用要求（ＢＵＳＲＥＱ１）信号
を送出する。ＣＰＵ１のバスアービタ１ａは、他の共通
バス使用要求（ＢＵＳＲＥＱ２）信号との優先を判別
し、バス使用許可（ＢＵＳＡＣＫ１）信号をＤＭＡコン
トローラ３ａのバッファ３ａ２へ送出する。このバス使
用許可（ＢＵＳＡＣＫ１）信号をＤＭＡコントローラ３
ａが受け取って、その共通バス使用権を獲得する。な
お、ＤＭＡコントローラ３ｂもＤＭＡコントローラ３ａ
と同様の処理で、その共通バス使用権を獲得する。
【０００３】
【発明が解決しようとする課題】しかしながら、上記従
来例のＤＭＡ装置における共通バス使用権獲得システム
では、ＤＭＡコントローラの数が増加すると、ＣＰＵ１
に内蔵されたバスアービタ１ａとＤＭＡコントローラと
の間の共通バス使用要求（ＢＵＳＲＥＱ）信号線及びバ
ス使用許可（ＢＵＳＡＣＫ）信号線が増加する。例え
ば、８台のＤＭＡコントローラを用いた場合、それぞれ
ＤＭＡコントローラの間で８本の共通バス使用要求（Ｂ
ＵＳＲＥＱ）信号線及びバス使用許可（ＢＵＳＡＣＫ）
信号線が必要となる。したがって、従来例のＤＭＡ装置
における共通バス使用権獲得システムでは、合計１６本
の多数の信号線が必要になり、その接続が煩雑であり、
装置規模が増大化する欠点がある。本発明は、このよう
な従来の技術における課題を解決するものであり、ＤＭ
Ａコントローラが増加した際にも、ＤＭＡコントローラ
に接続される共通バス使用要求信号線及びバス使用許可
信号線が増加せずに、その接続の煩雑化を避けることが
出来るようになって、装置規模の増大化を抑えることが
できるＤＭＡ装置の制御方法を提供することを目的とす
る。
来例のＤＭＡ装置における共通バス使用権獲得システム
では、ＤＭＡコントローラの数が増加すると、ＣＰＵ１
に内蔵されたバスアービタ１ａとＤＭＡコントローラと
の間の共通バス使用要求（ＢＵＳＲＥＱ）信号線及びバ
ス使用許可（ＢＵＳＡＣＫ）信号線が増加する。例え
ば、８台のＤＭＡコントローラを用いた場合、それぞれ
ＤＭＡコントローラの間で８本の共通バス使用要求（Ｂ
ＵＳＲＥＱ）信号線及びバス使用許可（ＢＵＳＡＣＫ）
信号線が必要となる。したがって、従来例のＤＭＡ装置
における共通バス使用権獲得システムでは、合計１６本
の多数の信号線が必要になり、その接続が煩雑であり、
装置規模が増大化する欠点がある。本発明は、このよう
な従来の技術における課題を解決するものであり、ＤＭ
Ａコントローラが増加した際にも、ＤＭＡコントローラ
に接続される共通バス使用要求信号線及びバス使用許可
信号線が増加せずに、その接続の煩雑化を避けることが
出来るようになって、装置規模の増大化を抑えることが
できるＤＭＡ装置の制御方法を提供することを目的とす
る。
【０００４】
【課題を解決するための手段】上記目的を達成するため
に、本発明のＤＭＡ装置の制御方法は、演算装置、記憶
装置及び複数のＤＭＡコントローラが共通バスに接続さ
れ、前記ＤＭＡコントローラに接続される入力処理装置
と前記記憶装置との間でデータ転送するための複数のＤ
ＭＡコントローラが、共通バス使用要求信号及びバス使
用許可信号をやり取りして共有バス使用権を獲得するた
めのＤＭＡ装置の制御方法において、前記演算装置が、
前記複数のＤＭＡコントローラのそれぞれのＤＭＡチャ
ネル番号を順次送出し、前記複数のＤＭＡコントローラ
が、それぞれ前記演算装置から順次送られてくるＤＭＡ
チャネル番号と自ＤＭＡコントローラに予め割り当てら
れたＤＭＡチャネル番号とを比較し、これらＤＭＡチャ
ネル番号が一致したときに、共通バス使用要求信号及び
バス使用許可信号を前記演算装置との間でやり取りして
共有バス使用権を獲得するものである。上記手段によれ
ば、演算処理装置が複数のＤＭＡコントローラのそれぞ
れに対するＤＭＡチャネル番号を順次送出する。ＤＭＡ
コントローラは、順次送られてくるＤＭＡチャネル番号
と自ＤＭＡコントローラに予め割り当てられたＤＭＡチ
ャネル番号とを比較し、両者が一致したときに、共通バ
ス使用要求信号及びバス使用許可信号を中央演算処理装
置との間でやり取りして共有バス使用権を獲得する。こ
の結果、ＤＭＡコントローラが増加した際にも、ＤＭＡ
コントローラに接続される共通バス使用要求信号線及び
バス使用許可信号線が増加しなくなる。例えば、８台の
ＤＭＡコントローラを用い、かつ、４桁の異なる８種類
のＤＭＡチャネル番号を割り当てた場合、演算処理装置
と８台のＤＭＡコントローラが３本のＤＭＡチャネル番
号線で接続され、その接続の煩雑化を避けることが出来
るようになって、装置規模の増大化が抑えられる。
に、本発明のＤＭＡ装置の制御方法は、演算装置、記憶
装置及び複数のＤＭＡコントローラが共通バスに接続さ
れ、前記ＤＭＡコントローラに接続される入力処理装置
と前記記憶装置との間でデータ転送するための複数のＤ
ＭＡコントローラが、共通バス使用要求信号及びバス使
用許可信号をやり取りして共有バス使用権を獲得するた
めのＤＭＡ装置の制御方法において、前記演算装置が、
前記複数のＤＭＡコントローラのそれぞれのＤＭＡチャ
ネル番号を順次送出し、前記複数のＤＭＡコントローラ
が、それぞれ前記演算装置から順次送られてくるＤＭＡ
チャネル番号と自ＤＭＡコントローラに予め割り当てら
れたＤＭＡチャネル番号とを比較し、これらＤＭＡチャ
ネル番号が一致したときに、共通バス使用要求信号及び
バス使用許可信号を前記演算装置との間でやり取りして
共有バス使用権を獲得するものである。上記手段によれ
ば、演算処理装置が複数のＤＭＡコントローラのそれぞ
れに対するＤＭＡチャネル番号を順次送出する。ＤＭＡ
コントローラは、順次送られてくるＤＭＡチャネル番号
と自ＤＭＡコントローラに予め割り当てられたＤＭＡチ
ャネル番号とを比較し、両者が一致したときに、共通バ
ス使用要求信号及びバス使用許可信号を中央演算処理装
置との間でやり取りして共有バス使用権を獲得する。こ
の結果、ＤＭＡコントローラが増加した際にも、ＤＭＡ
コントローラに接続される共通バス使用要求信号線及び
バス使用許可信号線が増加しなくなる。例えば、８台の
ＤＭＡコントローラを用い、かつ、４桁の異なる８種類
のＤＭＡチャネル番号を割り当てた場合、演算処理装置
と８台のＤＭＡコントローラが３本のＤＭＡチャネル番
号線で接続され、その接続の煩雑化を避けることが出来
るようになって、装置規模の増大化が抑えられる。
【０００５】
【発明の実施の形態】以下、本発明のＤＭＡ装置の制御
方法の実施の形態を図面を参照して説明する。なお、先
の図２に示した部分と同一部分には同一の符号を付して
詳細な説明を省略する。図１は本発明が適用されるシス
テムの構成を示すブロック図である。図１において、こ
の例は制御プログラムに基づいた制御処理を実行し、特
に、複数のＤＭＡコントローラに対するそれぞれのＤＭ
Ａチャネル番号を順次送出し、かつ、共通バス使用要求
信号及びバス使用許可信号をやり取りして共有バス使用
権をＤＭＡコントローラに与えるためのＣＰＵ（中央演
算処理装置）１を有している。更に、この例は 制御プ
ログラム及び処理データを記憶する記憶装置２と、図示
しない外部情報処理装置との間の入出力インタフェース
によるデータ入出力転送を行うＤＭＡコントローラ３
ａ，３ｂ，３ｃと、このＤＭＡコントローラ３ａ〜３ｃ
のデータ転送処理を通じて図示しない外部情報処理装置
との間でデータ入出力を行う外部Ｉ／Ｏ装置４ａ，４
ｂ，４ｃと、各部と接続されるアドレスバス／データバ
ス、制御線からなる共通バス部５とを有している。ま
た、ＣＰＵ１とＤＭＡコントローラ３ａ〜３ｃとの間に
接続され、ＤＭＡコントローラ３ａ〜３ｃに予めそれぞ
れ割り当てられたＤＭＡチャネル番号データをやり取り
するためのＤＭＡチャネル番号線６と、ＣＰＵ１が共有
バス使用権の調停（バスアービトレーション）用信号
（共通バス使用要求（ＢＵＳＲＥＱ）信号及びバス使用
許可（ＢＵＳＡＣＫ）信号）を伝送するための共通バス
使用要求信号線７及びバス使用許可信号線８とを有して
いる。ＤＭＡチャネル番号線６は、ここでは３本の信号
線を用いており、ＤＭＡコントローラ３ａ〜３ｃのそれ
ぞれに対して４桁のＤＭＡチャネル番号を設定した場
合、ＤＭＡコントローラ３ａ〜３ｃに５台を追加して、
合計８台の接続が可能になる。４桁の異なる８種類のＤ
ＭＡチャネル番号は、例えば、「００００，０００１，
００１１，０１１１，１１１１，１１１０，１１００，
１１１０」となる。以下、ＤＭＡコントローラ３ａ〜３
ｃに、それぞれＤＭＡチャネル番号「００００，０００
１，００１１」を割り当てた場合として説明する。ＣＰ
Ｕ１には、特に、共通バス使用権獲得の制御演算を行う
演算部１ａと、ＤＭＡコントローラ３ａ〜３ｃからの共
通バス使用要求（ＢＵＳＲＥＱ１，２，３）信号を取り
込むためのアンド処理を行うアンドゲート１ｂとを有
し、かつ、バス使用許可信号線８との接続を行うバッフ
ァ１ｄと、共通バス使用要求信号線７からの信号を演算
部１ａへ取り込むためのインバータ１ｃとを備えてい
る。更に、ＤＭＡコントローラ３ａ〜３ｃからの共通バ
ス使用要求（ＢＵＳＲＥＱ１〜３）信号を取り込むため
に、ＤＭＡコントローラ３ａ〜３ｃへＤＭＡチャネル番
号「００００〜００１１」をＤＭＡチャネル番号線６を
通じて順次送出するカウンタ９とを有している。ＤＭＡ
コントローラ３ａ〜３ｃは、それぞれバス使用許可信号
線８に接続され、かつ、Ｆ／Ｆ回路の出力とのアンド処
理を行ってバス使用許可（ＢＵＳＡＣＫ１〜３）信号を
送出するアンドゲート３ａ５と、共通バス使用要求信号
線７へ共通バス使用要求（ＢＵＳＲＥＱ１〜３）信号を
送出するためのインバータ３ａ６とを有している。更
に、ＤＭＡコントローラ３ａ〜３ｃは、それぞれ自ＤＭ
Ａコントローラ３ａ〜３ｃごとに割り当てるＤＭＡチャ
ネル番号「００００〜００１１」を設定すためのスイッ
チ１０と、ＤＭＡチャネル番号線６を通じて取り込んだ
ＤＭＡチャネル番号「００００〜００１１」を、予め割
り当てた自ＤＭＡコントローラ３ａ〜３ｃのＤＭＡチャ
ネル番号「００００〜００１１」と比較して判定するた
めのコンパレータ１１と、バス獲得又は破棄の処理状態
を保持するフリップフロップ（Ｆ／Ｆ）回路１２とを有
している。以下、動作を説明する。ＤＭＡコントローラ
３ａがアドレスバス／データバス、制御線からなる共通
バス部５を使用したい場合、インバータ３ａ６を通じて
共通バス使用要求信号線７に共通バス使用要求（ＢＵＳ
ＲＥＱ２）信号を送出する。この場合、ＤＭＡコントロ
ーラ３ａでは、チャネル番号判定用のコンパレータ１１
が、ＤＭＡチャネル番号線６を通じて取り込んだＤＭＡ
チャネル番号「００００〜００１１」と、予めスイッチ
１０で設定された自ＤＭＡコントローラ３ａのチャネル
番号「００００」とを比較する。この比較でＤＭＡチャ
ネル番号線６からのＤＭＡチャネル番号「００００〜０
０１１」と自ＤＭＡコントローラ３ａのチャネル番号
「００００」とが一致している場合、チャネル番号判定
用のコンパレータ１１からＦ／Ｆ回路１２のクロック信
号入力端子ＣＫにデータが送出されて、そのバス獲得処
理状態を記憶する設定を行う。この設定でのＦ／Ｆ回路
１２の出力端子Ｑからのデータがインバータ３ｂ６を通
じて共通バス使用要求（ＢＵＳＲＥＱ１）信号を共通バ
ス使用要求信号線７を通じてＣＰＵ１へ送出する。ＣＰ
Ｕ１では、ＤＭＡコントローラ３ａからの共通バス使用
要求（ＢＵＳＲＥＱ１）信号をインバータ１ｃを通じて
演算部１ａが取り込む。インバータ１ｃの信号は、更
に、アンドゲート１ｂを通じてカウンタ９の入力端子Ｃ
Ｋに供給され、ここでＤＭＡチャネル番号「００００〜
〜００１１」を順次送出するカウント動作を停止する。
また、インバータ１ｃの信号は、演算部１ａにも取り込
まれ、インバータ１ｄを通じて、バス使用許可信号線８
へバス使用許可（ＢＵＳＡＣＫ１）信号を送出する。こ
のバス使用許可信号線８からのバス使用許可（ＢＵＳＡ
ＣＫ１）信号をＤＭＡコントローラ３ａが取り込みアン
ドゲート３ａ５を通じて送出し、その共通バス部５の使
用権を獲得する。ここでＤＭＡコントローラ３ａが共通
バス部５の使用権獲得を放棄する場合、バス使用許可信
号線８からのバス使用許可（ＢＵＳＡＣＫ１）信号をチ
ャネル番号判定用のコンパレータ１１に入力し、ここか
らＦ／Ｆ回路１２のクロック信号入力端子ＣＫにデータ
を送出してリセットし、その共通バス部５の使用権獲得
を破棄し、その通知を共通バス使用要求信号線７を通じ
てＣＰＵ１へ送出する。ＣＰＵ１の演算部１ａが共通バ
ス部５の使用権の獲得破棄を取り込み、そのＤＭＡコン
トローラ３ａからのＤＭＡ転送要求をキャンセルすると
ともに、カウンタ９のカウントを停止し、新たなＤＭＡ
チャネル番号「００００〜〜００１１」を順次送出する
カウント動作を開始して、次のＤＭＡチャネル番号の要
求を受け付ける状態になる。すなわち、他のＤＭＡコン
トローラ３ｂ，３ｃが共通バス使用要求（ＢＵＳＲＥＱ
２，３）信号を送出している場合は、前記と同様にし
て、その共通バス部５の使用権獲得を処理し、又は、そ
の使用権獲得の放棄を行う。また、他のＤＭＡコントロ
ーラ３ｂ，３ｃが共通バス使用要求（ＢＵＳＲＥＱ２，
３）信号を送出していない場合は、ＣＰＵ１は、演算部
１ａがカウンタ９のカウントをアンドゲート１ｂを通じ
て停止させて初期状態に戻る。すなわち、ＣＰＵ１が順
次、ＤＭＡコントローラ３ａ〜３ｃからの共通バス使用
要求（ＢＵＳＲＥＱ１〜３）信号を受け取る状態にな
る。
方法の実施の形態を図面を参照して説明する。なお、先
の図２に示した部分と同一部分には同一の符号を付して
詳細な説明を省略する。図１は本発明が適用されるシス
テムの構成を示すブロック図である。図１において、こ
の例は制御プログラムに基づいた制御処理を実行し、特
に、複数のＤＭＡコントローラに対するそれぞれのＤＭ
Ａチャネル番号を順次送出し、かつ、共通バス使用要求
信号及びバス使用許可信号をやり取りして共有バス使用
権をＤＭＡコントローラに与えるためのＣＰＵ（中央演
算処理装置）１を有している。更に、この例は 制御プ
ログラム及び処理データを記憶する記憶装置２と、図示
しない外部情報処理装置との間の入出力インタフェース
によるデータ入出力転送を行うＤＭＡコントローラ３
ａ，３ｂ，３ｃと、このＤＭＡコントローラ３ａ〜３ｃ
のデータ転送処理を通じて図示しない外部情報処理装置
との間でデータ入出力を行う外部Ｉ／Ｏ装置４ａ，４
ｂ，４ｃと、各部と接続されるアドレスバス／データバ
ス、制御線からなる共通バス部５とを有している。ま
た、ＣＰＵ１とＤＭＡコントローラ３ａ〜３ｃとの間に
接続され、ＤＭＡコントローラ３ａ〜３ｃに予めそれぞ
れ割り当てられたＤＭＡチャネル番号データをやり取り
するためのＤＭＡチャネル番号線６と、ＣＰＵ１が共有
バス使用権の調停（バスアービトレーション）用信号
（共通バス使用要求（ＢＵＳＲＥＱ）信号及びバス使用
許可（ＢＵＳＡＣＫ）信号）を伝送するための共通バス
使用要求信号線７及びバス使用許可信号線８とを有して
いる。ＤＭＡチャネル番号線６は、ここでは３本の信号
線を用いており、ＤＭＡコントローラ３ａ〜３ｃのそれ
ぞれに対して４桁のＤＭＡチャネル番号を設定した場
合、ＤＭＡコントローラ３ａ〜３ｃに５台を追加して、
合計８台の接続が可能になる。４桁の異なる８種類のＤ
ＭＡチャネル番号は、例えば、「００００，０００１，
００１１，０１１１，１１１１，１１１０，１１００，
１１１０」となる。以下、ＤＭＡコントローラ３ａ〜３
ｃに、それぞれＤＭＡチャネル番号「００００，０００
１，００１１」を割り当てた場合として説明する。ＣＰ
Ｕ１には、特に、共通バス使用権獲得の制御演算を行う
演算部１ａと、ＤＭＡコントローラ３ａ〜３ｃからの共
通バス使用要求（ＢＵＳＲＥＱ１，２，３）信号を取り
込むためのアンド処理を行うアンドゲート１ｂとを有
し、かつ、バス使用許可信号線８との接続を行うバッフ
ァ１ｄと、共通バス使用要求信号線７からの信号を演算
部１ａへ取り込むためのインバータ１ｃとを備えてい
る。更に、ＤＭＡコントローラ３ａ〜３ｃからの共通バ
ス使用要求（ＢＵＳＲＥＱ１〜３）信号を取り込むため
に、ＤＭＡコントローラ３ａ〜３ｃへＤＭＡチャネル番
号「００００〜００１１」をＤＭＡチャネル番号線６を
通じて順次送出するカウンタ９とを有している。ＤＭＡ
コントローラ３ａ〜３ｃは、それぞれバス使用許可信号
線８に接続され、かつ、Ｆ／Ｆ回路の出力とのアンド処
理を行ってバス使用許可（ＢＵＳＡＣＫ１〜３）信号を
送出するアンドゲート３ａ５と、共通バス使用要求信号
線７へ共通バス使用要求（ＢＵＳＲＥＱ１〜３）信号を
送出するためのインバータ３ａ６とを有している。更
に、ＤＭＡコントローラ３ａ〜３ｃは、それぞれ自ＤＭ
Ａコントローラ３ａ〜３ｃごとに割り当てるＤＭＡチャ
ネル番号「００００〜００１１」を設定すためのスイッ
チ１０と、ＤＭＡチャネル番号線６を通じて取り込んだ
ＤＭＡチャネル番号「００００〜００１１」を、予め割
り当てた自ＤＭＡコントローラ３ａ〜３ｃのＤＭＡチャ
ネル番号「００００〜００１１」と比較して判定するた
めのコンパレータ１１と、バス獲得又は破棄の処理状態
を保持するフリップフロップ（Ｆ／Ｆ）回路１２とを有
している。以下、動作を説明する。ＤＭＡコントローラ
３ａがアドレスバス／データバス、制御線からなる共通
バス部５を使用したい場合、インバータ３ａ６を通じて
共通バス使用要求信号線７に共通バス使用要求（ＢＵＳ
ＲＥＱ２）信号を送出する。この場合、ＤＭＡコントロ
ーラ３ａでは、チャネル番号判定用のコンパレータ１１
が、ＤＭＡチャネル番号線６を通じて取り込んだＤＭＡ
チャネル番号「００００〜００１１」と、予めスイッチ
１０で設定された自ＤＭＡコントローラ３ａのチャネル
番号「００００」とを比較する。この比較でＤＭＡチャ
ネル番号線６からのＤＭＡチャネル番号「００００〜０
０１１」と自ＤＭＡコントローラ３ａのチャネル番号
「００００」とが一致している場合、チャネル番号判定
用のコンパレータ１１からＦ／Ｆ回路１２のクロック信
号入力端子ＣＫにデータが送出されて、そのバス獲得処
理状態を記憶する設定を行う。この設定でのＦ／Ｆ回路
１２の出力端子Ｑからのデータがインバータ３ｂ６を通
じて共通バス使用要求（ＢＵＳＲＥＱ１）信号を共通バ
ス使用要求信号線７を通じてＣＰＵ１へ送出する。ＣＰ
Ｕ１では、ＤＭＡコントローラ３ａからの共通バス使用
要求（ＢＵＳＲＥＱ１）信号をインバータ１ｃを通じて
演算部１ａが取り込む。インバータ１ｃの信号は、更
に、アンドゲート１ｂを通じてカウンタ９の入力端子Ｃ
Ｋに供給され、ここでＤＭＡチャネル番号「００００〜
〜００１１」を順次送出するカウント動作を停止する。
また、インバータ１ｃの信号は、演算部１ａにも取り込
まれ、インバータ１ｄを通じて、バス使用許可信号線８
へバス使用許可（ＢＵＳＡＣＫ１）信号を送出する。こ
のバス使用許可信号線８からのバス使用許可（ＢＵＳＡ
ＣＫ１）信号をＤＭＡコントローラ３ａが取り込みアン
ドゲート３ａ５を通じて送出し、その共通バス部５の使
用権を獲得する。ここでＤＭＡコントローラ３ａが共通
バス部５の使用権獲得を放棄する場合、バス使用許可信
号線８からのバス使用許可（ＢＵＳＡＣＫ１）信号をチ
ャネル番号判定用のコンパレータ１１に入力し、ここか
らＦ／Ｆ回路１２のクロック信号入力端子ＣＫにデータ
を送出してリセットし、その共通バス部５の使用権獲得
を破棄し、その通知を共通バス使用要求信号線７を通じ
てＣＰＵ１へ送出する。ＣＰＵ１の演算部１ａが共通バ
ス部５の使用権の獲得破棄を取り込み、そのＤＭＡコン
トローラ３ａからのＤＭＡ転送要求をキャンセルすると
ともに、カウンタ９のカウントを停止し、新たなＤＭＡ
チャネル番号「００００〜〜００１１」を順次送出する
カウント動作を開始して、次のＤＭＡチャネル番号の要
求を受け付ける状態になる。すなわち、他のＤＭＡコン
トローラ３ｂ，３ｃが共通バス使用要求（ＢＵＳＲＥＱ
２，３）信号を送出している場合は、前記と同様にし
て、その共通バス部５の使用権獲得を処理し、又は、そ
の使用権獲得の放棄を行う。また、他のＤＭＡコントロ
ーラ３ｂ，３ｃが共通バス使用要求（ＢＵＳＲＥＱ２，
３）信号を送出していない場合は、ＣＰＵ１は、演算部
１ａがカウンタ９のカウントをアンドゲート１ｂを通じ
て停止させて初期状態に戻る。すなわち、ＣＰＵ１が順
次、ＤＭＡコントローラ３ａ〜３ｃからの共通バス使用
要求（ＢＵＳＲＥＱ１〜３）信号を受け取る状態にな
る。
【０００６】
【発明の効果】以上の説明から明らかなように、本発明
のＤＭＡ装置の制御方法によれば、演算処理装置から順
次送出されるＤＭＡチャネル番号をＤＭＡコントローラ
が取り込み、自らに予め割り当てられたＤＭＡチャネル
番号と比較し、両者が一致したときに共通バス使用要求
信号及びバス使用許可信号を中央演算処理装置との間で
やり取りして共有バス使用権を獲得している。この結
果、ＤＭＡコントローラが増加した際にも、ＤＭＡコン
トローラに接続される共通バス使用要求信号線及びバス
使用許可信号線が増加しなくなる。例えば、８台のＤＭ
Ａコントローラを用い、かつ、４桁による８種類の異な
るＤＭＡチャネル番号を割り当てた場合、演算処理装置
と８台のＤＭＡコントローラが３本のＤＭＡチャネル番
号線で接続され、その接続の煩雑化を避けることが出来
るようになって、装置規模の増大化が抑えられる。
のＤＭＡ装置の制御方法によれば、演算処理装置から順
次送出されるＤＭＡチャネル番号をＤＭＡコントローラ
が取り込み、自らに予め割り当てられたＤＭＡチャネル
番号と比較し、両者が一致したときに共通バス使用要求
信号及びバス使用許可信号を中央演算処理装置との間で
やり取りして共有バス使用権を獲得している。この結
果、ＤＭＡコントローラが増加した際にも、ＤＭＡコン
トローラに接続される共通バス使用要求信号線及びバス
使用許可信号線が増加しなくなる。例えば、８台のＤＭ
Ａコントローラを用い、かつ、４桁による８種類の異な
るＤＭＡチャネル番号を割り当てた場合、演算処理装置
と８台のＤＭＡコントローラが３本のＤＭＡチャネル番
号線で接続され、その接続の煩雑化を避けることが出来
るようになって、装置規模の増大化が抑えられる。
【図１】本発明のＤＭＡ装置の制御方法が適用されるシ
ステムの構成を示すブロック図である。
ステムの構成を示すブロック図である。
【図２】従来の情報処理装置の要部構成を示すブロック
図である。
図である。
１ ＣＰＵ １ａ 演算部 １ｂ，３ａ５ アンドゲート １ｄ バッファ ２ 記憶装置 ３ａ〜３ｃ ＤＭＡコントローラ １ｃ，３ａ６ インバータ ４ａ〜４ｃ 外部Ｉ／Ｏ装置 ５ 共通バス部 ６ ＤＭＡチャネル番号線 ７ 共通バス使用要求信号線 ８ バス使用許可信号線 ９ カウンタ １０ スイッチ １１ コンパレータ １２ フリップフロップ（Ｆ／Ｆ）回路
Claims (1)
- 【請求項１】 演算装置、記憶装置及び複数のダイレク
トメモリアクセス（ＤＭＡ）コントローラが共通バスに
接続され、前記ＤＭＡコントローラに接続される入力処
理装置と前記記憶装置との間でデータ転送するための複
数のＤＭＡコントローラが、共通バス使用要求信号及び
バス使用許可信号をやり取りして共有バス使用権を獲得
するためのＤＭＡ装置の制御方法において、 前記演算装置が、前記複数のＤＭＡコントローラのそれ
ぞれのＤＭＡチャネル番号を順次送出し、 前記複数のＤＭＡコントローラが、それぞれ前記演算装
置から順次送られてくるＤＭＡチャネル番号と自ＤＭＡ
コントローラに予め割り当てられたＤＭＡチャネル番号
とを比較し、これらＤＭＡチャネル番号が一致したとき
に、共通バス使用要求信号及びバス使用許可信号を前記
演算装置との間でやり取りして共有バス使用権を獲得す
ることを特徴とするＤＭＡ装置の制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18838597A JPH1131125A (ja) | 1997-07-14 | 1997-07-14 | Ｄｍａ装置の制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18838597A JPH1131125A (ja) | 1997-07-14 | 1997-07-14 | Ｄｍａ装置の制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1131125A true JPH1131125A (ja) | 1999-02-02 |
Family
ID=16222709
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18838597A Abandoned JPH1131125A (ja) | 1997-07-14 | 1997-07-14 | Ｄｍａ装置の制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1131125A (ja) |
-
1997
- 1997-07-14 JP JP18838597A patent/JPH1131125A/ja not_active Abandoned
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040618 |
|
| RD04 | Notification of resignation of power of attorney |
Effective date: 20060324 Free format text: JAPANESE INTERMEDIATE CODE: A7424 |
|
| A762 | Written abandonment of application |
Free format text: JAPANESE INTERMEDIATE CODE: A762 Effective date: 20060330 |