JP2659248B2

JP2659248B2 - バスアービトレーション処理方式

Info

Publication number: JP2659248B2
Application number: JP1212668A
Authority: JP
Inventors: 俊渡辺
Original assignee: PII EFU YUU KK
Current assignee: PII EFU YUU KK
Priority date: 1989-08-18
Filing date: 1989-08-18
Publication date: 1997-09-30
Anticipated expiration: 2012-09-30
Also published as: JPH0375958A

Description

【発明の詳細な説明】〔概要〕増設バス制御アダプタを介して基本バスに接続された
増設バスについてのバスアービトレーション処理方式に
関し，増設I/Oバスについてのバスアービトレーションの時
間を大幅に短縮することを目的とし，バスマスタである中央処理装置（１）と、これに接続
された第１のバス（2,9）と、前記第１のバス（2,9）に
ついてのバスアービトレーションを行う第１のアービタ
（3,10）と、前記第１のバス（2,9）に接続された増設I
/Oバス制御アダプタ（４）と、これに接続された増設I/
Oバス（５）と、前記増設I/Oバス（５）についてのバス
アービトレーションを行う第２のアービタ（６）と、前
記増設I/Oバス（５）に接続されたバスマスタであるア
ダプタ（７）とを備え、前記第１のアービタによる許可と前記第２のアービタ
による許可との両者の許可にもとづいて前記第１のバス
と前記増設I/Oバスとの両者を占有した処理が行われる
データ処理システムにおいて、前記バスマスタの行うアクセスが前記増設I/Oバス
（５）についてのアクセスかをバスマスタの発したアド
レス信号によって識別するデコーダがもうけられると共
に、当該デコーダからの識別結果を通知されて、存在して
いるバス要求信号を、前記第１のバス（2,9）側と前記
増設I/Oバス（５）との間で転送する判定回路（８）を
そなえて、当該判定回路（８）を前記増設I/Oバス制御
アダプタ（４）に設け、前記バスマスタの行うアクセスが前記増設I/Oバス
（５）についてのアクセスである場合、前記アービタ
（3,6,10）のうち前記バスマスタが直接支配権を要求し
た前者アービタ（3,6）以外のアービタであって当該ア
クセスに係る後者アービタ（6,10）が、当該判定に基づ
いて、前記バスマスタが直接支配権を要求した前記前者
アービタ（3,6）と実質上時間的に並行してバスアービ
トレーションを行い、前記前者アービタと後者アービタ
とが実質上時間的に並行して占有許可信号を発するよう
に構成する。

〔産業上の利用分野〕

本発明はバスアービトレーション処理方式に関し，更
に詳しくは，増設バス制御アダプタを介して基本バスに
接続された増設バスについてのバスアービトレーション
処理方式に関する。

データ処理システムに接続可能な外部I/O（入出力装
置）の多様化に伴って，近年，増設I/Oバス用のインタ
フェースアダプタである増設I/Oバス制御アダプタを介
して，簡単に外部（又は増設）I/Oバスを増設できるよ
うになってきた。

〔従来の技術〕

第６図及び第７図は従来技術説明図であり，従来のデ
ータ処理システム及びこれにおけるバスアービトレーシ
ョンのタイムチャートを示している。

第６図において,1は中央処理装置（cpu）,2は基本I/O
バス,3は基本I/Oバス２のアービタ,4は増設I/Oバス制御
アダプタ,5は増設I/Oバス,6は増設I/Oバス５のアービ
タ,7はアダプタ,9はメモリバス,10はメモリバス９のア
ービタである。

中央処理装置１が増設I/Oバス５即ちこれに接続され
たアダプタ（外部I/O）７をアクセスする場合，バスア
ービトレーションは，次のように行なわれる。

バスマスタとしての中央処理装置１は，アービタ３に
対して基本I/Oバス２の支配権を要求する信号（第７図
中，中段の＊BR）を送出する。アービタ３は，この要求
を許可する場合に，中央処理装置１に対して許可信号
（第７図中，中段の＊BG）を送出する（）。中央処理
装置１は，バスビジー信号（第７図中，中段の＊BBSY）
を送出すると共に，獲得した基本I/Oバス２を使用して
増設I/Oバス制御アダプタ４をアクセスする（）。こ
れを受けて，増設I/Oバス制御アダプタ４は，アービタ
６に対して増設I/Oバス５の支配権を要求する信号（第
７図中，下段の＊BR）を送出する。アービタ６は，この
要求を許可する場合に，増設I/Oバス制御アダプタ４に
対して許可信号（第７図中，下段の＊BG）を送出する
（）。この後，増設I/Oバス制御アダプタ４は，バス
ビジー信号（第７図中，下段の＊BBSY）を送出すると共
に，中央処理装置１は獲得した基本I/Oバス２及び増設I
/Oバス５を使用しかつ増設I/Oバス制御アダプタ４を介
して，アダプタ７をアクセスする（）。

なお，「＊」マークは，当該信号がローレベル
（「Ｏ」）の場合に当該信号が送出されているとするこ
とを示す。

以上とは別に，アダプタ７がバスマスタとしてメモリ
バス９に接続されたメモリ（図示せず）に対してアクセ
スする場合（DMA;Direct Memory Accessの場合）におい
ても，同様のバスアービトレーションが行なわれる。即
ち，まず，アービタ６による増設I/Oバス５についての
バスアービトレーションの後，アービタ10によるメモリ
バス９についてのバスアービトレーションが行なわれ
る。この後，増設I/Oバス制御アダプタ４は，バスビジ
ー信号を送出すると共に，アダプタ７は，獲得した増設
I/Oバス５及びメモリバス９を使用しかつ増設I/Oバス制
御アダプタ４を介して，メモリへのDMAを行う。

なお、上述のバスの支配権を要求する信号＊BRや許可
信号＊BGやバスビジー信号＊BBSYなどは、アドレス信号
やデータ信号と同様に、上述の基本I/Oバスやメモリバ
スや増設I/Oバスを構成する信号線を利用して送受され
る信号である。

〔発明が解決しようとする課題〕

前述の従来技術によれば，バスマスタとなった中央処
理装置１がアダプタ７をアクセスする場合には,2回のバ
スアービトレーションが必要となる。そして，この２回
のバスアービトレーションは，アービタ３でのバスアー
ビトレーションを終了した後に，アービタ６でのバスア
ービトレーションを行うという順で行なわれる。

このために，バスアービトレーションに要する時間が
長くなってしまうという問題があった。

また，バスマスタとなったアダプタ７がメモリをアク
セス（DMA）する場合にも，同様の問題があった。

即ち，増設I/Oバス５を使用したアクセスの場合のバ
スアービトレーションに問題があった。

本発明は，増設I/Oバスについてのバスアービトレー
ションの時間を大幅に短縮したバスアービトレーション
処理方式を提供することを目的とする。

〔課題を解決するための手段〕

第１図は本発明の原理構成図であり，本発明によるデ
ータ処理システムを示している。

第１図において,1は中央処理装置（cpu）,2は基本I/O
バス,3は基本I/Oバス２のアービタ,4は増設I/Oバス制御
アダプタ,5は増設I/Oバス,6は増設I/Oバス５のアービ
タ,7はアダプタ,8は判定回路,9はメモリバス,10はメモ
リバス９のアービタである。

中央処理装置１は，バスマスタであり，基本I/Oバス
２を使用してI/O（入出力装置）をアクセスし，メモリ
バス９を使用してメモリをアクセスし，基本I/Oバス２
及び増設I/Oバス５を使用してアダプタ７（I/0接続可）
をアクセスする。中央処理装置１には，基本I/Oバス２
及びメモリバス９（第１のバス）が接続される。

基本I/Oバス２には，これについてのバスアービトレ
ーションを行うアービタ３とI/O（図示せず）とが接続
される。

メモリバス９には，これについてのバスアービトレー
ションを行うアービタ10とメモリ（図示せず）とが接続
される。

増設I/Oバス制御アダプタ４は，基本I/Oバス２及びメ
モリバス９に接続され，これらと増設I/Oバス５とを接
続する。

増設I/Oバス５は，増設I/Oバス制御アダプタ４に接続
されると共に，増設I/Oバス５についてのバスアービト
レーションを行うアービタ６とアダプタ７（I/0接続
可）とに接続される。

アダプタ７は，中央処理装置１からアクセスされる他
に，バスマスタとして増設I/Oバス５及びメモリバス９
を使用してメモリをアクセス（DMA）する。

判定回路８は，増設I/Oバス制御アダプタ４に設けら
れ，バスマスタ１又は７がアービタ３又は６に対して行
うバス支配権の要求を監視することによって，バスマス
タ１又は７の行うアクセスが増設I/Oバス５についての
（使用した）アクセスか否かを判定する。即ち，判定回
路８は，バスマスタ１（又は７）がアービタ３（又は
６）に対して直接行うバスの支配権の要求を監視する。
そして，当該アービタ３（又は６）以外のアービタであ
って当該アクセスに係るアービタ６（又は10）に対し
て，バスアービトレーションを行なわせる。このバスア
ービトレーションは，直接バスの支配権を要求されたア
ービタ３（又は６）が行うアービトレーションと共に
（略同時に）行なわれる。

〔作用〕

バスマスタとしての中央処理装置１は，アービタ３に
対して直接基本I/Oバス２の支配権を要求する信号を送
出する（）。

この要求を監視していた判定回路８は，当該要求に係
る（中央処理装置１が行う）アクセスが増設I/Oバス５
についてのアクセスか否かを判定する。この判定は，バ
スマスタが送出する信号（後述する）によって行なわれ
る。当該要求が増設I/Oバス５についてのアクセスであ
る場合，判定回路８は，当該アクセスに係るアービタ６
に対して，増設I/Oバス５の支配権を要求する信号を送
出する（）。

アービタ３は，前記要求を許可する場合に，中央処理
装置１に対して，許可信号を送出する（）。また，ア
ービタ６は，前記要求を許可する場合に，増設I/Oバス
制御アダプタ４を介して中央処理装置１に対して許可信
号を送出する（）。アービタ３及び６におけるバスア
ービトレーションは，略同時に（並行して）行なわれ
る。従って，バスマスタである中央処理装置１は，両バ
ス３及び５が空いていた場合，殆んど同時に，アービタ
３及び６からの許可信号を受けとることができる。

許可信号を受けた中央処理装置１は，バスビジー信号
を送出すると共に，獲得した基本I/Oバス２及び増設I/O
バス５を使用しかつ増設I/Oバス制御アダプタ４を介し
て，アダプタ７をアクセスする（）。

以上とは別に，アダプタ７がバスマスタとしてメモリ
バス９に接続されたメモリに対してアクセスする場合
（DMAの場合）においても，同様のバスアービトレーシ
ョンが行なわれる。即ち，アダプタ７から直接増設I/O
バス５の支配権の要求を受けたアービタ６による増設I/
Oバス５についてのバスアービトレーションと共に，判
定回路８からのメモリバス９の支配権を要求する信号を
受けたアービタ10によるメモリバス９についてのバスア
ービトレーションが行なわれる。この後，アービタ６及
び10からの許可信号を殆んど同時に受けたアダプタ７
は，バスビジー信号を送出すると共に，獲得した増設I/
Oバス５及びメモリバス９を使用しかつ増設I/Oバス制御
アダプタ４を介して，メモリへのDMAを行う。

以上のように,2つのバスアービトレーションを略同時
に行うことにより，バスアービトレーションの時間を大
幅に短縮することができる。

〔実施例〕

第２図は実施例構成図であり，データ処理システムを
示している。

第２図において,11はMPU（マイクロプロセッサ）,12
はバスコントローラ,13はデコーダ,14は応答回路,81な
いし83はNANDゲートである。

この実施例は，バスマスタである中央処理装置１が増
設I/Oバス５即ちこれに接続されたアダプタ７をアクセ
スする場合について示している。

MPU11は，基本I/Oバス２を使用してI/O（入出力装
置）をアクセスし，基本I/Oバス２及び増設I/Oバス５を
使用してアダプタをアクセスしてこれらにより必要な処
理を行うために，バスコントローラ12にたいして，アド
レス信号（Ａ××）及び他の必要な制御信号（＊AS,＊D
S）を送出する。

バスコントローラ12は,MPU11から前述の如き信号を受
けるとバス要求信号（＊BR）をアービタ３に送出する。
このバス要求信号（＊BR）は，当該アクセスがアダプタ
７をアクセスするものである場合，判定回路８により，
アービタ６にも送られる。

また，バスコントローラ12は，応答回路の出力ｄ（バ
ス許可信号（＊BG））を受けると，バスビジー信号（＊
BBSY）をアービタ３に送出すると共に,MPU11からのアド
レス信号を基本I/Oバス２に送出してアクセスを開始す
る。当該アクセスがアダプタ７をアクセスするものであ
る場合，バスビジー信号及びアドレス信号は，判定回路
８及び増設I/Oバス制御アダプタ４により，アービタ６
及び増設I/Oバス５にも送られる。

デコーダ13は,MPU11が行うアクセスが増設I/Oバス５
についてのもの（増設I/Oバスアクセス）かを判定す
る。即ち,MPU11が内部アドレスバスに送出したアドレス
信号Ａ××をデコードし，増設I/Oバスアクセスである
場合，この旨を示す信号Ｃ（信号BID）を出力する。信
号Ｃは，応答回路14及び判定回路８に送出される。

判定回路８は，信号BIDが送出されている（ハイレベ
ル＝有効である）場合に開かれるゲート，例えばNANDゲ
ート81ないし83からなる。NANDゲート81は，信号BID及
び信号＊BRを受け，信号BIDが送出されている（ハイレ
ベルである）場合に，信号＊BRをアービタ６に送出す
る。NANDゲート82は，信号BID及び信号＊BSSYを受け，
信号BIDが送出されている場合に，信号＊BSSYをアービ
タ６に送出する。NANDゲート83は,NANDゲート81の出力
の反転信号及びアービタ６の出力ｂ′（＊BG2）を受け
る。即ち,NANDゲート81から信号＊BRが送出されている
（ロウレベルである）期間，アービタ６の出力＊BG2を
信号ｂ（バス許可信号＊BG2）として出力する。

応答回路14は，アービタ３の出力ａ（バス許可信号＊
BG1），判定回路８の出力ｂ及びデコーダ13の出力ｃ
（信号BID）を受けて，これらに基づいて出力ｄ（バス
許可信号＊BG）をバスコントローラ12へ出力する。即
ち，信号BIDが送出されている場合に，バス許可信号＊B
G1及び＊BG2の双方が送出されているならバス許可信号
＊BGを送出し，基本I/Oバス２及び増設I/Oバス５の双方
を獲得できたことをバスコントローラ12に通知する。ま
た，信号BIDが送出されていない場合に，バス許可信号
＊BG1が送出されているならバス許可信号＊BGを送出
し，基本I/Oバス２を獲得できたことをバスコントロー
ラ12に通知する。

応答回路14を第３図に示す。図において,142はインバ
ータ,141,143はANDゲート,144はNORゲートである。

信号BID（信号ｃ）が送出されている（ハイレベルで
ある）場合,ANDゲート143の出力はロウレベルに固定さ
れ（ANDゲート143が閉じられ），一方,ANDゲート回路14
1は開かれ信号＊BG1及び＊BG2（信号ａ及びｂ）によっ
てその出力が決定される。従って，出力ｄ（信号＊BG）
は，ゲート回路141の出力とされる。

信号BIDが送出されている場合には，ゲート回路141は
開かれ，信号＊BG1及び＊BG2が共に送出されている（ロ
ウレベルである）なら，信号＊BGを送出するための信号
を出力する。即ち，信号＊BGが送出される（ロウレベル
とされる）。一方，信号BIDが送出されていない場合に
は，ゲート回路141は閉じられ，その出力はロウレベル
に固定される。

信号BIDが送出されていない場合，ゲート回路141は閉
じられ，一方,ANDゲート143は開かれ信号＊BG1によって
その出力が決定される。従って，信号＊BGは，信号＊BG
1とされ，これが送出されている（ロウレベルである）
なら，信号＊BGが送出される（ロウレベルとされる）。

アービタ３は，信号＊BRを受けた場合，これを許可す
るなら（基本I/Oバス２が空いているなら），出力ａ
（信号＊BG1）を応答回路14に送出する。

アービタ６は，判定回路８（NANDゲート81）を介して
信号＊BRを受けた場合，これを許可するなら（増設I/O
バス５が空いているなら），出力ｂ′（信号＊BG2）を
判定回路８（NANDゲート83）に送出する。

第４図は増設I/Oバスアービトレーションタイムチャ
ートである。

MPU11がアドレス信号Ａ××を送出すると，デコーダ1
3がこれをデコードして信号BIDを送出する。

一方,MPU11から信号＊AS等を受けたバスコントローラ
12は信号＊BRを送出する。

信号＊BRを受けたアービタ３は，信号＊BG1を応答回
路14へ送出する。

一方，信号＊BRは，信号BIDが送出されているので，
判定回路８のNANDゲート81からアービタ６にも送出され
る。信号＊BRを受けたアービタ６は，信号＊BG2を送出
する。信号＊BG2は，信号BID及び＊BRが送出されている
ので,NANDゲート83から応答回路14へ送出される。この
ように，アービタ３及び６におけるバスアービトレーシ
ョンは，略同時に行なわれる。

応答回路14は，信号BIDが送出されているので，信号
＊BG1及び＊BG2が共に送出された場合に，信号＊BGをバ
スコントローラ12に送出する。両バスが空いていた場合
のバスコントローラ12が信号＊BGを受けるタイミング
は，従来のアービタ３から信号＊BG1を受けるタイミン
グと略同一である。即ち，バスアービトレーションに要
する時間が著しく短縮されている。

信号＊BGを受けたバスコントローラ12は，信号＊BSSY
を送出すると共に，アドレス信号Ａ××等を増設I/Oバ
ス５側に送出してアダプタ７等をアクセスする。

信号＊BSSYを受けたアービタ３及び６は，各々，信号
＊BG1及び＊BG2の送出を停止する（ハイレベルとす
る）。これを受けて，信号＊BGもハイレベルとされる。

第５図は増設（I/O）バスのタイムアウトを示すタイ
ムチャートである。即ち，増設I/Oバス５を所定時間内
に獲得できない場合のバスアービトレーションの打切り
について示している。

第４図図示の場合と同様に，信号＊BRが送出される
と，アービタ３は信号＊BG1を送出するが，アービタ６
は信号＊BG2を送出できない。一方,MPU11は，信号＊BR
の送出のタイミングt₁で，タイムアウトの監視を開始す
る。

バスコントローラ12は，所定のタイムアウト監視時間
内に信号＊BG2が送出されない場合，アービタ３にこれ
を通知する。アービタ３は，タイムアウト監視時間の経
過するタイミングt₂で，信号＊BG1の送出を停止する。
この後，バスコントローラ12も，信号＊BRの送出を停止
させ，アービトレーションを打ちきる。

MPU11は，所定の時間が経過したタイミングt₃でタイ
ムアウトを検出し，信号Ａ××，＊AS及び＊DSをリセッ
トする。

このように，バスアービトレーションについてタイム
アウトを検出するようにされている場合，本発明によれ
ば，タイムアウト監視時間内に基本I/Oバス２及び増設I
/Oバス５の双方を獲得できる可能性が高くなる。また，
逆に，タイムアウト監視時間を短くすることもできる。
なお，増設I/Oバス５を獲得できて基本I/Oバス２を獲得
できない場合でも同様である。

以上の実施例とは別に，アダプタ７がバスマスタとし
てメモリバス９のメモリをアクセスする場合でも同様で
ある。この場合，第２図図示の構成において，中央処理
装置１をアダプタ7,基本I/Oバス２を増設I/Oバス5,アー
ビタ３をアービタ6,増設I/Oバス５をメモリバス9,アー
ビタ６をアービタ10と考えればよい。

〔発明の効果〕

以上説明したように，本発明によれば，増設I/Oバス
についてのバスアービトレーション処理において，判定
回路を増設I/Oバス制御アダプタに設けることにより,2
つのバスアービトレーションを略同時に行うことができ
るので，バスアービトレーションに要する時間を短縮す
ることができ，アクセスの開始までの時間を短縮するこ
とができる。

【図面の簡単な説明】

第１図は本発明の原理構成図，第２図は実施例構成図，第３図は応答回路構成図，第４図は増設バスアービトレーションタイムチャート，第５図は増設バスのタイムアウトを示すタイムチャー
ト，第６図及び第７図は従来技術説明図。第１図において,1は中央処理装置（cpu）,2は基本I/Oバ
ス,3は基本I/Oバス２のアービタ,4は増設I/Oバス制御ア
ダプタ,5は増設I/Oバス,6は増設I/Oバス５のアービタ,7
はアダプタ,8は判定回路,9はメモリバス,10はメモリバ
ス９のアービタである。

Claims

(57)【特許請求の範囲】

【請求項１】バスマスタである中央処理装置（１）と、
これに接続された第１のバス（2,9）と、前記第１のバ
ス（2,9）についてのバスアービトレーションを行う第
１のアービタ（3,10）と、前記第１のバス（2,9）に接
続された増設I/Oバス制御アダプタ（４）と、これに接
続された増設I/Oバス（５）と、前記増設I/Oバス（５）
についてのバスアービトレーションを行う第２のアービ
タ（６）と、前記増設I/Oバス（５）に接続されたバス
マスタであるアダプタ（７）とを備え、前記第１のアービタによる許可と前記第２のアービタに
よる許可との両者の許可にもとづいて前記第１のバスと
前記増設I/Oバスとの両者を占有した処理が行われるデ
ータ処理システムにおいて、前記バスマスタの行うアクセスが前記増設I/Oバス
（５）についてのアクセスかをバスマスタの発したアド
レス信号によって識別するデコーダがもうけられると共
に、当該デコーダからの識別結果を通知されて、存在してい
るバス要求信号を、前記第１のバス（2,9）側と前記増
設I/Oバス（５）との間で転送する判定回路（８）をそ
なえて、当該判定回路（８）を前記増設I/Oバス制御ア
ダプタ（４）に設け、前記バスマスタの行うアクセスが前記増設I/Oバス
（５）についてのアクセスである場合、前記アービタ
（3,6,10）のうち前記バスマスタが直接支配権を要求し
た前者アービタ（3,6）以外のアービタであって当該ア
クセスに係る後者アービタ（6,10）が、当該判定に基づ
いて、前記バスマスタが直接支配権を要求した前記前者
アービタ（3,6）と実質上時間的に並行してバスアービ
トレーションを行い、前記前者アービタと後者アービタ
とが実質上時間的に並行して占有許可信号を発するよう
にしたことを特徴とするバスアービトレーション処理方式。