JPH052557A - データ転送装置 - Google Patents

Abstract

(57)【要約】 【目的】 システム簡素化とスループットの向上を実現
できるデータ転送装置を提供する。 【構成】 異なる２つのデータ処理装置に対応してそれ
ぞれ設けられるインターフェイスを通して読み出し／書
き込みが可能にされたバッファメモリを設け、上記２つ
のインターフェイスに対応したそれぞれのデータ処理装
置と上記バッファメモリとの間で相互にデータの授受を
行うデータ転送機能を持つようにする。 【効果】 データ転送装置は、２つのバスに対するバス
使用権とバッファメモリを備えているから、各バスでの
ＤＡＭ転送と２つのバスとの間でのＤＭＡ転送が可能と
なり、簡単な構成によりデータ処理装置の空き時間を活
用した効率のよいデータ転送を行うことができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、データ転送装置に関
し、例えばシステムバスとローカルバスとのように異な
る２つのバスの間でのデータ転送を行う直接メモリアク
セス制御装置（以下、単にＤＭＡＣという場合があ
る。）に利用して有効な技術に関するものである。

【０００２】

【従来の技術】ＤＭＡＣを用いたデータ処理方式では、
マイクロプロセッサ（以下、ＣＰＵという）が接続され
ているシステムバスにＤＭＡＣも接続され、システムバ
ス上でＣＰＵとＤＭＡＣ及び他のバスマスタ間でバス権
の譲渡が行われ、ＣＰＵと同一バス上でＤＭＡＣによる
ＤＭＡ転送が行われる方式が一般的である。また、バス
の使用効率の向上を図ることを目的として、稼働率の高
い周辺処理装置とＤＭＡＣをデュアルポートメモリを介
してＣＰＵが接続されているバスと異なるバスに接続
し、ＤＭＡ転送を行う手法もある。上記のようにＤＭＡ
Ｃを用いたデータ処理方式における前者の接続の例とし
ては、昭和６３年２月（株）日立製作所発行『日立マイ
クロコンピュータデータブック ８／１６ビットマイク
ロコンピュータ周辺ＬＳＩ』頁８３２があり、デュアル
ポートメモリを用いた後者のバス接続の例は、同文献の
頁７６５〜７６６がある。

【０００３】

【発明が解決しようとする課題】上記のような従来技術
において、前者のＤＭＡＣがＣＰＵが接続されているシ
ステムバス等のバスと同一バス上に接続されている方式
では、ＣＰＵのバス占有率によりバスの譲渡が制限され
るため、周辺装置の稼働率が大幅に向上したデータ処理
システムにあっては未処理のデータを蓄えておくよう周
辺装置のバッファ能力を大きくすること以外に対応でき
なく、周辺装置の回路規模が大きくなってしまう。そこ
で、後者のデュアルポートメモリを用いることにより、
周辺装置のバッファ能力をカバーすることができる。し
かし、ＣＰＵが接続されるシステムバスや周辺装置が接
続されるローカルバスのスループットを向上させるため
には、それぞれのバスにおいてＤＭＡＣが必要となり、
上記デュアルポートメモリと２つのＤＭＡＣとにより、
システム全体が大規模でかつ複雑になってしまうという
問題が生じる。この発明の目的は、システム簡素化とス
ループットの向上を実現できるデータ転送装置を提供す
ることにある。この発明の前記ならびにそのほかの目的
と新規な特徴は、本明細書の記述および添付図面から明
らかになるであろう。

【０００４】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、異なる２つのデータ処理装
置に対応してそれぞれ設けられるインターフェイスを通
して読み出し／書き込みが可能にされたバッファメモリ
を設け、上記２つのインターフェイスに対応したそれぞ
れのデータ処理装置と上記バッファメモリとの間で相互
にデータの授受を行うデータ転送機能を持つようにす
る。

【０００５】

【作用】上記した手段によれば、データ転送装置は、２
つのバスに対するバス使用権とバッファメモリを備えて
いるから、各バスでのＤＭＡ転送と２つのバスとの間で
のＤＭＡ転送が可能となり、簡単な構成によりデータ処
理装置の空き時間を活用した効率のよいデータ転送を行
うことができる。

【０００６】

【実施例】図１には、この発明に係るデータ転送装置を
用いた情報処理システムの一実施例のブロック図が示さ
れている。同図の各回路ブロックは、特に制限されない
が、それぞれが半導体集積回路装置により構成され、プ
リント基板等の実装基板上において相互に接続される。

【０００７】この発明に係るデータ転送装置は、同図に
破線で示すような各回路から構成さされる。これらの各
回路ブロックは、公知の半導体集積回路の製造技術によ
り、単結晶シリコンのような１個の半導体基板上におい
て形成される。この実施例のデータ転送装置は、後述す
るようにＤＭＡＣとしての機能を備えている。それ故、
以下データ転送装置をＤＭＡＣと呼ぶことにする。ただ
し、従来のＤＭＡＣとは次のような点で大きく異なる。

【０００８】この実施例のＤＭＡＣは、特に制限されな
いが、システムバスとローカルバスに対応した２つのバ
スインターフェイス回路Ａ及びバスインターフェイス回
路Ｂを持つ。システムバスには、マイクロプロセッサＣ
ＰＵとメインメモリＭＭ等を含むデータ処理装置が構成
される。また、ローカルバス上には周辺処理装置Ａ及び
周辺処理装置Ｂが接続されてローカルシステムが構成さ
れる。上記バスインターフェイス回路Ａ及びＢの具体的
構成は、図示しないが、バスインターフェイス回路Ａ
は、システムバスとＤＡＭＣとの間でのＤＭＡ転送を実
現し、バスインターフェイス回路Ｂは、ローカルバスと
ＤＭＡＣとの間でのＤＭＡ転送を実現する機能持つ。こ
れらのバスインターフェイス回路Ａ及びＢは、それぞれ
が独立して対応するシステムバス、ローカルバスのバス
権を獲得して、データ転送動作を行う。

【０００９】システムバスに対応した調停回路Ａは、シ
ステムバス側のチャンネル調停を行う。すなわち、シス
テムバスとＤＭＡＣとの間でのＤＭＡ転送の優先度を決
定する回路である。同様に、ローカルバスに対応した調
停回路Ｂは、ローカルバス側のチャンネル調停、言い換
えるならば、ローカルバスとＤＭＡＣとの間でのＤＭＡ
転送の優先度を決定する回路である。記憶回路１及び記
憶回路２は、転送データを一時的に記憶するバッファメ
モリであり、特に制限されないが、ＦｉＦｏ（先入れ先
出し）メモリから構成される。

【００１０】調停回路Ｂは、ローカルバス側に設けら
れ、例示的に示されている周辺処理装置Ｂ及び周辺処理
装置Ａからそれぞれ伝送されてくるＤＭＡ転送要求信号
ＤＲＱ１，ＤＲＱ２を受けると、もしも２つの信号が競
合したなら転送の優先度を決定して、周辺処理装置Ｂ又
はＡに対してＤＭＡ転送を許可するアクノレッジ信号Ａ
ＣＫ１又はＡＣＫ２を出力する。上記のように２つの周
辺処理装置ＡとＢからのＤＭＡ転送要求が競合した場合
には、上記優先順位に従い周辺処理装置ＡのＤＭＡ転送
が許可されなたら、他方の周辺処理装置ＢはＤＭＡ転送
待ち状態になる。

【００１１】記憶回路１と２は、特に制限されないが、
転送の対象となる周辺処理装置Ａ又はＢのデータの転送
方向により使用されるものが決定される。例えば、周辺
処理装置ＡからＤＭＡＣの記憶回路への書き込みの場
合、調停回路Ｂにより記憶回路１に対して書き込み制御
信号ＭＷ２が供給される。これにより、周辺処理装置Ａ
から転送されるデータは、ローカルバス、バスインター
フェイス回路Ｂを介して記憶回路１に対して書き込まれ
るというＤＭＡ転送動作となる。逆に、ＤＭＡＣから周
辺処理装置Ｂへのデータ転送のときには、調停回路Ｂに
より、記憶回路２に対して読み出し制御信号ＭＲ１が供
給される。これにより、ＤＭＡＣの記憶回路２に保持さ
れていたデータがバスインターフェイス回路Ｂ、ローカ
ルバスを通して周辺処理装置Ｂに転送される。このよう
に、調停回路Ｂにより決定される転送の優先度の高い周
辺処理装置から、上記制御信号ＭＷ２，ＭＲ１等により
ローカルバス及びバスインターフェイス回路Ｂ及び内部
バスを介してＤＭＡ転送が行われる。

【００１２】記憶回路１又は記憶回路２の内部状態に従
い、記憶回路１又は記憶回路２がＤＭＡ転送可能な状態
であれば、システムバス側の調停回路Ａに対してＤＭＡ
転送要求信号ＤＲＱ２’，ＤＲＱ１’を送出する。これ
らの転送要求信号ＤＲＱ２’，ＤＲＱ１’を受けると、
調停回路Ａはシステムバス側に対してバス権要求信号Ｂ
ＲＥＱを出力する。このとき、システム側のマイクロプ
ロセッサＣＰＵがバス権を譲渡可能な状態であれば、Ｄ
ＭＡＣに対してバス権アクノリッジ信号ＢＡＣＫが転送
される。ＤＭＡＣの調停回路Ａは、アクノリッジ信号Ｂ
ＡＣＫを受けて、記憶回路１又は記憶回路２とシステム
側とメインメモリＭＭとの間でのＤＭＡ転送を行う。例
えば、調停回路Ａにより記憶回路１のデータをシステム
側に転送するときには、記憶回路１に対して読み出し制
御信号ＭＲ２が供給され、記憶回路１の読み出しが行わ
れ、バスインターフェイス回路Ａ、システムバスを介し
てメインメモリＭＭにデータが書き込まれる。また、調
停回路Ａにより記憶回路２にシステム側のデータを転送
するときには、記憶回路２に対して書き込み制御信号Ｍ
Ｗ１が供給され、記憶回路２に対して、システムバス、
バスインターフェイス回路Ａ及び内部バスを通してメイ
ンメモリＭＭから読み出されたデータが書き込まれる。

【００１３】以上のデータ転送動作の順序は、ＣＰＵ、
周辺処理装置Ａ、Ｂ及びＤＭＡＣの記憶回路１、２の内
部状態に応じて種々に組み合わされるものである。ま
た、図１においては、周辺処理装置が２の場合の例を示
したが、１個でもよいし、３個以上であってもよい。ま
た、記憶回路は、データの転送方向が異なる２つのもの
を用いたが、４個以上であってもよいし、記憶回路は一
方のバスインターフェイス回路Ａ又はＢから書き込み／
読み出しが可能にされてもよい。このようにすると、Ｄ
ＭＡＣはローカルバス上での２つの周辺処理装置ＡとＢ
との間でのデータ転送や、システムバス上のメインメモ
リＭＭと他の周辺処理装置との間でのデータ転送動作も
可能になる。また、図１の構成においても、周辺処理装
置Ａから記憶回路１に転送されたデータを、バスインタ
ーフェイス回路Ａ又は内部バスを介して記憶回路２に転
送し、この記憶回路２のデータを周辺処理装置Ｂに転送
する構成としてもよい。逆に、シテスムバス上のメイン
メモリＭＭから記憶回路２に転送されたデータを、バス
インターフェイス回路Ｂ又は内部バスを介して記憶回路
１に転送し、この記憶回路１のデータをシステムバス上
の他の周辺処理装置に転送する構成としてもよい。

【００１４】図２には、調停回路Ａに設けられる優先度
決定機能の他の一実施例のブロック図が示されている。
上記の実施例においては、ローカルバス上に設けられる
周辺処理装置ＡとＢ等の優先度については、調停回路Ｂ
により決定される。この実施例では、これ以外にも、調
停回路Ａにおいて、記憶回路１、２の記憶データの数に
応じてシステムバス上の転送の優先度を決定を可能にす
る。すなわち、記憶回路のデータ数の最も大きいチャン
ネルよりデータ転送を行うようにすることにより、シス
テムスループットを向上させることができる。

【００１５】記憶回路１は、メモリブロックＭ１〜Ｍ４
から構成される。この記憶回路Ｍ１〜Ｍ４に対応して内
部バス１ないし４により、前記図１に示したような周辺
処理装置Ｂ、ローカルバス及びバスインターフェイス回
路Ｂを通して転送されたデータの書き込みが行われる。
この記憶回路１のメモリブロックＭ１〜Ｍ４は、複数の
周辺処理装置に一対一に対応させるものであってもよい
し、使用される周辺処理装置は特定されなくてデータの
空き状態のものが順次に使用されるものであってもよ
い。

【００１６】上記メモリブロックＭ１〜Ｍ４のうち、斜
線を付した部分にはデータ有りの状態を示している。調
停回路Ａは、メモリブロックＭ１〜Ｍ４を構成するＦｉ
Ｆｏメモリにおけるポインタ等から上記データ量を検知
し、そのデータ量の大きいもに対して高い優先度を割り
当てる。同図においては、メモリブロックＭ３、Ｍ４、
Ｍ２、Ｍ１の順序で優先度が与えられる。したがって、
４つのメモリブロックＭ１〜Ｍ４から同時にデータ転送
要求信号ＤＲＥＱ１〜ＤＲＥＱ４が出力された場合、調
停回路Ａは、システムバス権を獲得した後に、最初はメ
モリブロックＭ３からのデータ転送要求信号ＤＲＥＱ３
に対応して読み出し制御信号ＭＲ３を送出してバス７か
ら読み出しデータをシステム側に転送する。メモリブロ
ックＭ３からのデータ転送を終了すると、メモリブロッ
クＭ４に対して読み出し制御信号ＭＲ３を送出してバス
８から読み出しデータをシステム側に転送する。以下、
同様にして、メモリブロックＭ２、メモリブロックＭ１
の順序でデータ転送を行うようにする。

【００１７】また、上記システムバスが３２ビットでロ
ーカルバスが８又は１６ビットのようにシステム側とバ
ス幅が異なる場合においても、ローカルバス側では上記
バスインターフェイス回路Ｂ又は記憶回路１又は２とバ
スインターフェイス回路Ｂとを接続する内部バス構成に
より、３２ビットからなるデータを４回又は２回に分け
てデータ転送するようにできる。このような機能は、従
来のＤＭＡＣでは不可能である。この実施例のＤＭＡＣ
は、上記のように２つのバスに対応してバスインターフ
ェイス回路を設けるととともに、内部にバッファメモリ
を備えているから上記のようなバス幅の異なるデータ処
理装置間でのデータ転送も可能になるものである。

【００１８】図３には、上記周辺処理装置Ａの具体的一
実施例のブロック図が示されている。この実施例の周辺
処理装置Ａは、シリアル通信制御装置のうちの受信側回
路を構成する。この実施例では、特に制限されないが、
ＣＨ１〜ＣＨ４の４つの転送チャンネルを持ち、各チャ
ンネルＣＨ１〜ＣＨ４のシリアルデータは、それぞれが
シリアル／パラレル変換回路ＳＰＣに入力されて、ここ
でパラレルデータに変換される。上記各シリアル／パラ
レル変換回路ＳＰＣの出力信号は、バッファメモリとし
てのＦｉＦｏメモリに格納される。ＦｉＦｏメモリに取
り込まれた入力データは、セレクタ１を介してパラレル
／シリアル変換回路ＰＳＣに供給され、ここでもとのシ
リアルデータに変換される。ただし、この内部シリアル
データは、半導体集積回路装置の内部回路で処理される
から、通信回線を通して入力されるシリアルデータに比
べて、速い速度のデータとされる。すなわち、ホストシ
ステムのシステムクロックに対応したような高速シリア
ルデータとしてプロトコル処理部により処理される。例
えば、この実施例のように４つのチャンネルを持つ場合
には、プロトコル処理部は、それより４倍以上の速いス
ピードでシリアルデータを処理する。通常、シリアルク
ロックに対してシステムクロックの周波数は１０倍以上
の高い周波数である。

【００１９】各チャンネルの制御情報は、ホストインタ
ーフェイスにより、セレクタ２を介して記憶回路Ｍ１〜
Ｍ４に格納される。各記憶回路Ｍ１〜Ｍ４は、チャンネ
ル数に一対一に対応して設けられる。記憶回路Ｍ１〜Ｍ
４に格納さされた制御情報は、セレクタ３を介してプロ
トコル処理部に伝えられる。プロトコル処理部は、セレ
クタ１を制御して第１チャンネルＣＨ１のデータを選ん
で処理するときには、それに対応した制御情報を記憶回
路Ｍ１をセレクタ３により取り出す。これにより、プロ
トコル処理部において生じたステータス情報は、セレク
タ２を介して対応する記憶回路Ｍ１に格納される。

【００２０】プロトコル処理部において処理された処理
済みのシリアルデータは、シリアル／パラレル変換回路
ＳＰＣ２によりパラレルデータに変換され、ホストイン
ターフェイスを介してローカルバスに読み出されて、前
記のようなＤＭＡＣを介してシステムに取り込まれる。
なお、ホストシステムにより生成された各転送チャンネ
ルの制御情報は、上記のようなＤＭＡＣ及びローカルバ
スを介してホストインターフェイスとセレクタ２を通し
て記憶回路Ｍ１〜Ｍ４に書き込まれる。また、上記のよ
うに記憶回路に格納されたステータス情報は、必要に応
じてホストシステムからホストインターフェイス、ロー
カルバス及びＤＭＡＣを介して読み出される。

【００２１】転送チャンネルＣＨ１〜ＣＨ４から入力さ
れたシリアルデータがシリアル／パラレル変換回路ＳＰ
Ｃによりパラレルデータに変換されてＦｉＦｏメモリに
書き込まれるまでのクロックパルスは、シリアル転送ク
ロックに同期して行われる。これに対して、各ＦｉＦｏ
メモリからの読み出し動作以降は、高速なシステムクロ
ックにより行われる。これにより、共通化されたプロト
コル処理部を４つの転送チャンネルに対応したシリアル
データの処理に時分割的に使用できる。これと同時に、
プロトコル処理部において扱われるデータをホストシス
テムのクロックパルスに同期化させることができる。

【００２２】チャンネル制御部は、セレクタ１〜セレク
タ３により転送チャネルを指定した後に、プロトコル処
理部に『許可』を出し、所定のプロトコル処理の実行を
行わせる。プロトコル処理部は、処理が終了すると『終
了』をチャンネル制御部に通知し、次の『許可』を持
つ。このように、チャンネル制御部とプロトコル処理部
はハンドシェイクで制御を行う。上記チャンネル制御部
による転送チャンネルの切り替え順序は、外部からの制
御情報として設定するか、又はＦｉＦｏメモリのデータ
の詰まり具合により各チャンネルの処理の優先順位を決
定するようにしてもよい。すなわち、ＦｉＦｏメモリの
データの詰まり具合を監視するチャンネル調停回路を設
け、ＦｉＦｏメモリにおいて一定のデータ量を超えるも
のを検知すると、それに対応したチャンネルをチャンネ
ル制御部に伝えて、データの掃き出しを行うようにす
る。

【００２３】上記のような周辺処理装置では、通信回線
のデータ転送速度が速くなるに従い、データ処理量が増
大する。このため、従来のようなＤＭＡＣによるシステ
ム側へのデータ転送では、ＣＰＵの処理の空き時間を利
用してシリアル入力されたデータを転送するため、通信
回線のデータ転送速度に対応しきれなくなる。逆に言え
ば、通信回線のデータ転送速度に対応してＤＡＭＣによ
るデータ転送を優先させると、ＣＰＵの処理時間が制限
されてしまう。これに対して、この実施例のＤＭＡＣで
は、システムバス側に影響されることなく、ＤＭＡＣと
周辺端末装置との間でデータ転送を行っておき、システ
ムバス側の空き時間を利用して上記ＤＭＡＣに取り込ま
れたデータを受け取ることができる。逆に、ＣＰＵの空
き時間を利用してメインメモリＭＭに蓄えれた出力すべ
きデータは、ＤＭＡＣに転送されて、システム側では他
のデータ処理を行っている間に、ＤＭＡＣが上記データ
を周辺処理装置に転送して通信回線を通したシリアルデ
ータの転送を行わせるようにすることができる。

【００２４】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） 異なる２つのデータ処理装置に対応してそれぞ
れ設けられるインターフェイスを通して読み出し／書き
込みが可能にされたバッファメモリを設け、上記２つの
インターフェイスに対応したそれぞれのデータ処理装置
と上記バッファメモリとの間で相互にデータの授受を行
うデータ転送機能を持つようにする。この構成では、デ
ータ転送装置は、２つのバスに対するバス使用権とバッ
ファメモリを備えているから、各バスでのＤＡＭ転送と
２つのバスとの間でのＤＭＡ転送が可能となり、簡単な
構成によりデータ処理装置の空き時間を活用した効率の
よいデータ転送を行うことができるという効果が得られ
る。 （２） 上記（１）により、簡単な構成により、効率の
よいデータ転送を行うことができるという効果が得られ
る。 （３） 上記（１）により、異なるバス幅のデータ処理
装置間でのデータ転送も可能になるという効果が得られ
る。 （４） 上記バッファメモリを複数ブロックに分けて、
そのデータ蓄積量に対応して優先度を決めることによ
り、効率のよいデータ転送を行うようにすることができ
るという効果が得られる。

【００２５】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、ＤＡ
ＭＣに設けられるバッファメモリは、ＦｉＦｏメモリに
代えてＲＡＭを用いるものであってもよい。この場合、
ＲＡＭを少なくとも２つのメモリブロックを持つように
し、１つのメモリブロックにデータが詰まると、調停回
路Ａに対してデータ転送要求信号を出して、データの掃
き出しを行い、その間は他方のメモリブロックに転送す
べきデータが書き込まれるようにすればよい。また、ロ
ーカルバス上にはマイクロプロセッサやメモリ等が設け
られるものであってもよい。この発明は、２つのデータ
処理装置を含むデータ処理システムにおけるデータ転送
装置として広く利用できる。

【００２６】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、異なる２つのデータ処理装
置に対応してそれぞれ設けられるインターフェイスを通
して読み出し／書き込みが可能にされたバッファメモリ
を設け、上記２つのインターフェイスに対応したそれぞ
れのデータ処理装置と上記バッファメモリとの間で相互
にデータの授受を行うデータ転送機能を持つようにする
ことにより、各バスでのＤＡＭ転送と２つのバスとの間
でのＤＭＡ転送が可能となり、簡単な構成によりデータ
処理装置の空き時間を活用した効率のよいデータ転送を
行うことができる。

【図面の簡単な説明】

【図１】この発明に係るデータ転送装置を用いた情報処
理システムの一実施例を示すブロック図である。

【図２】システムバス側の調停回路に設けられる優先度
決定機能の一実施例を説明するためのブロック図であ
る。

【図３】上記データ転送装置によりデータ転送が行われ
る周辺処理装置の具体的一実施例を示すブロック図であ
る。

【符号の説明】

ＣＰＵ…マイクロプロセッサ、ＤＭＡＣ…直接メモリア
クセス制御装置、ＭＭメインメモリ、ＳＰＣ，ＳＰＣ２
…シリアル／パラレル変換回路、ＦｉＦｏ…バッファメ
モリ（先入れ先出しメモリ）、ＰＳＣ…パラレル／シリ
アル変換回路。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 異なる２つのデータ処理装置に対応して
   それぞれ設けられるインターフェイスと、これら２つの
   インターフェイスを通して読み出し／書き込みが可能に
   されたバッファメモリを備え、上記２つのインターフェ
   イスに対応したそれぞれのデータ処理装置と上記バッフ
   ァメモリとの間で相互にデータの授受を行うことを特徴
   とするデータ転送装置。
2. 【請求項２】 上記２つのデータ処理装置は、異なる２
   つのバス上に構築されるものであり、上記インターフェ
   イスはそれぞれのバスに対して設けられるものであるこ
   とを特徴とする請求項１のデータ転送装置。
3. 【請求項３】 上記バッファメモリは、複数個からなり
   上記２つのインターフェイスに対応して設けられる調停
   回路により、データ転送の優先順位が決められるもので
   あることを特徴とする請求項１又は請求項２のデータ転
   送装置。