JPH06161947A - コンピュータシステム - Google Patents
コンピュータシステムInfo
- Publication number
- JPH06161947A JPH06161947A JP30990892A JP30990892A JPH06161947A JP H06161947 A JPH06161947 A JP H06161947A JP 30990892 A JP30990892 A JP 30990892A JP 30990892 A JP30990892 A JP 30990892A JP H06161947 A JPH06161947 A JP H06161947A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- iop
- data
- cpu
- bus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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- Multi Processors (AREA)
- Bus Control (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】
【目的】 メインバスを長時間専有しないことでシステ
ム全体の効率を上げ、また高速なデータ転送を行うこと
ができるコンピュータシステムを提供することを目的と
する。 【構成】 この発明に係るコンピュータシステムは、Ｃ
ＰＵ１の配下にＩＯＰ２を持つ。ＣＰＵ１及びＩＯＰ２
がそれぞれメモリ３，４を有する。ＣＰＵ１及びＩＯＰ
２間をメインバス１３，１４を介してデータ転送を行
う。ＩＯＰ２配下のＩ／Ｏデバイスコントローラ７がＩ
ＯＰ２配下のメモリ４にＩＯＰ２内のプロセッサを介さ
ずにデータを転送する。ＣＰＵ１配下のメモリ３とＩＯ
Ｐ２配下のメモリ４との間に、ＤＭＡコントローラ１
５、ＤＭＡバス１６及び１７を設ける。ＣＰＵ１からの
命令に応じて、ＤＭＡコントローラ１５、ＤＭＡバス１
６及び１７を通じてメモリ３，４間でデータ転送を行う
ようにした。
ム全体の効率を上げ、また高速なデータ転送を行うこと
ができるコンピュータシステムを提供することを目的と
する。 【構成】 この発明に係るコンピュータシステムは、Ｃ
ＰＵ１の配下にＩＯＰ２を持つ。ＣＰＵ１及びＩＯＰ２
がそれぞれメモリ３，４を有する。ＣＰＵ１及びＩＯＰ
２間をメインバス１３，１４を介してデータ転送を行
う。ＩＯＰ２配下のＩ／Ｏデバイスコントローラ７がＩ
ＯＰ２配下のメモリ４にＩＯＰ２内のプロセッサを介さ
ずにデータを転送する。ＣＰＵ１配下のメモリ３とＩＯ
Ｐ２配下のメモリ４との間に、ＤＭＡコントローラ１
５、ＤＭＡバス１６及び１７を設ける。ＣＰＵ１からの
命令に応じて、ＤＭＡコントローラ１５、ＤＭＡバス１
６及び１７を通じてメモリ３，４間でデータ転送を行う
ようにした。
Description
【０００１】
【産業上の利用分野】この発明はコンピュータシステム
に係り、特にＣＰＵ（中央処理装置）の配下にＩＯＰ
（入出力処理装置）を持ち、ＣＰＵ配下のメモリとＩＯ
Ｐ配下のメモリとの間でのデータ転送技術に関する。
に係り、特にＣＰＵ（中央処理装置）の配下にＩＯＰ
（入出力処理装置）を持ち、ＣＰＵ配下のメモリとＩＯ
Ｐ配下のメモリとの間でのデータ転送技術に関する。
【０００２】
【従来の技術】従来のコンピュータシステムにあって
は、ＤＭＡ（ダイレクト・メモリ・アクセス）方式のＩ
／Ｏ（入力／出力）デバイスコントローラを用いた場
合、ＣＰＵがそのＩ／Ｏデバイスコントローラ配下のＩ
／Ｏデバイスから入手したデータを使用する場合、ＣＰ
Ｕがメインバスを獲得し、ＩＯＰ配下のメモリを読みに
行く構成となっていた。
は、ＤＭＡ（ダイレクト・メモリ・アクセス）方式のＩ
／Ｏ（入力／出力）デバイスコントローラを用いた場
合、ＣＰＵがそのＩ／Ｏデバイスコントローラ配下のＩ
／Ｏデバイスから入手したデータを使用する場合、ＣＰ
Ｕがメインバスを獲得し、ＩＯＰ配下のメモリを読みに
行く構成となっていた。
【０００３】具体的な構成を図２に示す。図２におい
て、ＣＰＵ１の配下にはＩＯＰ２が置かれ、また、メモ
リコントローラ５１を介してメモリ（ＭＥＭ）３が置か
れる。ＣＰＵ１とＩＯＰ２とのデータ転送にはメインバ
ス１３，１４が用いられ、ＣＰＵ１とメモリ３とのデー
タ転送にはＣＰＵアドレスバス８及びＣＰＵデータバス
９が用いられる。
て、ＣＰＵ１の配下にはＩＯＰ２が置かれ、また、メモ
リコントローラ５１を介してメモリ（ＭＥＭ）３が置か
れる。ＣＰＵ１とＩＯＰ２とのデータ転送にはメインバ
ス１３，１４が用いられ、ＣＰＵ１とメモリ３とのデー
タ転送にはＣＰＵアドレスバス８及びＣＰＵデータバス
９が用いられる。
【０００４】一方、ＩＯＰ２の配下にはメモリコントロ
ーラ５２を介してメモリ（ＭＥＭ）４が置かれ、その他
にシリアルインターフェースコントローラ６及びＩ／Ｏ
デバイスコントローラ７が置かれる。ＩＯＰ２とメモリ
４とのデータ転送にはＩＯＰアドレスバス１０及びＩＯ
Ｐデータバス１１が用いられ、ＩＯＰ２とシリアルイン
ターフェースコントローラ６及びＩ／Ｏデバイスコント
ローラ７との各データ転送にはＩ／Ｏバス１２が用いら
れる。
ーラ５２を介してメモリ（ＭＥＭ）４が置かれ、その他
にシリアルインターフェースコントローラ６及びＩ／Ｏ
デバイスコントローラ７が置かれる。ＩＯＰ２とメモリ
４とのデータ転送にはＩＯＰアドレスバス１０及びＩＯ
Ｐデータバス１１が用いられ、ＩＯＰ２とシリアルイン
ターフェースコントローラ６及びＩ／Ｏデバイスコント
ローラ７との各データ転送にはＩ／Ｏバス１２が用いら
れる。
【０００５】シリアルインターフェースコントローラ６
もしくはＩ／Ｏデバイスコントローラ７は、上位に対し
てデータを転送する状況になった場合、まずＩ／Ｏバス
１２の制御権を獲得してバスマスタとなる。次に、シリ
アルインターフェースコントローラ６もしくはＩ／Ｏデ
バイスコントローラ７は、Ｉ／Ｏバス１２を用いて、自
己の持つデータをＩＯＰ２内のプロセッサを介さずにＩ
ＯＰ２配下のメモリ４に直接的に転送する。ＩＯＰ２は
シリアルインターフェースコントローラ６もしくはＩ／
Ｏデバイスコントローラ７からデータが転送されたこと
をＣＰＵ１に知らせる。ＣＰＵ１は必要であればＩＯＰ
２配下のメモリ４へデータをアクセスしに行く。
もしくはＩ／Ｏデバイスコントローラ７は、上位に対し
てデータを転送する状況になった場合、まずＩ／Ｏバス
１２の制御権を獲得してバスマスタとなる。次に、シリ
アルインターフェースコントローラ６もしくはＩ／Ｏデ
バイスコントローラ７は、Ｉ／Ｏバス１２を用いて、自
己の持つデータをＩＯＰ２内のプロセッサを介さずにＩ
ＯＰ２配下のメモリ４に直接的に転送する。ＩＯＰ２は
シリアルインターフェースコントローラ６もしくはＩ／
Ｏデバイスコントローラ７からデータが転送されたこと
をＣＰＵ１に知らせる。ＣＰＵ１は必要であればＩＯＰ
２配下のメモリ４へデータをアクセスしに行く。
【０００６】ＩＯＰ２からデータが転送されたことを示
す情報を入手したＣＰＵ１は、メインバス１３，１４に
対してバスの制御権を獲得し、バスマスタとなる。次
に、ＣＰＵ１は、ＩＯＰ２に対してＩＯＰ２配下のメモ
リ４へのアクセスの要求を行い、ＩＯＰ２内部でのメモ
リアクセスの競合を行わせる。
す情報を入手したＣＰＵ１は、メインバス１３，１４に
対してバスの制御権を獲得し、バスマスタとなる。次
に、ＣＰＵ１は、ＩＯＰ２に対してＩＯＰ２配下のメモ
リ４へのアクセスの要求を行い、ＩＯＰ２内部でのメモ
リアクセスの競合を行わせる。
【０００７】その後、ＣＰＵ１は、メモリコントローラ
５２を制御し、ＩＯＰアドレスバス１０及びＩＯＰデー
タバス１１を通じてＩＯＰ２が自身の配下のメモリ４か
ら転送されてくるデータを受けとり、メインバス１３，
１４、ＣＰＵアドレスバス８、ＣＰＵデータバス９を通
じて、メモリコントローラ５１を介し、ＣＰＵ１配下の
メモリ３に転送する。
５２を制御し、ＩＯＰアドレスバス１０及びＩＯＰデー
タバス１１を通じてＩＯＰ２が自身の配下のメモリ４か
ら転送されてくるデータを受けとり、メインバス１３，
１４、ＣＰＵアドレスバス８、ＣＰＵデータバス９を通
じて、メモリコントローラ５１を介し、ＣＰＵ１配下の
メモリ３に転送する。
【０００８】しかしながら、上記構成によるコンピュー
タシステムでは、ＣＰＵ１がＩ／Ｏデバイスからのデー
タを入手しようとした場合、Ｉ／Ｏデバイスコントロー
ラ７がＩ／ＯデバイスからＩＯＰ２配下のメモリ４に書
き込んだデータをＣＰＵ１がアクセスする過程でメイン
バス１３、１４を獲得しに行くため、このデータをアク
セスする頻度が大きくなるほどメインバス１３、１４の
専有率が大きくなってしまい、システム全体の性能が低
下してしまう。
タシステムでは、ＣＰＵ１がＩ／Ｏデバイスからのデー
タを入手しようとした場合、Ｉ／Ｏデバイスコントロー
ラ７がＩ／ＯデバイスからＩＯＰ２配下のメモリ４に書
き込んだデータをＣＰＵ１がアクセスする過程でメイン
バス１３、１４を獲得しに行くため、このデータをアク
セスする頻度が大きくなるほどメインバス１３、１４の
専有率が大きくなってしまい、システム全体の性能が低
下してしまう。
【０００９】
【発明が解決しようとする課題】以上述べたように、従
来のコンピュータシステムでは、ＣＰＵがＩ／Ｏデバイ
スからのデータを入手しようとした場合、Ｉ／Ｏデバイ
スコントローラがＩ／ＯデバイスからＩＯＰ配下のメモ
リに書き込んだデータをＣＰＵがアクセスする過程でＣ
ＰＵがメインバスを獲得しに行くため、このデータをア
クセスする頻度が大きくなるほどメインバスの専有率が
大きくなってしまい、システム全体の性能が低下してし
まう。
来のコンピュータシステムでは、ＣＰＵがＩ／Ｏデバイ
スからのデータを入手しようとした場合、Ｉ／Ｏデバイ
スコントローラがＩ／ＯデバイスからＩＯＰ配下のメモ
リに書き込んだデータをＣＰＵがアクセスする過程でＣ
ＰＵがメインバスを獲得しに行くため、このデータをア
クセスする頻度が大きくなるほどメインバスの専有率が
大きくなってしまい、システム全体の性能が低下してし
まう。
【００１０】この発明は上記の課題を解決するためにな
されたもので、メインバスを長時間専有しないことでシ
ステム全体の効率を上げ、また高速なデータ転送を行う
ことができるコンピュータシステムを提供することを目
的とする。
されたもので、メインバスを長時間専有しないことでシ
ステム全体の効率を上げ、また高速なデータ転送を行う
ことができるコンピュータシステムを提供することを目
的とする。
【００１１】
【課題を解決するための手段】この発明は、中央処理装
置の配下に入出力処理装置を持ち、中央処理装置及び入
出力処理装置がそれぞれメモリを有し、中央処理装置及
び入出力処理装置間をメインバスを介してデータ転送を
行い、入出力処理装置配下の入力／出力デバイスコント
ローラが入出力処理装置配下のメモリに入出力処理装置
内のプロセッサを介さずにデータを転送する方式のコン
ピュータシステムにおいて、中央処理装置配下のメモリ
と入出力処理装置配下のメモリとの間にメモリ間専用バ
スを備え、中央処理装置からの命令に応じてメモリ間専
用バスを通じて中央処理装置配下のメモリと入出力処理
装置配下のメモリとの間でデータ転送を行うようにした
ことを特徴とする。
置の配下に入出力処理装置を持ち、中央処理装置及び入
出力処理装置がそれぞれメモリを有し、中央処理装置及
び入出力処理装置間をメインバスを介してデータ転送を
行い、入出力処理装置配下の入力／出力デバイスコント
ローラが入出力処理装置配下のメモリに入出力処理装置
内のプロセッサを介さずにデータを転送する方式のコン
ピュータシステムにおいて、中央処理装置配下のメモリ
と入出力処理装置配下のメモリとの間にメモリ間専用バ
スを備え、中央処理装置からの命令に応じてメモリ間専
用バスを通じて中央処理装置配下のメモリと入出力処理
装置配下のメモリとの間でデータ転送を行うようにした
ことを特徴とする。
【００１２】
【実施例】以下、図面を参照してこの発明の一実施例を
詳細に説明する。但し、図１において、図２と同一部分
には同一符号を付して示し、ここでは異なる部分を中心
に説明する。
詳細に説明する。但し、図１において、図２と同一部分
には同一符号を付して示し、ここでは異なる部分を中心
に説明する。
【００１３】図１はこの発明に係るコンピュータシステ
ムの構成を示すもので、１５はＤＭＡコントローラであ
る。このＤＭＡコントローラ１５はＣＰＵ１の配下にあ
るメモリ３のメモリコントローラ５１とＩＯＰ２の配下
にあるメモリ４のメモリコントローラ５２とそれぞれＤ
ＭＡバス１６，１７を通じて接続される。すなわち、Ｄ
ＭＡコントローラ１５はＤＭＡバス１６，１７を通じて
メモリ３，４間の直接的なデータ転送を可能にしてい
る。
ムの構成を示すもので、１５はＤＭＡコントローラであ
る。このＤＭＡコントローラ１５はＣＰＵ１の配下にあ
るメモリ３のメモリコントローラ５１とＩＯＰ２の配下
にあるメモリ４のメモリコントローラ５２とそれぞれＤ
ＭＡバス１６，１７を通じて接続される。すなわち、Ｄ
ＭＡコントローラ１５はＤＭＡバス１６，１７を通じて
メモリ３，４間の直接的なデータ転送を可能にしてい
る。
【００１４】上記構成に置いて、シリアルインターフェ
ースコントローラ６もしくはＩ／Ｏデバイスコントロー
ラ７は、上位デバイスであるＣＰＵ１に対してデータを
転送する状況になった場合、まずＩ／Ｏバス１２の制御
権を獲得してバスマスタとなる。次に、シリアルインタ
ーフェースコントローラ６もしくはＩ／Ｏデバイスコン
トローラ７は、Ｉ／Ｏバス１２を用いて、自己の持つデ
ータを、ＩＯＰ２内のプロセッサを介さずに、ＩＯＰ２
の配下にあるメモリ４に対してメモリコントローラ５２
を介してＤＭＡ転送を行う。ＩＯＰ２はシリアルインタ
ーフェースコントローラ６もしくはＩ／Ｏデバイスコン
トローラ７からデータが転送されたことをＣＰＵ１に通
知する。
ースコントローラ６もしくはＩ／Ｏデバイスコントロー
ラ７は、上位デバイスであるＣＰＵ１に対してデータを
転送する状況になった場合、まずＩ／Ｏバス１２の制御
権を獲得してバスマスタとなる。次に、シリアルインタ
ーフェースコントローラ６もしくはＩ／Ｏデバイスコン
トローラ７は、Ｉ／Ｏバス１２を用いて、自己の持つデ
ータを、ＩＯＰ２内のプロセッサを介さずに、ＩＯＰ２
の配下にあるメモリ４に対してメモリコントローラ５２
を介してＤＭＡ転送を行う。ＩＯＰ２はシリアルインタ
ーフェースコントローラ６もしくはＩ／Ｏデバイスコン
トローラ７からデータが転送されたことをＣＰＵ１に通
知する。
【００１５】通知を受けたＣＰＵ１は、必要であれば、
ＤＭＡコントローラ１５に対して、メモリコントローラ
５１及びＤＭＡバス１６を通じて制御信号を送出する。
制御信号を受けたＤＭＡコントローラ１５は、メインバ
ス１３，１４及びＣＰＵ１を介さずに、ＩＯＰ２の配下
にあるメモリ４からデータをメモリコントローラ５２及
びＤＭＡバス１７を介して受取り、その受取ったデータ
をＤＭＡバス１６及びメモリコントローラ５１を介して
ＣＰＵ１の配下にあるメモリ３に転送する。
ＤＭＡコントローラ１５に対して、メモリコントローラ
５１及びＤＭＡバス１６を通じて制御信号を送出する。
制御信号を受けたＤＭＡコントローラ１５は、メインバ
ス１３，１４及びＣＰＵ１を介さずに、ＩＯＰ２の配下
にあるメモリ４からデータをメモリコントローラ５２及
びＤＭＡバス１７を介して受取り、その受取ったデータ
をＤＭＡバス１６及びメモリコントローラ５１を介して
ＣＰＵ１の配下にあるメモリ３に転送する。
【００１６】したがって、上記構成によるコンピュータ
システムは、ＣＰＵ１の配下にあるメモリ３とＩＯＰ２
の配下にあるメモリ４との間においたＤＭＡコントロー
ラ１５により、メインバスを長時間専有することなく、
かつ高速にメモリ間のデータ転送を行うことができ、シ
ステム全体の効率を上げることができる。
システムは、ＣＰＵ１の配下にあるメモリ３とＩＯＰ２
の配下にあるメモリ４との間においたＤＭＡコントロー
ラ１５により、メインバスを長時間専有することなく、
かつ高速にメモリ間のデータ転送を行うことができ、シ
ステム全体の効率を上げることができる。
【００１７】尚、この発明は上記のいずれの実施例に限
定されるものではなく、その他この発明の要旨を逸脱し
ない範囲で種々変更しても実施可能であることはいうま
でもない。
定されるものではなく、その他この発明の要旨を逸脱し
ない範囲で種々変更しても実施可能であることはいうま
でもない。
【００１８】
【発明の効果】以上述べたようにこの発明によれば、メ
インバスを長時間専有しないことでシステム全体の効率
を上げ、また高速なデータ転送を行うことができるコン
ピュータシステムを提供することができる。
インバスを長時間専有しないことでシステム全体の効率
を上げ、また高速なデータ転送を行うことができるコン
ピュータシステムを提供することができる。
【図１】この発明の一実施例によるコンピュータシステ
ムの構成を示すブロック図である。
ムの構成を示すブロック図である。
【図２】従来のコンピュータシステムの構成を示すブロ
ック図である。
ック図である。
１ ＣＰＵ（中央処理装置） ２ ＩＯＰ（入出力処理装置） ３ ＣＰＵ用メモリ ４ ＩＯＰ用メモリ ５１ ＣＰＵ用メモリコントローラ ５２ ＩＯＰ用メモリコントローラ ６ シリアルインターフェースコントローラ ７ Ｉ／Ｏデバイスコントローラ ８ ＣＰＵアドレスバス ９ ＣＰＵデータバス １０ ＩＯＰアドレスバス １１ ＩＯＰデータバス １２ Ｉ／Ｏバス １３ メインバス １４ メインバス １５ ＤＭＡコントローラ １６ ＤＭＡバス １７ ＤＭＡバス
Claims (1)
- 【請求項１】 中央処理装置の配下に入出力処理装置を
持ち、前記中央処理装置及び前記入出力処理装置がそれ
ぞれメモリを有し、前記中央処理装置及び前記入出力処
理装置間をメインバスを介してデータ転送を行い、前記
入出力処理装置配下の入力／出力デバイスコントローラ
が前記入出力処理装置配下のメモリに前記入出力処理装
置内のプロセッサを介さずにデータを転送する方式のコ
ンピュータシステムにおいて、前記中央処理装置配下の
メモリと前記入出力処理装置配下のメモリとの間にメモ
リ間専用バスを備え、前記中央処理装置からの命令に応
じて前記メモリ間専用バスを通じて前記中央処理装置配
下のメモリと前記入出力処理装置配下のメモリとの間で
データ転送を行うようにしたことを特徴とするコンピュ
ータシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30990892A JPH06161947A (ja) | 1992-11-19 | 1992-11-19 | コンピュータシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30990892A JPH06161947A (ja) | 1992-11-19 | 1992-11-19 | コンピュータシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06161947A true JPH06161947A (ja) | 1994-06-10 |
Family
ID=17998787
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30990892A Withdrawn JPH06161947A (ja) | 1992-11-19 | 1992-11-19 | コンピュータシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06161947A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1989007709A1 (en) * | 1988-02-22 | 1989-08-24 | Robert Bosch Gmbh | Diesel engine governor with anti-judder device |
| US7370131B2 (en) | 2005-04-22 | 2008-05-06 | Renesas Technology Corp. | High-speed data readable information processing device |
-
1992
- 1992-11-19 JP JP30990892A patent/JPH06161947A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1989007709A1 (en) * | 1988-02-22 | 1989-08-24 | Robert Bosch Gmbh | Diesel engine governor with anti-judder device |
| US7370131B2 (en) | 2005-04-22 | 2008-05-06 | Renesas Technology Corp. | High-speed data readable information processing device |
| US7613863B2 (en) | 2005-04-22 | 2009-11-03 | Renesas Technology Corporation | High-speed data readable information processing device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000201 |