JPH0736818A - メモリインタフェース制御方法 - Google Patents
メモリインタフェース制御方法Info
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- JPH0736818A JPH0736818A JP18015293A JP18015293A JPH0736818A JP H0736818 A JPH0736818 A JP H0736818A JP 18015293 A JP18015293 A JP 18015293A JP 18015293 A JP18015293 A JP 18015293A JP H0736818 A JPH0736818 A JP H0736818A
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- memory
- bus
- interface
- signal
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Abstract
(57)【要約】
【目的】 制御回路などを変更することなく、本体装置
側がメモリ側の性能変更に自動的に対応できるようにす
る。 【構成】 プロセッサ１及びＩ／Ｏ制御部２が接続され
たシステムバス３は、インタフェース変換部５、メモリ
インタフェースバス４を介してメモリモジュール６と接
続される。メモリモジュール６はコネクタ１２により、
メモリインタフェースバス４上に複数搭載可能である。
システムバス３からデータ転送要求を受け取ると、イン
タフェース変換部５とメモリモジュール６の間でメモリ
インタフェースバス４を用いて問合せ応答形式でデータ
転送動作を実行する。そして、データ転送を終了した時
点で、インタフェース変換部５からシステムバス３へデ
ータ転送完了を送出する。
側がメモリ側の性能変更に自動的に対応できるようにす
る。 【構成】 プロセッサ１及びＩ／Ｏ制御部２が接続され
たシステムバス３は、インタフェース変換部５、メモリ
インタフェースバス４を介してメモリモジュール６と接
続される。メモリモジュール６はコネクタ１２により、
メモリインタフェースバス４上に複数搭載可能である。
システムバス３からデータ転送要求を受け取ると、イン
タフェース変換部５とメモリモジュール６の間でメモリ
インタフェースバス４を用いて問合せ応答形式でデータ
転送動作を実行する。そして、データ転送を終了した時
点で、インタフェース変換部５からシステムバス３へデ
ータ転送完了を送出する。
Description
【０００１】
【産業上の利用分野】本発明は、メモリとプロセッサや
Ｉ／Ｏ制御部などのメモリをアクセスするシステム側と
のインタフェース制御方法に係り、特にメモリの種類に
依存せず、メモリ側の応答速度に自動的に対応でき、ま
た、システム側の制御回路を変更しないで、簡単にメモ
リの増設を行うのに最適なメモリインタフェース制御方
法に関する。
Ｉ／Ｏ制御部などのメモリをアクセスするシステム側と
のインタフェース制御方法に係り、特にメモリの種類に
依存せず、メモリ側の応答速度に自動的に対応でき、ま
た、システム側の制御回路を変更しないで、簡単にメモ
リの増設を行うのに最適なメモリインタフェース制御方
法に関する。
【０００２】
【従来の技術】従来、計算機システム、特に小形計算機
システムにおいては、例えば「日経エレクトロニクス」
（１９９１．６．１０（Ｎo.５２９），ｐｐ２８７〜２
９６）に記載のように、メモリはメモリ素子の種類にし
たがった制御回路を設け、この制御回路とメモリをアク
セスする側、例えばマイクロプロセッサやダイレクトメ
モリアクセス（ＤＭＡ）を行うＩ／Ｏボードとの間を共
通バスで接続する方法が一般的であった。また、メモリ
容量を増やす場合には、制御回路に予め増設容量やメモ
リのアクセスタイム等に見合った回路やコネクタなどの
機構を付加しておき、増設用のメモリボードやメモリ素
子等を追加していた。したがって、メモリを高速にする
ことでシステムの処理速度を向上させるため例えばメモ
リ素子を高速な素子に変更したいときには、メモリおよ
びシステム側の制御回路ごと変更する必要があった。ま
た、メモリ素子の変更は無くても、メモリの制御方法を
改善することで、高速化を図る場合にも、システムの制
御回路ごと変更する必要があった。また、メモリ容量を
増やす場合にも、制御回路にあらかじめ付加しておいた
容量以上には、増やすことができなかった。
システムにおいては、例えば「日経エレクトロニクス」
（１９９１．６．１０（Ｎo.５２９），ｐｐ２８７〜２
９６）に記載のように、メモリはメモリ素子の種類にし
たがった制御回路を設け、この制御回路とメモリをアク
セスする側、例えばマイクロプロセッサやダイレクトメ
モリアクセス（ＤＭＡ）を行うＩ／Ｏボードとの間を共
通バスで接続する方法が一般的であった。また、メモリ
容量を増やす場合には、制御回路に予め増設容量やメモ
リのアクセスタイム等に見合った回路やコネクタなどの
機構を付加しておき、増設用のメモリボードやメモリ素
子等を追加していた。したがって、メモリを高速にする
ことでシステムの処理速度を向上させるため例えばメモ
リ素子を高速な素子に変更したいときには、メモリおよ
びシステム側の制御回路ごと変更する必要があった。ま
た、メモリ素子の変更は無くても、メモリの制御方法を
改善することで、高速化を図る場合にも、システムの制
御回路ごと変更する必要があった。また、メモリ容量を
増やす場合にも、制御回路にあらかじめ付加しておいた
容量以上には、増やすことができなかった。
【０００３】また、システムの高速化手法については、
例えば「情報処理」(Ａpr.１９８０，vol．２１，No.
４，ｐｐ３３２〜３３９）に記載のように、プロセッサ
と比較的低速な主記憶メモリとの間に高速なメモリを配
置する、いわゆるキャッシュメモリを搭載する方法があ
る。しかし、通常、Ｉ／ＯからのＤＭＡ転送は主記憶メ
モリに対して行われるので、この方法では、Ｉ／Ｏから
のＤＭＡ転送を高速化することの効果は期待できない。
また、ＤＭＡ転送を高速化するために、主記憶メモリ
に、高速なメモリを使用したり、ＤＭＡ用のバッファメ
モリを付加する方法もあるが、通常、Ｉ／ＯのＤＭＡ転
送速度は、Ｉ／Ｏの種類によって低速なものから、非常
に高速なものまで、多種類のものがあり、使用者の用途
により、どのＩ／Ｏをどのように組み合わせてシステム
を構築するか分からないのに、最も高速なＩ／Ｏに合わ
せて、予め主記憶に高速だが高価なメモリ素子を使用し
たり、高速化のための機構を付加しておかなければなら
ない問題がある。さらに、Ｉ／Ｏは、システムの構築以
降に、より高速化が進展するのが通常であるが、当初の
想定以上に主記憶メモリの高速化が必要になれば、主記
憶メモリとその制御回路ごと変更しなければならない。
例えば「情報処理」(Ａpr.１９８０，vol．２１，No.
４，ｐｐ３３２〜３３９）に記載のように、プロセッサ
と比較的低速な主記憶メモリとの間に高速なメモリを配
置する、いわゆるキャッシュメモリを搭載する方法があ
る。しかし、通常、Ｉ／ＯからのＤＭＡ転送は主記憶メ
モリに対して行われるので、この方法では、Ｉ／Ｏから
のＤＭＡ転送を高速化することの効果は期待できない。
また、ＤＭＡ転送を高速化するために、主記憶メモリ
に、高速なメモリを使用したり、ＤＭＡ用のバッファメ
モリを付加する方法もあるが、通常、Ｉ／ＯのＤＭＡ転
送速度は、Ｉ／Ｏの種類によって低速なものから、非常
に高速なものまで、多種類のものがあり、使用者の用途
により、どのＩ／Ｏをどのように組み合わせてシステム
を構築するか分からないのに、最も高速なＩ／Ｏに合わ
せて、予め主記憶に高速だが高価なメモリ素子を使用し
たり、高速化のための機構を付加しておかなければなら
ない問題がある。さらに、Ｉ／Ｏは、システムの構築以
降に、より高速化が進展するのが通常であるが、当初の
想定以上に主記憶メモリの高速化が必要になれば、主記
憶メモリとその制御回路ごと変更しなければならない。
【０００４】一方、プロセッサの処理速度向上に対して
も、前記キャッシュメモリによる処理速度の向上に加え
さらに処理性能を向上させたい場合、キャッシュメモリ
の容量を増やすか、主記憶メモリの高速化が必要となる
が、この場合にも、制御回路ごと変更する必要がある。
も、前記キャッシュメモリによる処理速度の向上に加え
さらに処理性能を向上させたい場合、キャッシュメモリ
の容量を増やすか、主記憶メモリの高速化が必要となる
が、この場合にも、制御回路ごと変更する必要がある。
【０００５】
【発明が解決しようとする課題】このように、上記従来
技術には、以下に挙げるような課題があった。
技術には、以下に挙げるような課題があった。
【０００６】（１）メモリの高速化を図れば、システム
全体の処理速度の向上が行えるのに対して、メモリの高
速化を行うためには、処理装置内にくくりつけられてい
る制御回路ごと変更しなくてはならず、メモリ素子の高
速化や、低価格化などに対して、システム性能を簡単に
向上させるための配慮がなされていない。
全体の処理速度の向上が行えるのに対して、メモリの高
速化を行うためには、処理装置内にくくりつけられてい
る制御回路ごと変更しなくてはならず、メモリ素子の高
速化や、低価格化などに対して、システム性能を簡単に
向上させるための配慮がなされていない。
【０００７】（２）メモリの制御方法を変更することに
より、アクセスの高速化が図れ、システム全体の処理速
度の向上が行えるのに対して、処理装置内にくくりつけ
られている制御回路ごと変更しなくてはならず、制御回
路の高密度化、低価格化によって、メモリボード内に制
御回路を付加し、アクセス性能の向上を図り、これによ
って、システム性能を簡単に向上させるための配慮がな
されていない。
より、アクセスの高速化が図れ、システム全体の処理速
度の向上が行えるのに対して、処理装置内にくくりつけ
られている制御回路ごと変更しなくてはならず、制御回
路の高密度化、低価格化によって、メモリボード内に制
御回路を付加し、アクセス性能の向上を図り、これによ
って、システム性能を簡単に向上させるための配慮がな
されていない。
【０００８】（３）メモリ素子の大容量化、多種類化に
伴い、性能とコストによって、使用者の目的にあったシ
ステムを、メモリボードの変更により、簡単に構築する
ための配慮がなされていない。
伴い、性能とコストによって、使用者の目的にあったシ
ステムを、メモリボードの変更により、簡単に構築する
ための配慮がなされていない。
【０００９】本発明の目的は、メモリをアクセスする側
は、メモリの種類や、制御方法の違いを意識する必要な
く、メモリ側のアクセス速度の向上に合わせて、自身の
制御回路を変更することなく処理速度の向上が図られ、
また、メモリ側は、使用するメモリ素子やアクセス速
度、価格などをアクセスする側の制御方法に依存せず
に、常に最適なものにする事が可能になる、メモリイン
タフェース制御方法を提供することにある。
は、メモリの種類や、制御方法の違いを意識する必要な
く、メモリ側のアクセス速度の向上に合わせて、自身の
制御回路を変更することなく処理速度の向上が図られ、
また、メモリ側は、使用するメモリ素子やアクセス速
度、価格などをアクセスする側の制御方法に依存せず
に、常に最適なものにする事が可能になる、メモリイン
タフェース制御方法を提供することにある。
【００１０】本発明の他の目的は、アクセスする側の制
御方法に依存せず、あるいは、制御方法を変更すること
なく、メモリモジュールの構成変更を可能にして、使用
者の目的にあったシステムを簡単に構築することのでき
るメモリインタフェース制御方法を提供することにあ
る。
御方法に依存せず、あるいは、制御方法を変更すること
なく、メモリモジュールの構成変更を可能にして、使用
者の目的にあったシステムを簡単に構築することのでき
るメモリインタフェース制御方法を提供することにあ
る。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に、請求項１の発明は、メモリをアクセスする側のバス
にインタフェース変換部を接続し、該インタフェース変
換部とメモリ側との間をメモリインタフェースバスで接
続し、システムバスからデータ転送要求信号を受け取る
と、インタフェース変換部とメモリ側との間でメモリイ
ンタフェースバスを用いて問合せ応答形式で転送要求信
号、転送完了信号を送受信しあってデータ転送を行い、
データ転送を完了した時点で、インタフェース変換部か
ら前記システムバスへデータ転送完了信号を送出するよ
うにしたことである。
に、請求項１の発明は、メモリをアクセスする側のバス
にインタフェース変換部を接続し、該インタフェース変
換部とメモリ側との間をメモリインタフェースバスで接
続し、システムバスからデータ転送要求信号を受け取る
と、インタフェース変換部とメモリ側との間でメモリイ
ンタフェースバスを用いて問合せ応答形式で転送要求信
号、転送完了信号を送受信しあってデータ転送を行い、
データ転送を完了した時点で、インタフェース変換部か
ら前記システムバスへデータ転送完了信号を送出するよ
うにしたことである。
【００１２】また、請求項２の発明は、メモリインタフ
ェースバス上に複数のコネクタを設置して、該メモリイ
ンタフェースバス上にメモリモジュールを複数搭載可能
とし、各コネクタに固有の識別子（ＩＤ）を付与するこ
とで各メモリを識別するようにしたことである。
ェースバス上に複数のコネクタを設置して、該メモリイ
ンタフェースバス上にメモリモジュールを複数搭載可能
とし、各コネクタに固有の識別子（ＩＤ）を付与するこ
とで各メモリを識別するようにしたことである。
【００１３】また、請求項３の発明は、システム稼動
時、インタフェース変換部がメモリインタフェースバス
を用いてメモリモジュールの構成認知、各メモリモジュ
ールのアドレス割付けを行うようにしたことである。
時、インタフェース変換部がメモリインタフェースバス
を用いてメモリモジュールの構成認知、各メモリモジュ
ールのアドレス割付けを行うようにしたことである。
【００１４】
【作用】メモリをアクセスする側は、システムバスにデ
ータ転送要求信号を送出すると、あとは該システムバス
からデータ転送完了信号を受け取るだけであり、直接メ
モリ側とデータ転送のための信号のやりとりをしない。
このため、メモリをアクセスする側は、メモリの種類や
アクセス速度、自分との制御方法の違いなどを意識する
必要がなく、メモリ側の応答速度に自動的に対応でき、
メモリ側のアクセス速度の向上等にあわせて自身の制御
回路を変更する必要がない。
ータ転送要求信号を送出すると、あとは該システムバス
からデータ転送完了信号を受け取るだけであり、直接メ
モリ側とデータ転送のための信号のやりとりをしない。
このため、メモリをアクセスする側は、メモリの種類や
アクセス速度、自分との制御方法の違いなどを意識する
必要がなく、メモリ側の応答速度に自動的に対応でき、
メモリ側のアクセス速度の向上等にあわせて自身の制御
回路を変更する必要がない。
【００１５】また、インタフェース変換部とメモリ側の
間では問合せ応答形式で信号のやりとりを行うため、イ
ンタフェース変換部ではメモリ側の応答速度に自動的に
追従してくれることとなる。このため、メモリ側は、ア
クセスする側の制御方法に依存せずに、任意の種類、ア
クセス速度、価格のメモリ素子とすることができる。
間では問合せ応答形式で信号のやりとりを行うため、イ
ンタフェース変換部ではメモリ側の応答速度に自動的に
追従してくれることとなる。このため、メモリ側は、ア
クセスする側の制御方法に依存せずに、任意の種類、ア
クセス速度、価格のメモリ素子とすることができる。
【００１６】さらに、メモリインタフェースバス上にメ
モリモジュールを複数搭載可能として、モジュール用コ
ネクタに固有の識別子を付与することで各メモリモジュ
ールを識別し、インタフェース変換部がメモリモジュー
ルの構成認知、アドレス割付けを行うことにより、メモ
リ構成変更が自在になり、使用者の目的にあったシステ
ムを簡単に構築できる。
モリモジュールを複数搭載可能として、モジュール用コ
ネクタに固有の識別子を付与することで各メモリモジュ
ールを識別し、インタフェース変換部がメモリモジュー
ルの構成認知、アドレス割付けを行うことにより、メモ
リ構成変更が自在になり、使用者の目的にあったシステ
ムを簡単に構築できる。
【００１７】
【実施例】以下、本発明の一実施例について詳述する。
【００１８】図１に、本発明の一実施例のブロック図を
示す。図１において、１はプロセッサ、２はＩ／Ｏ制御
部であり、これらはシステムバス３に接続される。４は
メモリインタフェースバスで、このシステムバス３とメ
モリインタフェースバス４の間にインタフェース変換部
５を設置する。６はメモリモジュール（メモリボード）
であり、メモリインタフェースバス４と高速にデータ転
送を行うデータバッファ７、メモリ素子８、メモリイン
タフェースバス４の制御およびデータバッファ７、メモ
リ素子８のリード／ライトを制御するメモリ制御部９、
内部データバス１０、内部制御線１１からなる。１２は
メモリモジュール６とメモリインタフェースバス４とを
接続するためのコネクタ、１３はメモリモジュール６に
対して搭載場所を通知するためのＩＤ通知信号線であ
る。コネクタ１２はメモリインタフェースバス４上に複
数用意されており、該コネクタ１２にメモリモジュール
６を接続することによりメモリインタフェースバス４上
にメモリモジュール６を複数搭載することが可能であ
る。
示す。図１において、１はプロセッサ、２はＩ／Ｏ制御
部であり、これらはシステムバス３に接続される。４は
メモリインタフェースバスで、このシステムバス３とメ
モリインタフェースバス４の間にインタフェース変換部
５を設置する。６はメモリモジュール（メモリボード）
であり、メモリインタフェースバス４と高速にデータ転
送を行うデータバッファ７、メモリ素子８、メモリイン
タフェースバス４の制御およびデータバッファ７、メモ
リ素子８のリード／ライトを制御するメモリ制御部９、
内部データバス１０、内部制御線１１からなる。１２は
メモリモジュール６とメモリインタフェースバス４とを
接続するためのコネクタ、１３はメモリモジュール６に
対して搭載場所を通知するためのＩＤ通知信号線であ
る。コネクタ１２はメモリインタフェースバス４上に複
数用意されており、該コネクタ１２にメモリモジュール
６を接続することによりメモリインタフェースバス４上
にメモリモジュール６を複数搭載することが可能であ
る。
【００１９】図２に、本発明の一実施例におけるメモリ
インタフェース仕様を示す。図２において、ＣＬＫ，Ｔ
Ｓ，ＴＡ，ＴＥＡ，Ｒ／Ｗ，ＳＩＺ１〜０，Ａ３１〜
０，Ｄ３１〜０は、システムバス３上の信号群であり、
ＣＬＫはシステムクロック、ＴＳは転送開始信号（転送
要求信号）、ＴＡは転送完了信号、ＴＥＡは転送エラー
完了信号、Ｒ／Ｗはリード・ライト信号、ＳＩＺ１〜０
は転送サイズ信号、Ａ３１〜０はアドレスバス、Ｄ３１
〜０はデータバスである。また、ＣＭＤ，ＴＲＥＱ，Ｔ
ＡＣＫ，ＴＥＲＲ，ＲＥＡＤ，ＳＩＺ３〜０，ＡＳ，Ａ
Ｄ６３〜０は、インタフェース変換部５とメモリモジュ
ール６の間のメモリインタフェースバス４の信号群であ
り、ＣＭＤはシステムバス３からメモリモジュール６に
対し通常転送以外の動作を要求するコマンド信号、ＴＲ
ＥＱはシステムバス３からメモリモジュール６への転送
要求信号、ＴＡＣＫはメモリモジュール６からシステム
バス３への転送完了信号、ＴＥＲＲはメモリモジュール
６からシステムバス３へのエラー応答信号、ＲＥＡＤは
システムバス３からメモリモジュール６に対しリードか
ライトかを指示するリード・ライト信号、ＳＩＺＥ３〜
０はシステムバス３からメモリモジュール６に対して転
送サイズを示す転送サイズ信号、ＡＤ６３〜０はアドレ
スバス兼データバス、ＡＳはＡＤ６３〜０がアドレスを
示しているのかデータを示しているのかを示すアドレス
ストローブである。
インタフェース仕様を示す。図２において、ＣＬＫ，Ｔ
Ｓ，ＴＡ，ＴＥＡ，Ｒ／Ｗ，ＳＩＺ１〜０，Ａ３１〜
０，Ｄ３１〜０は、システムバス３上の信号群であり、
ＣＬＫはシステムクロック、ＴＳは転送開始信号（転送
要求信号）、ＴＡは転送完了信号、ＴＥＡは転送エラー
完了信号、Ｒ／Ｗはリード・ライト信号、ＳＩＺ１〜０
は転送サイズ信号、Ａ３１〜０はアドレスバス、Ｄ３１
〜０はデータバスである。また、ＣＭＤ，ＴＲＥＱ，Ｔ
ＡＣＫ，ＴＥＲＲ，ＲＥＡＤ，ＳＩＺ３〜０，ＡＳ，Ａ
Ｄ６３〜０は、インタフェース変換部５とメモリモジュ
ール６の間のメモリインタフェースバス４の信号群であ
り、ＣＭＤはシステムバス３からメモリモジュール６に
対し通常転送以外の動作を要求するコマンド信号、ＴＲ
ＥＱはシステムバス３からメモリモジュール６への転送
要求信号、ＴＡＣＫはメモリモジュール６からシステム
バス３への転送完了信号、ＴＥＲＲはメモリモジュール
６からシステムバス３へのエラー応答信号、ＲＥＡＤは
システムバス３からメモリモジュール６に対しリードか
ライトかを指示するリード・ライト信号、ＳＩＺＥ３〜
０はシステムバス３からメモリモジュール６に対して転
送サイズを示す転送サイズ信号、ＡＤ６３〜０はアドレ
スバス兼データバス、ＡＳはＡＤ６３〜０がアドレスを
示しているのかデータを示しているのかを示すアドレス
ストローブである。
【００２０】初めに、本発明の一実施例におけるメモリ
モジュール構成認知動作について説明する。前述したよ
うに、メモリモジュール６はメモリインタフェースバス
４へ複数接続される場合があり、インタフェース変換部
５はメモリインタフェースバス４上にメモリモジュール
６が何個接続されているのか、各メモリモジュール６の
メモリ容量は何バイトなのかを認知する必要がある。本
発明では図２に示したメモリインタフェース信号を用い
てシステム稼動時に一度だけソフトウェアを介さずに構
成認知を行う。
モジュール構成認知動作について説明する。前述したよ
うに、メモリモジュール６はメモリインタフェースバス
４へ複数接続される場合があり、インタフェース変換部
５はメモリインタフェースバス４上にメモリモジュール
６が何個接続されているのか、各メモリモジュール６の
メモリ容量は何バイトなのかを認知する必要がある。本
発明では図２に示したメモリインタフェース信号を用い
てシステム稼動時に一度だけソフトウェアを介さずに構
成認知を行う。
【００２１】図３に、構成認知動作時のメモリインタフ
ェース信号のタイムチャートを示す。各コネクタ１２は
それぞれ固有のＩＤ番号を持ち、該ＩＤ番号は例えば４
ビットのＩＤ通知信号線１３により該当メモリモジュー
ル６のメモリ制御部９に通知されている。インタフェー
ス変換部５は、該メモリ制御部９に構成認知動作中であ
ることを示すために、通常データ転送以外の動作要求と
してＣＭＤ信号をアサートし、さらにＴＲＥＱ信号のア
サートによって構成認知データ転送を開始する。構成認
知データ転送中に用いられるアドレスは、コネクタ１２
に付加されているＩＤ番号を用い、該ＩＤ番号に対応す
るメモリモジュール６のメモリ制御部９が、当該メモリ
モジュール６のＩＤ番号およびメモリ容量をＡＤ６３−
０バスを用いてインタフェース変換部５へ応答する。
ェース信号のタイムチャートを示す。各コネクタ１２は
それぞれ固有のＩＤ番号を持ち、該ＩＤ番号は例えば４
ビットのＩＤ通知信号線１３により該当メモリモジュー
ル６のメモリ制御部９に通知されている。インタフェー
ス変換部５は、該メモリ制御部９に構成認知動作中であ
ることを示すために、通常データ転送以外の動作要求と
してＣＭＤ信号をアサートし、さらにＴＲＥＱ信号のア
サートによって構成認知データ転送を開始する。構成認
知データ転送中に用いられるアドレスは、コネクタ１２
に付加されているＩＤ番号を用い、該ＩＤ番号に対応す
るメモリモジュール６のメモリ制御部９が、当該メモリ
モジュール６のＩＤ番号およびメモリ容量をＡＤ６３−
０バスを用いてインタフェース変換部５へ応答する。
【００２２】インタフェース変換部５は、メモリインタ
フェースバス４に接続されているすべてのコネクタ１２
について上記の構成認知動作転送を行い、システム内の
総メモリ容量を知る。しかる後にインタフェース変換部
５は、図４にタイムチャートを示すアドレス割付けデー
タ転送動作により、各メモリモジュール６上のメモリ制
御部９に対し、該メモリモジュール６の先頭アドレスお
よび末尾アドレスを書き込む。以後、ＣＭＤ信号をアサ
ートしないでＴＲＥＱがアサートされた場合には、該メ
モリ制御部９内に書き込まれている前記アドレス情報を
もとに各メモリモジュール６は応答を行うことになる。
フェースバス４に接続されているすべてのコネクタ１２
について上記の構成認知動作転送を行い、システム内の
総メモリ容量を知る。しかる後にインタフェース変換部
５は、図４にタイムチャートを示すアドレス割付けデー
タ転送動作により、各メモリモジュール６上のメモリ制
御部９に対し、該メモリモジュール６の先頭アドレスお
よび末尾アドレスを書き込む。以後、ＣＭＤ信号をアサ
ートしないでＴＲＥＱがアサートされた場合には、該メ
モリ制御部９内に書き込まれている前記アドレス情報を
もとに各メモリモジュール６は応答を行うことになる。
【００２３】次に、本発明の一実施例における通常デー
タ転送時の動作について説明する。図５に通常データ転
送時のリード転送動作のタイミングチャートを示す。通
常データ転送時は、ＣＭＤ信号をアサートせずにＴＲＥ
Ｑ信号をアサートすることをもってデータ転送を開始す
る。リード転送の場合、システムバス３より、転送開始
信号ＴＳ、リードを示す信号Ｒ／Ｗ、転送サイズＳＩＺ
３〜０、アドレスＡ３１〜０を受けたインタフェース変
換部５は、メモリインタフェースバス４上のＴＲＥＱ信
号をアサートし、ＲＥＡＤ、ＳＩＺＥ３〜０、ＡＤ６３
〜０、ＡＳ信号を使用してメモリモジュール６に対し
て、まず、転送方向（リード）、転送サイズ、転送アド
レスを通知する。上記信号を受けたメモリモジュール６
のメモリ制御部９は、先ずアドレスを受け取ったことを
インタフェース変換部５に通知するためにＴＡＣＫ信号
を応答する。ＴＡＣＫ信号を受け取ったインタフェース
変換部５は、ＡＳ信号をネゲートし、バスＡＤ６３〜０
を開放する。一方、アドレスを受け取ったメモリ制御部
９は、データバッファ７およびメモリ素子８に対しリー
ド要求を発行し、該リードデータが有効となった時点で
再びＴＡＣＫ信号をアサートし、メモリインタフェース
バス４上に有効なリードデータが存在していることをイ
ンタフェース変換部５に通知する。ＴＡＣＫ信号を受け
取ったインタフェース変換部５は、メモリインタフェー
ス４上のＴＲＥＱ信号をネゲートするとともに、システ
ムバス３のデータバスＤ３１〜０にリードデータを乗
せ、転送開始信号ＴＳに対して転送完了信号ＴＡを応答
し、リードデータ転送動作を完了させる。なお、メモリ
モジュール６において、メモリ素子８からデータバッフ
ァ７へのデータ転送はブロック単位で行い、Ｉ／Ｏ制御
部２に特有な連続アドレスに対するシーケンシャルなア
クセスに備えて先読みしておき、もし次の転送が非連続
アドレスに対するアクセスであった場合にはデータバッ
ファ７内の先読みデータを読み捨てる。
タ転送時の動作について説明する。図５に通常データ転
送時のリード転送動作のタイミングチャートを示す。通
常データ転送時は、ＣＭＤ信号をアサートせずにＴＲＥ
Ｑ信号をアサートすることをもってデータ転送を開始す
る。リード転送の場合、システムバス３より、転送開始
信号ＴＳ、リードを示す信号Ｒ／Ｗ、転送サイズＳＩＺ
３〜０、アドレスＡ３１〜０を受けたインタフェース変
換部５は、メモリインタフェースバス４上のＴＲＥＱ信
号をアサートし、ＲＥＡＤ、ＳＩＺＥ３〜０、ＡＤ６３
〜０、ＡＳ信号を使用してメモリモジュール６に対し
て、まず、転送方向（リード）、転送サイズ、転送アド
レスを通知する。上記信号を受けたメモリモジュール６
のメモリ制御部９は、先ずアドレスを受け取ったことを
インタフェース変換部５に通知するためにＴＡＣＫ信号
を応答する。ＴＡＣＫ信号を受け取ったインタフェース
変換部５は、ＡＳ信号をネゲートし、バスＡＤ６３〜０
を開放する。一方、アドレスを受け取ったメモリ制御部
９は、データバッファ７およびメモリ素子８に対しリー
ド要求を発行し、該リードデータが有効となった時点で
再びＴＡＣＫ信号をアサートし、メモリインタフェース
バス４上に有効なリードデータが存在していることをイ
ンタフェース変換部５に通知する。ＴＡＣＫ信号を受け
取ったインタフェース変換部５は、メモリインタフェー
ス４上のＴＲＥＱ信号をネゲートするとともに、システ
ムバス３のデータバスＤ３１〜０にリードデータを乗
せ、転送開始信号ＴＳに対して転送完了信号ＴＡを応答
し、リードデータ転送動作を完了させる。なお、メモリ
モジュール６において、メモリ素子８からデータバッフ
ァ７へのデータ転送はブロック単位で行い、Ｉ／Ｏ制御
部２に特有な連続アドレスに対するシーケンシャルなア
クセスに備えて先読みしておき、もし次の転送が非連続
アドレスに対するアクセスであった場合にはデータバッ
ファ７内の先読みデータを読み捨てる。
【００２４】図６に、通常データ転送時のライト転送動
作のタイミングチャートを示す。ライト転送の場合、シ
ステムバス３より、転送開始信号ＴＳ、ライトを示す信
号Ｒ／Ｗ、転送サイズＳＩＺ３〜０、アドレスＡ３１〜
０、ライトデータＤ３１〜０を受けたインタフェース変
換部５は、メモリインタフェースバス４上のＴＲＥＱ信
号をアサートし、ＲＥＡＤ、ＳＩＺＥ３〜０、ＡＤ６３
〜０、ＡＳ信号を使用してメモリモジュール６に対し
て、まず、転送方向（ライト）、転送サイズ、転送アド
レスを通知する。上記信号を受けたメモリモジュール６
のメモリ制御部９は、アドレスを受け取ったことをイン
タフェース変換部５に通知するためにＴＡＣＫ信号を応
答する。ＴＡＣＫ信号を受け取ったインタフェース変換
部５は、ＡＳ信号をネゲートし、ＡＤ６３〜０にライト
データを送出する。一方、アドレスを受け取ったメモリ
制御部９は、データバッファ７に対しライト要求を発行
し、引き続き到来する該ライトデータをデータバッファ
７に高速に書き込み、該書き込みが終了した時点で再び
ＴＡＣＫ信号をアサートし、ライト転送が終了したこと
をインタフェース変換部５に通知する。ＴＡＣＫ信号を
受け取ったインタフェース変換部５は、メモリインタフ
ェース４上のＴＲＥＱ信号をネゲートするとともに、シ
ステムバス３に対しＴＡ信号を応答し、ライトデータ転
送動作を完了させる。なお、データバッファ７からメモ
リ素子８への書き込みは、その後メモリモジュール６内
で行われる。
作のタイミングチャートを示す。ライト転送の場合、シ
ステムバス３より、転送開始信号ＴＳ、ライトを示す信
号Ｒ／Ｗ、転送サイズＳＩＺ３〜０、アドレスＡ３１〜
０、ライトデータＤ３１〜０を受けたインタフェース変
換部５は、メモリインタフェースバス４上のＴＲＥＱ信
号をアサートし、ＲＥＡＤ、ＳＩＺＥ３〜０、ＡＤ６３
〜０、ＡＳ信号を使用してメモリモジュール６に対し
て、まず、転送方向（ライト）、転送サイズ、転送アド
レスを通知する。上記信号を受けたメモリモジュール６
のメモリ制御部９は、アドレスを受け取ったことをイン
タフェース変換部５に通知するためにＴＡＣＫ信号を応
答する。ＴＡＣＫ信号を受け取ったインタフェース変換
部５は、ＡＳ信号をネゲートし、ＡＤ６３〜０にライト
データを送出する。一方、アドレスを受け取ったメモリ
制御部９は、データバッファ７に対しライト要求を発行
し、引き続き到来する該ライトデータをデータバッファ
７に高速に書き込み、該書き込みが終了した時点で再び
ＴＡＣＫ信号をアサートし、ライト転送が終了したこと
をインタフェース変換部５に通知する。ＴＡＣＫ信号を
受け取ったインタフェース変換部５は、メモリインタフ
ェース４上のＴＲＥＱ信号をネゲートするとともに、シ
ステムバス３に対しＴＡ信号を応答し、ライトデータ転
送動作を完了させる。なお、データバッファ７からメモ
リ素子８への書き込みは、その後メモリモジュール６内
で行われる。
【００２５】以上、本発明の一実施例について説明した
が、本発明のメモリインタフェースバス４にはメモリモ
ジュール６の異常をインタフェース変換部５に通知する
ためのＴＥＲＲ信号を備え、エラー発生時にはＴＡＣＫ
信号を応答せずＴＥＲＲ信号を応答するようにする。さ
らに、例えばＴＥＲＲ信号とＴＡＣＫ信号を同時に応答
することで、インタフェース変換部に対し、リトライ動
作を要求することもできる。
が、本発明のメモリインタフェースバス４にはメモリモ
ジュール６の異常をインタフェース変換部５に通知する
ためのＴＥＲＲ信号を備え、エラー発生時にはＴＡＣＫ
信号を応答せずＴＥＲＲ信号を応答するようにする。さ
らに、例えばＴＥＲＲ信号とＴＡＣＫ信号を同時に応答
することで、インタフェース変換部に対し、リトライ動
作を要求することもできる。
【００２６】
【発明の効果】本発明によれば、メモリをアクセスする
側は、システムバスにデータ転送要求を送出すると、あ
とはデータ転送完了の応答を待つだけであるため、メモ
リの種類や、制御方法の違いなどを意識する必要が無く
なり、メモリ側のアクセス速度の向上に合わせて、自身
の制御回路を変更すること無く、処理速度の向上ができ
る。また、メモリ側は、インタフェース変換部と問合せ
応答形式でデータ転送動作を行うため、使用するメモリ
素子やアクセス速度、価格などを、アクセスする側の制
御方法に依存せずに常に最適なものにする事が可能にな
る。
側は、システムバスにデータ転送要求を送出すると、あ
とはデータ転送完了の応答を待つだけであるため、メモ
リの種類や、制御方法の違いなどを意識する必要が無く
なり、メモリ側のアクセス速度の向上に合わせて、自身
の制御回路を変更すること無く、処理速度の向上ができ
る。また、メモリ側は、インタフェース変換部と問合せ
応答形式でデータ転送動作を行うため、使用するメモリ
素子やアクセス速度、価格などを、アクセスする側の制
御方法に依存せずに常に最適なものにする事が可能にな
る。
【００２７】さらに、メモリインタフェース上にはメモ
リモジュール（メモリボード）が複数搭載可能であり、
メモリ素子の高密度化や低価格化、高速化に対応した種
々のメモリボードをつくり、これらのメモリボードを性
能、コストに合わせて選択することで、最適なシステム
の構築ができる。
リモジュール（メモリボード）が複数搭載可能であり、
メモリ素子の高密度化や低価格化、高速化に対応した種
々のメモリボードをつくり、これらのメモリボードを性
能、コストに合わせて選択することで、最適なシステム
の構築ができる。
【図１】本発明の一実施例のシステム構成図である。
【図２】本発明の一実施例におけるメモリインタフェー
ス信号である。
ス信号である。
【図３】本発明の一実施例における構成認知動作のタイ
ムチャートである。
ムチャートである。
【図４】本発明の一実施例におけるアドレス割付けデー
タ転送動作のタイムチャートである。
タ転送動作のタイムチャートである。
【図５】本発明の一実施例における通常リード・データ
転送動作のタイムチャートである。
転送動作のタイムチャートである。
【図６】本発明の一実施例における通常ライト・データ
転送動作のタイムチャートである。
転送動作のタイムチャートである。
１ プロセッサ ２ Ｉ／Ｏ制御部 ３ システムバス ４ メモリインタフェースバス ５ インタフェース変換部 ６ メモリモジュール ８ メモリ素子 ９ メモリ制御部 １２ コネクタ １３ ＩＤ通知信号線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 青木 健 神奈川県秦野市堀山下１番地 株式会社日 立コンピュータエレクトロニクス内 (72)発明者 渡邉 誠 神奈川県海老名市下今泉810番地 株式会 社日立製作所オフィスシステム事業部内
Claims (3)
- 【請求項１】 メモリ側とメモリをアクセス側との間の
インタフェース制御方法であって、 前記メモリをアクセスする側のバス（以下、システムバ
スと称す）にインタフェース変換部を接続し、該インタ
フェース変換部とメモリ側との間をメモリインタフェー
スバスで接続し、 前記システムバスからデータ転送要求信号を受け取る
と、前記インタフェース変換部と前記メモリ側との間で
前記メモリインタフェースバスを用いて問合せ応答形式
で転送要求信号、転送完了信号を送受信しあってデータ
転送を行い、データ転送を完了した時点で、前記インタ
フェース変換部から前記システムバスへデータ転送完了
信号を送出することを特徴とするメモリインタフェース
制御方法。 - 【請求項２】 請求項１記載のメモリインタフェース制
御方法において、前記メモリインタフェースバス上に複
数のコネクタを設置して、該メモリインタフェースバス
上にメモリモジュールを複数搭載可能とし、各コネクタ
に固有の識別子（ＩＤ）を付与することで各メモリを識
別することを特徴とするメモリインタフェース制御方
法。 - 【請求項３】 請求項２記載のメモリインタフェース制
御方法において、システム稼動時、前記インタフェース
変換部が前記メモリインタフェースバスを用いてメモリ
モジュールの構成認知、各メモリモジュールのアドレス
割付けを行うことを特徴とするメモリインタフェース制
御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18015293A JPH0736818A (ja) | 1993-07-21 | 1993-07-21 | メモリインタフェース制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18015293A JPH0736818A (ja) | 1993-07-21 | 1993-07-21 | メモリインタフェース制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0736818A true JPH0736818A (ja) | 1995-02-07 |
Family
ID=16078310
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18015293A Pending JPH0736818A (ja) | 1993-07-21 | 1993-07-21 | メモリインタフェース制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0736818A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001249890A (ja) * | 2000-03-06 | 2001-09-14 | Toshiba Corp | 半導体メモリ記憶装置 |
-
1993
- 1993-07-21 JP JP18015293A patent/JPH0736818A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001249890A (ja) * | 2000-03-06 | 2001-09-14 | Toshiba Corp | 半導体メモリ記憶装置 |
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