JP3377797B2 - 複数のデータ処理エージェントの間でデータを転送するバスにおいて、第１のエージェントがサービスの必要を第２のエージェントへ知らせる方法 - Google Patents
複数のデータ処理エージェントの間でデータを転送するバスにおいて、第１のエージェントがサービスの必要を第２のエージェントへ知らせる方法Info
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Description
【０００１】
【産業上の利用分野】本発明は出所と、複数のデータ受
取り処理装置との間でデータを転送するメカニズムおよ
び方法に関するものである。更に詳しくいえば、本発明
は、１つのエージェントがある種のサービスの必要性を
別のエージェントへ知らせる方法に関するものである。
取り処理装置との間でデータを転送するメカニズムおよ
び方法に関するものである。更に詳しくいえば、本発明
は、１つのエージェントがある種のサービスの必要性を
別のエージェントへ知らせる方法に関するものである。
【０００２】
【従来の技術】コンピュータ産業において、たとえば、
コンピュータ、プリンタ、メモリ等のような複数のデー
タ処理装置の間で、システムバスまたはデータバスを介
してデータと指令を転送することは非常に一般的であ
る。通常のバスアーキテクチャは、データ処理装置と周
辺装置（まとめて「エージェント」と呼ぶ）を相互に接
続して、データとメッセージを高速で交換できるように
する並列バスと直列バスを含む。
コンピュータ、プリンタ、メモリ等のような複数のデー
タ処理装置の間で、システムバスまたはデータバスを介
してデータと指令を転送することは非常に一般的であ
る。通常のバスアーキテクチャは、データ処理装置と周
辺装置（まとめて「エージェント」と呼ぶ）を相互に接
続して、データとメッセージを高速で交換できるように
する並列バスと直列バスを含む。
【０００３】多数のエージェント（たとえばプリント回
路板）へ接続されている任意のバスに対しては、１つの
エージェント（「出所」としばしば呼ばれる）に対して
ある種のサービスを要求することを別のエージェント
（「宛先」としばしば呼ばれる）へ知らせる必要が生ず
る。出所エージェントがサービスを要求していることを
宛先エージェントへ知らせるために用いるそのメカニズ
ムは「要求」と呼ばれる。要求されたサービスはデータ
その他のシステム情報の態様をとることができる。２つ
以上のエージェントがサービスを求めていることを宛先
へ知らせるためにバスを制御でき、または所有権を得る
ことができる場合のバスアーキテクチャにおいては、任
意の特定の時刻にバスの所有権をどのエージェントが許
されているかを判定するメカニズムがなければならな
い。
路板）へ接続されている任意のバスに対しては、１つの
エージェント（「出所」としばしば呼ばれる）に対して
ある種のサービスを要求することを別のエージェント
（「宛先」としばしば呼ばれる）へ知らせる必要が生ず
る。出所エージェントがサービスを要求していることを
宛先エージェントへ知らせるために用いるそのメカニズ
ムは「要求」と呼ばれる。要求されたサービスはデータ
その他のシステム情報の態様をとることができる。２つ
以上のエージェントがサービスを求めていることを宛先
へ知らせるためにバスを制御でき、または所有権を得る
ことができる場合のバスアーキテクチャにおいては、任
意の特定の時刻にバスの所有権をどのエージェントが許
されているかを判定するメカニズムがなければならな
い。
【０００４】「仲裁」として知られている手法が最もし
ばしば用いられる。仲裁により、種々のエージェント
が、どのエージェントが次のバス所有者になるかを決定
できる。種々のエージェントの間でどのエージェントが
次のバス所有者についての決定は、特定のエージェント
により用いられる「仲裁番号」に反映される優先度を基
にして行われる。すなわち、仲裁手法においては、各エ
ージェントに、そのエージェントが次のバス所有者とな
る時を決定する優先番号が割り当てられる。
ばしば用いられる。仲裁により、種々のエージェント
が、どのエージェントが次のバス所有者になるかを決定
できる。種々のエージェントの間でどのエージェントが
次のバス所有者についての決定は、特定のエージェント
により用いられる「仲裁番号」に反映される優先度を基
にして行われる。すなわち、仲裁手法においては、各エ
ージェントに、そのエージェントが次のバス所有者とな
る時を決定する優先番号が割り当てられる。
【０００５】割り込み要求または直接メモリアクセス
（ＤＭＡ）要求を宛先へ送るために、特定のバスアーキ
テクチャにより種々の方法が考え出されている。マイク
ロチャネル、ＥＩＳＡ、ＶＭＥおよびマルチバスI（た
とえば「ＭＢI」）のようなバスが、種々のエージェン
トの間に相互に接続されている個別割り込み要求線また
はＤＭＡ要求線を採用する。それらの個別線はマルチバ
スII(（たとえば「ＭＢII」）のようなバスアーキテク
チャでは利用できない。
（ＤＭＡ）要求を宛先へ送るために、特定のバスアーキ
テクチャにより種々の方法が考え出されている。マイク
ロチャネル、ＥＩＳＡ、ＶＭＥおよびマルチバスI（た
とえば「ＭＢI」）のようなバスが、種々のエージェン
トの間に相互に接続されている個別割り込み要求線また
はＤＭＡ要求線を採用する。それらの個別線はマルチバ
スII(（たとえば「ＭＢII」）のようなバスアーキテク
チャでは利用できない。
【０００６】個別割り込み要求線またはＤＭＡ要求線を
用いるバスアーキテクチャにおいては、サービスが要求
されたことを宛先へ直ちに知らされるように、出所は個
別線の１本を簡単に使用可能にする。待ち時間、すなわ
ち、出所が個別割り込み要求線またはＤＭＡ要求線の１
本を使用可能にする時刻と、宛先が応答する時刻との間
の時間、は宛先の優先度に依存するだけである。当業者
であればわかるように、個別割り込み線要求手法または
ＤＭＡ線要求手法の主な欠点は、種々のエージェントの
間で相互に接続される付加線の明らかな要求である。多
くのエージェントまたは回路板を含むデータ処理装置に
おいては、求められる個別割り込み線またはＤＭＡ線の
数は急速に過剰になる。
用いるバスアーキテクチャにおいては、サービスが要求
されたことを宛先へ直ちに知らされるように、出所は個
別線の１本を簡単に使用可能にする。待ち時間、すなわ
ち、出所が個別割り込み要求線またはＤＭＡ要求線の１
本を使用可能にする時刻と、宛先が応答する時刻との間
の時間、は宛先の優先度に依存するだけである。当業者
であればわかるように、個別割り込み線要求手法または
ＤＭＡ線要求手法の主な欠点は、種々のエージェントの
間で相互に接続される付加線の明らかな要求である。多
くのエージェントまたは回路板を含むデータ処理装置に
おいては、求められる個別割り込み線またはＤＭＡ線の
数は急速に過剰になる。
【０００７】別々の割り込み要求線セットの代わりに、
他のバスアーキテクチャが種々の方法に頼っている。た
とえば、マルチバスIIアーキテクチャにおいては、出所
は割り込み型またはＤＭＡ型の要求をメッセージの態様
で宛先へ送る。このやり方は出所要求法と一般に呼ばれ
る。送られるメッセージは、適切な情報を含むデータ書
き込みサイクルの単なる集まりである。ＭＢIIのケース
においては、そのメッセージは、割り込みサービスまた
はＤＭＡサービスに対する符号化された要求を含んでい
る３２バイトのブロックである。マルチバスIIのような
バスアーキテクチャの明らかな利点は、個別の要求線の
使用をなくすことにより、より多くの潜在的な出所を今
は利用できる。また、バスの所有権があるエージェント
へひとたび与えられると、そのエージェントは実際のメ
ッセージを送ることができる。
他のバスアーキテクチャが種々の方法に頼っている。た
とえば、マルチバスIIアーキテクチャにおいては、出所
は割り込み型またはＤＭＡ型の要求をメッセージの態様
で宛先へ送る。このやり方は出所要求法と一般に呼ばれ
る。送られるメッセージは、適切な情報を含むデータ書
き込みサイクルの単なる集まりである。ＭＢIIのケース
においては、そのメッセージは、割り込みサービスまた
はＤＭＡサービスに対する符号化された要求を含んでい
る３２バイトのブロックである。マルチバスIIのような
バスアーキテクチャの明らかな利点は、個別の要求線の
使用をなくすことにより、より多くの潜在的な出所を今
は利用できる。また、バスの所有権があるエージェント
へひとたび与えられると、そのエージェントは実際のメ
ッセージを送ることができる。
【０００８】ＭＢIIに類似するバススアーキテクチャに
おいては、メッセージを宛先へ送る前に、バスの所有者
になるために出所は初めに仲裁せねばならない。バスの
所有権がひとたび与えられると、出所は要求メッセージ
を宛先へ送ることができる。出所がサービスを要求する
時と、宛先がそのサービスを行う時の時間の長さは待ち
時間と呼ばれる。バスがそれ自身の仲裁番号を用いてい
るバスに対して出所が最初に仲裁せねばならないから、
待ち時間は非常に長いことがある。次に、それは割り込
み要求メッセージを宛先へ送らねばならず、その後で宛
先は応答して、出所にサービスするためにそれ自身の仲
裁番号で仲裁する。いいかえると、割り込み要求または
ＤＭＡ要求をサービスすると、宛先がサービスを得る点
は、サービスを要求しているエージェント（すなわち、
出所）とサービスを行うエージェント（すなわち、宛
先）の仲裁優先度を基にしている。出所と宛先の少なく
とも一方が仲裁中で低い優先度を有するものとすると、
（すなわち、バスの制御を迅速に行うことがあまりな
い）待ち時間は非常に長くなるとがある。
おいては、メッセージを宛先へ送る前に、バスの所有者
になるために出所は初めに仲裁せねばならない。バスの
所有権がひとたび与えられると、出所は要求メッセージ
を宛先へ送ることができる。出所がサービスを要求する
時と、宛先がそのサービスを行う時の時間の長さは待ち
時間と呼ばれる。バスがそれ自身の仲裁番号を用いてい
るバスに対して出所が最初に仲裁せねばならないから、
待ち時間は非常に長いことがある。次に、それは割り込
み要求メッセージを宛先へ送らねばならず、その後で宛
先は応答して、出所にサービスするためにそれ自身の仲
裁番号で仲裁する。いいかえると、割り込み要求または
ＤＭＡ要求をサービスすると、宛先がサービスを得る点
は、サービスを要求しているエージェント（すなわち、
出所）とサービスを行うエージェント（すなわち、宛
先）の仲裁優先度を基にしている。出所と宛先の少なく
とも一方が仲裁中で低い優先度を有するものとすると、
（すなわち、バスの制御を迅速に行うことがあまりな
い）待ち時間は非常に長くなるとがある。
【０００９】したがって、出所点と宛先点においてバス
の制御のための仲裁の必要を基にしてＤＭＡ要求または
割り込み要求を実行するために組み込まれた時間オーバ
ヘッドが存在する。仲裁の長さは、それぞれの仲裁番号
を反映している出所および宛先の両方の優先度に依存す
る。多数のエージェントを有するデータ処理装置におい
ては、待ち時間を最短にする新しい割り込みまたはＤＭ
Ａ要求機構が必要とされる。そのようなやり方によりバ
ス性能の効率が最適にされる。
の制御のための仲裁の必要を基にしてＤＭＡ要求または
割り込み要求を実行するために組み込まれた時間オーバ
ヘッドが存在する。仲裁の長さは、それぞれの仲裁番号
を反映している出所および宛先の両方の優先度に依存す
る。多数のエージェントを有するデータ処理装置におい
ては、待ち時間を最短にする新しい割り込みまたはＤＭ
Ａ要求機構が必要とされる。そのようなやり方によりバ
ス性能の効率が最適にされる。
【００１０】後で説明するように、ＭＢIIのようなバス
アーキテクチャが割り込み要求またはＤＭＡ要求をサポ
ートできるようにする、一層速く、かつ一層簡単な方法
を提供するものである。本発明の概念に従って、出所は
宛先からのサービスを要求する時に、出所自身の仲裁番
号ではなくて宛先の仲裁番号を使用する。この機構は
「宛先要求」と呼ばれる。本発明の宛先要求手法におい
ては、ＤＭＡ要求または割り込み要求の優先度は、出所
の優先度ではなくて、宛先の仲裁番号のみに依存する。
その結果、個別割り込み要求線またはＤＭＡ要求線を採
用しているバスアーキテクチャの待ち時間に匹敵するレ
ベルまで待ち時間は短縮される。
アーキテクチャが割り込み要求またはＤＭＡ要求をサポ
ートできるようにする、一層速く、かつ一層簡単な方法
を提供するものである。本発明の概念に従って、出所は
宛先からのサービスを要求する時に、出所自身の仲裁番
号ではなくて宛先の仲裁番号を使用する。この機構は
「宛先要求」と呼ばれる。本発明の宛先要求手法におい
ては、ＤＭＡ要求または割り込み要求の優先度は、出所
の優先度ではなくて、宛先の仲裁番号のみに依存する。
その結果、個別割り込み要求線またはＤＭＡ要求線を採
用しているバスアーキテクチャの待ち時間に匹敵するレ
ベルまで待ち時間は短縮される。
【００１１】次に図１を参照して従来の技術について説
明する。図１にはマルチバスIIアーキテクチャにおいて
見られるような出所要求のやり方のタイミング図が示さ
れている。図１のタイミング図により定められる方法に
従って、サービス要求を行っているエージェント（すな
わち、出所）はバスの直接制御を行い、要求をサービス
できるエージェントに対して記憶サイクルと、Ｉ／Ｏサ
イクルと、メッセージサイクルとを行う。このプロセス
は信号ＢＲＥＱの負へ向かう移行１０と、信号ＡＲＢＩ
Ｔの有効な論理レベル移行１０とに続いて始まる。
明する。図１にはマルチバスIIアーキテクチャにおいて
見られるような出所要求のやり方のタイミング図が示さ
れている。図１のタイミング図により定められる方法に
従って、サービス要求を行っているエージェント（すな
わち、出所）はバスの直接制御を行い、要求をサービス
できるエージェントに対して記憶サイクルと、Ｉ／Ｏサ
イクルと、メッセージサイクルとを行う。このプロセス
は信号ＢＲＥＱの負へ向かう移行１０と、信号ＡＲＢＩ
Ｔの有効な論理レベル移行１０とに続いて始まる。
【００１２】それから、要求するエージェント（出所）
は応答するエージェント（宛先）メモリ、Ｉ／Ｏまたは
メッセージ空間のアドレスをアサートする。要求された
サービスの宛先エージェントへ知らせるために、１つま
たはいくつかの出所転送サイクルが行われる。データ交
換の用意がされた時に、要求するエージェント（出所）
は要求端末レディ（ＲＥＱ．ＲＤＹ）信号をアサートす
る。同様に、応答するエージェント（宛先）が、データ
の転送を続行する用意ができた時に、応答端末レディ
（ＲＥＰＬＩＥＲ．ＲＤＹ）信号をアサートする。両方
のレディ信号のアサーション時だけに転送サイクルが終
わらされる。ＥＤＴ線がアサートされるまで出所転送サ
イクルが続く。
は応答するエージェント（宛先）メモリ、Ｉ／Ｏまたは
メッセージ空間のアドレスをアサートする。要求された
サービスの宛先エージェントへ知らせるために、１つま
たはいくつかの出所転送サイクルが行われる。データ交
換の用意がされた時に、要求するエージェント（出所）
は要求端末レディ（ＲＥＱ．ＲＤＹ）信号をアサートす
る。同様に、応答するエージェント（宛先）が、データ
の転送を続行する用意ができた時に、応答端末レディ
（ＲＥＰＬＩＥＲ．ＲＤＹ）信号をアサートする。両方
のレディ信号のアサーション時だけに転送サイクルが終
わらされる。ＥＤＴ線がアサートされるまで出所転送サ
イクルが続く。
【００１３】応答するエージェント（宛先）は、要求す
るエージェント（出所）により行われた要求をサービス
するために、今はバスを仲裁せねばならない。より高い
優先度を有する別のエージェントもバスを仲裁するもの
とすると、その仲裁期間が非常に長くなることがある。
宛先がバスの所有者にひとたびなると、その宛先は要求
するエージェントにもなる。そうすると出所は応答する
エージェントの役割も演ずる。そのために宛先は出所を
直接サービスするために進行できる。
るエージェント（出所）により行われた要求をサービス
するために、今はバスを仲裁せねばならない。より高い
優先度を有する別のエージェントもバスを仲裁するもの
とすると、その仲裁期間が非常に長くなることがある。
宛先がバスの所有者にひとたびなると、その宛先は要求
するエージェントにもなる。そうすると出所は応答する
エージェントの役割も演ずる。そのために宛先は出所を
直接サービスするために進行できる。
【００１４】図１のタイミイング関係により定められる
方法は、個別の要求線を有するバスによっても使用され
る。というのは、サービスを要求しているいくつかの出
所により１本の要求線をサービスできるからである。こ
のようにして用いられると、宛先ソフトウェアは、可能
な出所のどれがサービスを要求しているかを判定するた
めに、宛先ソフトウェアはメモリサイクルまたはＩ／Ｏ
サイクルを実行せねばならない。したがって、個別要求
線は出所転送サイクルに対する必要を除くだけである。
方法は、個別の要求線を有するバスによっても使用され
る。というのは、サービスを要求しているいくつかの出
所により１本の要求線をサービスできるからである。こ
のようにして用いられると、宛先ソフトウェアは、可能
な出所のどれがサービスを要求しているかを判定するた
めに、宛先ソフトウェアはメモリサイクルまたはＩ／Ｏ
サイクルを実行せねばならない。したがって、個別要求
線は出所転送サイクルに対する必要を除くだけである。
【００１５】
【発明の概要】本願で、あるバスアーキテクチャにおい
て割り込み要求をサポートする改良した方法について説
明する。本発明の方法に従って、割り込み要求またはＤ
ＭＡ要求を実行する時は、出所は、それ自身の仲裁番号
ではなくて、宛先の仲裁番号を使用する。宛先がもとも
とバスの仲裁をしなかったとしても、宛先がバスの所有
権を直ちに許可されたことをその宛先は認識する。した
がって、要求が行われたことを宛先は直ちに仮定し、そ
の後でそれの要求サービスルーチンを直ちに開始でき
る。
て割り込み要求をサポートする改良した方法について説
明する。本発明の方法に従って、割り込み要求またはＤ
ＭＡ要求を実行する時は、出所は、それ自身の仲裁番号
ではなくて、宛先の仲裁番号を使用する。宛先がもとも
とバスの仲裁をしなかったとしても、宛先がバスの所有
権を直ちに許可されたことをその宛先は認識する。した
がって、要求が行われたことを宛先は直ちに仮定し、そ
の後でそれの要求サービスルーチンを直ちに開始でき
る。
【００１６】サービスルーチンは要求の出所をまず判定
する。従来の出所要求のやり方では、この情報はメッセ
ージの一部として含まれる。本発明の宛先要求のやり方
においては、宛先ソフトウェアが種々のエージェント
（すなわち、バスへ結合されているデータ処理装置およ
び周辺装置）を質問して出所を判定する。
する。従来の出所要求のやり方では、この情報はメッセ
ージの一部として含まれる。本発明の宛先要求のやり方
においては、宛先ソフトウェアが種々のエージェント
（すなわち、バスへ結合されているデータ処理装置およ
び周辺装置）を質問して出所を判定する。
【００１７】本発明の主な利点は、宛先要求のための待
ち時間が今や、個別要求線を用いるバスアーキテクチャ
の待ち時間とほぼ同じであることである。本発明の別の
利点は、宛先要求機構を実現するために必要な仲裁ハー
ドウェアが、出所要求のやり方において通常必要とされ
るものよりもはるかに簡単なことである。
ち時間が今や、個別要求線を用いるバスアーキテクチャ
の待ち時間とほぼ同じであることである。本発明の別の
利点は、宛先要求機構を実現するために必要な仲裁ハー
ドウェアが、出所要求のやり方において通常必要とされ
るものよりもはるかに簡単なことである。
【００１８】更に、本発明は、出所要求機構を用いて出
所から宛先へメッセージを送ることをいぜんとして行
う。メッセージを送ることをユーザーが選択したとする
と、宛先はバスの所有権を得ることにより、メッセージ
に対して直ちに作用する。他方、メッセージを送る知能
構成を出所が欠いているとすると、宛先要求の手法を利
用でき、それにより出所はそれからの読み出しと、それ
への書き込みを行うことを宛先へ単に指令するだけであ
る。したがって、本発明の別の利点は、各回路板または
各エージェントにおけるハードウェアまたはソフトウェ
アのコストを低減できることである。
所から宛先へメッセージを送ることをいぜんとして行
う。メッセージを送ることをユーザーが選択したとする
と、宛先はバスの所有権を得ることにより、メッセージ
に対して直ちに作用する。他方、メッセージを送る知能
構成を出所が欠いているとすると、宛先要求の手法を利
用でき、それにより出所はそれからの読み出しと、それ
への書き込みを行うことを宛先へ単に指令するだけであ
る。したがって、本発明の別の利点は、各回路板または
各エージェントにおけるハードウェアまたはソフトウェ
アのコストを低減できることである。
【００１９】要求の優先度が、宛先の数のみに依存し
て、出所の優先度には依存しないような宛先要求スキー
ムについて説明する。本発明を完全に理解できるように
するために、以下の説明においては、ビット長、バス幅
等のような特定の事項の詳細について数多く述べてあ
る。しかし、そのような特定の詳細事項なしに本発明を
実施できることが当業者には明らかであろう。その他の
場合には、本発明を不必要に詳しく説明して本発明をあ
いまいにしないようにするために、周知の構造および回
路は説明しない。
て、出所の優先度には依存しないような宛先要求スキー
ムについて説明する。本発明を完全に理解できるように
するために、以下の説明においては、ビット長、バス幅
等のような特定の事項の詳細について数多く述べてあ
る。しかし、そのような特定の詳細事項なしに本発明を
実施できることが当業者には明らかであろう。その他の
場合には、本発明を不必要に詳しく説明して本発明をあ
いまいにしないようにするために、周知の構造および回
路は説明しない。
【００２０】
【実施例】図２のタイミング図において、本発明の宛先
概念をＭＢII型サイクルを用いて定義することが好まし
い。本発明に従って、出所がサービスを要求する時は、
その出所は宛先の仲裁番号を要求する。それから、宛先
がバス自体を仲裁しなかったとしても、その宛先にはバ
スの所有権が与えられる。（出所要求サイクルを示す図
２を参照されたい。）その後で、その宛先は要求が行わ
れたと直ちに仮定でき、それから要求サービスルーチン
を開始できる。宛先が現在のバス所有者であるとする
と、ＭＢIIにおける未使用の留保されている線を出所に
より使用可能状態にして、現在のバス所有者によりサー
ビスが要求されていることを示すことができる。それか
ら、宛先が要求バスルーチンを実行するまで、その宛先
はバス所有権を放棄しないことを知る。
概念をＭＢII型サイクルを用いて定義することが好まし
い。本発明に従って、出所がサービスを要求する時は、
その出所は宛先の仲裁番号を要求する。それから、宛先
がバス自体を仲裁しなかったとしても、その宛先にはバ
スの所有権が与えられる。（出所要求サイクルを示す図
２を参照されたい。）その後で、その宛先は要求が行わ
れたと直ちに仮定でき、それから要求サービスルーチン
を開始できる。宛先が現在のバス所有者であるとする
と、ＭＢIIにおける未使用の留保されている線を出所に
より使用可能状態にして、現在のバス所有者によりサー
ビスが要求されていることを示すことができる。それか
ら、宛先が要求バスルーチンを実行するまで、その宛先
はバス所有権を放棄しないことを知る。
【００２１】宛先はサービス要求の出所をまず決定せね
ばならない。本発明においては、宛先ソフトウェアは種
々のエージェントに質問して、図１に概略が示されてい
るように、宛先転送サイクルを実行することにより出所
を決定する。出所が自身を識別できるように、宛先は前
記留保されている線またはその他の線を使用することも
できる。
ばならない。本発明においては、宛先ソフトウェアは種
々のエージェントに質問して、図１に概略が示されてい
るように、宛先転送サイクルを実行することにより出所
を決定する。出所が自身を識別できるように、宛先は前
記留保されている線またはその他の線を使用することも
できる。
【００２２】図２の好適な実施においては、出所要求サ
ービスは、バス要求（ＢＲＥＱ）信号をアサートし、全
てのシステムエージェントへ結合されている識別（Ｉ．
Ｄ．）バス上の一意の宛先エージェント仲裁番号に対応
するデジタル符号を送ることにより、並列バスに沿って
サービスの要求を開始する。これは図２の移行点に起こ
ることが示されている。それから仲裁サイクルが始ま
る。その仲裁サイクルは、ＭＢIIの場合には、常に３ク
ロックパルス長である。仲裁プロセス中は、バスの所有
権を要求する任意のエージェントが仲裁を開始できる。
しかし、３クロックパルスの後では、バスの所有権を与
えられたエージェントを除く全てのエージェントが仲裁
プロセスから脱落する。図２の例においては、クロック
パルス時刻２１において宛先にバス所有権が与えられ
る。
ービスは、バス要求（ＢＲＥＱ）信号をアサートし、全
てのシステムエージェントへ結合されている識別（Ｉ．
Ｄ．）バス上の一意の宛先エージェント仲裁番号に対応
するデジタル符号を送ることにより、並列バスに沿って
サービスの要求を開始する。これは図２の移行点に起こ
ることが示されている。それから仲裁サイクルが始ま
る。その仲裁サイクルは、ＭＢIIの場合には、常に３ク
ロックパルス長である。仲裁プロセス中は、バスの所有
権を要求する任意のエージェントが仲裁を開始できる。
しかし、３クロックパルスの後では、バスの所有権を与
えられたエージェントを除く全てのエージェントが仲裁
プロセスから脱落する。図２の例においては、クロック
パルス時刻２１において宛先にバス所有権が与えられ
る。
【００２３】それから、その宛先は要求フェーズ（ＲＥ
Ｑ．ＰＨＡＳＥ）信号と要求者レディ（ＲＥＱ．ＲＤ
Ｙ）信号をアサートする。それは移行点２３に起こるこ
とが示されている。その時にはその宛先はサービス要求
の出所を決定する用意ができる。この時には、移行２５
に示すように、バス所有権はロックもされる。ロック
は、出所と宛先の間のデータ転送すなわち会話が終わる
まで、バスの所有権をそのバスに保持することを許す標
準的なＭＢIIの特徴である。このロック特徴は、データ
の交換または転送が始まった時は、他のエージェントが
バスの所有権を仲裁することを阻止する。ロックは、全
てのデータサイクルが終わった後は、図２の移行３１に
おけるバスから開放される。
Ｑ．ＰＨＡＳＥ）信号と要求者レディ（ＲＥＱ．ＲＤ
Ｙ）信号をアサートする。それは移行点２３に起こるこ
とが示されている。その時にはその宛先はサービス要求
の出所を決定する用意ができる。この時には、移行２５
に示すように、バス所有権はロックもされる。ロック
は、出所と宛先の間のデータ転送すなわち会話が終わる
まで、バスの所有権をそのバスに保持することを許す標
準的なＭＢIIの特徴である。このロック特徴は、データ
の交換または転送が始まった時は、他のエージェントが
バスの所有権を仲裁することを阻止する。ロックは、全
てのデータサイクルが終わった後は、図２の移行３１に
おけるバスから開放される。
【００２４】移行２３において宛先により行われたアク
セスは、カードスロット３１に対する相互接続読み出し
アクセスである。ＭＢIIは、スロット３１へのエージェ
ントのアクセスを、それ自身の相互接続空間に対するア
クセスとしてまもなく定める。現在のＭＢII装置におけ
るこのアクセスによりバスサイクルとなる結果はない。
それよりも、バスにこの種のアクセスサイクルが存在す
ることが、相互接続順次ブロック読み出し（ＩＳＢ）と
して一意的に定められる。
セスは、カードスロット３１に対する相互接続読み出し
アクセスである。ＭＢIIは、スロット３１へのエージェ
ントのアクセスを、それ自身の相互接続空間に対するア
クセスとしてまもなく定める。現在のＭＢII装置におけ
るこのアクセスによりバスサイクルとなる結果はない。
それよりも、バスにこの種のアクセスサイクルが存在す
ることが、相互接続順次ブロック読み出し（ＩＳＢ）と
して一意的に定められる。
【００２５】そのエージェントがサービスを要求してい
るか、および要求されているサービスの種類とについて
の符号化された情報を戻すために、ＩＳＢ読み出しは、
順次ブロック転送により修飾されたスロット３１に対す
るバスにおける単なる相互接続アクセスである。図２に
示すように、この情報は４クロックサイクル（約４００
ナノ秒）で宛先により受けられる。これは図１に示す転
送サイクル法よりかなり速い。
るか、および要求されているサービスの種類とについて
の符号化された情報を戻すために、ＩＳＢ読み出しは、
順次ブロック転送により修飾されたスロット３１に対す
るバスにおける単なる相互接続アクセスである。図２に
示すように、この情報は４クロックサイクル（約４００
ナノ秒）で宛先により受けられる。これは図１に示す転
送サイクル法よりかなり速い。
【００２６】図２のタイミング図により与えられる例に
おいては、第１の読み出しサイクルからの情報は、デー
タＡとして記されている、クロックサイクル２８におい
て供給される。この情報は、たとえば、割り込み要求に
対応することがある。第２の情報パケットは、データＢ
と記されている。クロックパルス２９において到達す
る。それはＤＭＡ要求に対応することがある。最後に、
バスの完全性を維持するために、データＡとデータＢに
おけるソフトの誤りおよびハードの誤りを検査するため
にパリティ検査が含まれる。そのパリティ検査はクロッ
クパルス３０において行われる。したがって、図２にお
いてデータＡ、データＢおよびパリティと呼ばれている
符号化された情報は、サービスを要求している全てのエ
ージェントにより戻される。個々の情報ビットは各エー
ジェントへ一意的に割り当てられる。
おいては、第１の読み出しサイクルからの情報は、デー
タＡとして記されている、クロックサイクル２８におい
て供給される。この情報は、たとえば、割り込み要求に
対応することがある。第２の情報パケットは、データＢ
と記されている。クロックパルス２９において到達す
る。それはＤＭＡ要求に対応することがある。最後に、
バスの完全性を維持するために、データＡとデータＢに
おけるソフトの誤りおよびハードの誤りを検査するため
にパリティ検査が含まれる。そのパリティ検査はクロッ
クパルス３０において行われる。したがって、図２にお
いてデータＡ、データＢおよびパリティと呼ばれている
符号化された情報は、サービスを要求している全てのエ
ージェントにより戻される。個々の情報ビットは各エー
ジェントへ一意的に割り当てられる。
【００２７】次に、装置全体の構造のブロック図が示さ
れている図３を参照する。実現の好適な手段としてＭＢ
IIを再び用いて、図３は、要求している符号化されたデ
ータＡと、データＢと、データＣとの情報を、要求して
いるエージェントが宛先へどのようにして同時に供給で
きるかを示す。各スロットはＬＡＴＣＨＮと示されてい
る信号線を含む。このＬＡＴＣＨＮ線は、地理学的アド
レッシングとして一般に知られているスキームの下にカ
ードスロットを初期化するために従来用いられていた。
各回路板に電力が供給され、正しく初期設定されると、
ＬＡＴＣＨＮピンは通常は無視される。しかし、本発明
のこの好適な実施例は、後で詳しく説明するように、情
報を宛先へ戻すための手段としてＬＡＴＣＨＮピンを用
いる。
れている図３を参照する。実現の好適な手段としてＭＢ
IIを再び用いて、図３は、要求している符号化されたデ
ータＡと、データＢと、データＣとの情報を、要求して
いるエージェントが宛先へどのようにして同時に供給で
きるかを示す。各スロットはＬＡＴＣＨＮと示されてい
る信号線を含む。このＬＡＴＣＨＮ線は、地理学的アド
レッシングとして一般に知られているスキームの下にカ
ードスロットを初期化するために従来用いられていた。
各回路板に電力が供給され、正しく初期設定されると、
ＬＡＴＣＨＮピンは通常は無視される。しかし、本発明
のこの好適な実施例は、後で詳しく説明するように、情
報を宛先へ戻すための手段としてＬＡＴＣＨＮピンを用
いる。
【００２８】各スロット、したがって、設備された各エ
ージェントのＬＡＴＣＨＮ線がバス３６の独特のＡＤＤ
Ｒ／ＤＡＴＡ線へ取付けられる。ＩＳＢが実行される
と、各エージェントはＬＡＴＣＨＮ線を介してＡＤＤＲ
／ＤＡＴＡ線の１本を個々に制御できる。たとえば、ス
ロット１０と１７内のエージェントだけがサービスを要
求することを望むとすると、関連するＬＡＴＣＨＮ線が
論理「０」へ駆動される。スロット６内のＬＡＴＣＨＮ
線と、他の要求していないエージェントは、論理「１」
へ駆動される。宛先により読み取られるＡＤＤＲ／ＤＡ
ＴＡ線はこのパターンを反映する。出所がサービスを要
求している特定のエージェントであることを宛先へ指示
するために、その出所はＬＡＴＣＨＮ線を用いる。図３
に示されている装置のための仲裁線と制御線は、バス３
４と３５によりそれぞれ供給される。
ージェントのＬＡＴＣＨＮ線がバス３６の独特のＡＤＤ
Ｒ／ＤＡＴＡ線へ取付けられる。ＩＳＢが実行される
と、各エージェントはＬＡＴＣＨＮ線を介してＡＤＤＲ
／ＤＡＴＡ線の１本を個々に制御できる。たとえば、ス
ロット１０と１７内のエージェントだけがサービスを要
求することを望むとすると、関連するＬＡＴＣＨＮ線が
論理「０」へ駆動される。スロット６内のＬＡＴＣＨＮ
線と、他の要求していないエージェントは、論理「１」
へ駆動される。宛先により読み取られるＡＤＤＲ／ＤＡ
ＴＡ線はこのパターンを反映する。出所がサービスを要
求している特定のエージェントであることを宛先へ指示
するために、その出所はＬＡＴＣＨＮ線を用いる。図３
に示されている装置のための仲裁線と制御線は、バス３
４と３５によりそれぞれ供給される。
【００２９】次に、本発明の好適な実施例のためのハー
ドウェア構成のブロック図が示されている図４を参照す
る。宛先ハードウェアは仲裁復号装置４０を備える。こ
の仲裁復号装置は、仲裁線３４を介して、装置内の他の
全てのエージェントへ結合される。
ドウェア構成のブロック図が示されている図４を参照す
る。宛先ハードウェアは仲裁復号装置４０を備える。こ
の仲裁復号装置は、仲裁線３４を介して、装置内の他の
全てのエージェントへ結合される。
【００３０】仲裁復号回路は仲裁線をモニタし、それの
値をローカル仲裁番号と比較する。有効な比較は、バス
における他のエージェントが要求するサービスであるこ
とを示す。それから、仲裁復号装置４０は相互接続アク
セス回路ブロック４１に対する自動サイクル要求を発生
する。この自動サイクル要求は、相互接続順次ブロック
読み出し（ＩＳＢ）を実行することを相互接続アクセス
回路ブロック４１に指示する。自動サイクルを使用する
ことにより、宛先ハードウェアとＣＰＵの間の不必要な
通信の必要性をなくすことを理解すべきである。これに
よって貴重なＣＰＵ時間が節約される。宛先複合装置４
０は宛先エージェントのローカル仲裁番号を線４９に沿
って受ける。宛先復号装置４０により発生された自動サ
イクル要求は、線５０に沿って相互接続アクセス回路４
１へ入力される。
値をローカル仲裁番号と比較する。有効な比較は、バス
における他のエージェントが要求するサービスであるこ
とを示す。それから、仲裁復号装置４０は相互接続アク
セス回路ブロック４１に対する自動サイクル要求を発生
する。この自動サイクル要求は、相互接続順次ブロック
読み出し（ＩＳＢ）を実行することを相互接続アクセス
回路ブロック４１に指示する。自動サイクルを使用する
ことにより、宛先ハードウェアとＣＰＵの間の不必要な
通信の必要性をなくすことを理解すべきである。これに
よって貴重なＣＰＵ時間が節約される。宛先複合装置４
０は宛先エージェントのローカル仲裁番号を線４９に沿
って受ける。宛先復号装置４０により発生された自動サ
イクル要求は、線５０に沿って相互接続アクセス回路４
１へ入力される。
【００３１】相互接続アクセス回路ブロック４１は、Ｉ
ＳＢを実行させるためにアドレスおよびデータ線３６と
制御線３５を駆動する。基本的には、ブロック４１はＢ
ＭII読み出しサイクルを実行することにより動作する。
それは、図２の波形を実現する状態マシンを有する。状
態マシン自体は低価格ＣＰＵ、またはプログラム可能な
論理（たとえばＰＡＬ）の装置を有することができる。
相互接続アクセス回路ブロック４１にはパリティ検査情
報を発生する回路も含まれる。
ＳＢを実行させるためにアドレスおよびデータ線３６と
制御線３５を駆動する。基本的には、ブロック４１はＢ
ＭII読み出しサイクルを実行することにより動作する。
それは、図２の波形を実現する状態マシンを有する。状
態マシン自体は低価格ＣＰＵ、またはプログラム可能な
論理（たとえばＰＡＬ）の装置を有することができる。
相互接続アクセス回路ブロック４１にはパリティ検査情
報を発生する回路も含まれる。
【００３２】相互接続アクセス回路がＡＤＤＲ／ＤＡＴ
Ａ線と制御線を駆動した後で、要求するエージェントは
符号化されたパターンを復号マッピングおよびパリティ
検査回路４２へ戻す。この復号マッピングおよびパリテ
ィ検査回路４２は割り込み要求とＤＭＡを発生してそれ
らをローカルバスへ供給し、そのバス上のエージェント
の要求を反映する。いいかえると、符号化された情報が
出所のハードウェアからひとたび受けられると、復号マ
ッピングおよびパリティ検査装置４２は、オペレーティ
ングシステムのための標準的なＤＭＡ要求フォーマット
または割り込み要求フォーマットへデータと情報を編成
する。
Ａ線と制御線を駆動した後で、要求するエージェントは
符号化されたパターンを復号マッピングおよびパリティ
検査回路４２へ戻す。この復号マッピングおよびパリテ
ィ検査回路４２は割り込み要求とＤＭＡを発生してそれ
らをローカルバスへ供給し、そのバス上のエージェント
の要求を反映する。いいかえると、符号化された情報が
出所のハードウェアからひとたび受けられると、復号マ
ッピングおよびパリティ検査装置４２は、オペレーティ
ングシステムのための標準的なＤＭＡ要求フォーマット
または割り込み要求フォーマットへデータと情報を編成
する。
【００３３】ポーリングサイクル入力が線５１を介して
相互接続アクセス回路ブロック４１へ供給される。こう
することにより、ＣＰＵが宛先相互接続アクセス回路を
オーバーライドして出所ハードウェアをポールし、非常
に簡単かつ非常に速く情報を得ることができるようにす
る。ポーリングサイクルオーバーライドを用いることに
より、ＣＰＵは情報を４サイクル以内で得ることができ
る。
相互接続アクセス回路ブロック４１へ供給される。こう
することにより、ＣＰＵが宛先相互接続アクセス回路を
オーバーライドして出所ハードウェアをポールし、非常
に簡単かつ非常に速く情報を得ることができるようにす
る。ポーリングサイクルオーバーライドを用いることに
より、ＣＰＵは情報を４サイクル以内で得ることができ
る。
【００３４】出所ハードウェアは４つの部分に分けられ
る。相互接続アクセス回路ブロック４１は、スロット３
１への相互接続アクセスについてバスをモニタする。ス
ロット３１へのアクセスと継続中の要求を検出すると、
ブロック４１の回路はバッファを使用可能状態にし、適
切なデータとパリティ情報を駆動してＡＤＤＲ／ＤＡＴ
Ａバス３６へ供給する。バッファ４５はこの情報をＬＡ
ＴＣＨＮ３７を介してバスへ駆動する。仲裁番号選択回
路４８が独立してＤＭＡ割り込み要求をモニタし、仲裁
論理装置４７のための適切な仲裁番号を発生する。その
後で、仲裁論理装置４７は適切な宛先仲裁番号でバス仲
裁線３４を駆動する。
る。相互接続アクセス回路ブロック４１は、スロット３
１への相互接続アクセスについてバスをモニタする。ス
ロット３１へのアクセスと継続中の要求を検出すると、
ブロック４１の回路はバッファを使用可能状態にし、適
切なデータとパリティ情報を駆動してＡＤＤＲ／ＤＡＴ
Ａバス３６へ供給する。バッファ４５はこの情報をＬＡ
ＴＣＨＮ３７を介してバスへ駆動する。仲裁番号選択回
路４８が独立してＤＭＡ割り込み要求をモニタし、仲裁
論理装置４７のための適切な仲裁番号を発生する。その
後で、仲裁論理装置４７は適切な宛先仲裁番号でバス仲
裁線３４を駆動する。
【００３５】従来のＢＭIIに適合する回路板は、相互接
続アクセス回路ブロック４７と４４を本発明の宛先要求
概念に完全に適合させるために、適切なバッファ４５と
ともにそれらのブロック４７と４４を後で取りつける必
要があるだけである。更に、宛先の仲裁番号に対する要
求を基にすることは、装置の他の活動または機能を決し
て妨げない。他の回路板またはスロットは、出所または
宛先がバス仲裁線を実際に駆動するかどうかを判定する
方法を持たない。このことはＬＡＴＣＨＮ線に対しても
そうである。その理由は、正常なＭＢIIサイクル中はＬ
ＡＴＣＨＮピンがＡＤＤＲ／ＤＡＴＡ線へ取りつけられ
たままであるからである。
続アクセス回路ブロック４７と４４を本発明の宛先要求
概念に完全に適合させるために、適切なバッファ４５と
ともにそれらのブロック４７と４４を後で取りつける必
要があるだけである。更に、宛先の仲裁番号に対する要
求を基にすることは、装置の他の活動または機能を決し
て妨げない。他の回路板またはスロットは、出所または
宛先がバス仲裁線を実際に駆動するかどうかを判定する
方法を持たない。このことはＬＡＴＣＨＮ線に対しても
そうである。その理由は、正常なＭＢIIサイクル中はＬ
ＡＴＣＨＮピンがＡＤＤＲ／ＤＡＴＡ線へ取りつけられ
たままであるからである。
【００３６】この好適な実施例に従って実行される特定
の割り込み順次ブロック読み出しにおいては、付加相互
接続アクセス回路を有しない回路板、すなわちエージェ
ントは、バスバックプレーン上の抵抗を介して引きあげ
られるから、ＡＤＤＲ／ＤＡＴＡバスにおける活動を無
視する。したがって、従来の回路板を、データ転送を妨
害することなしに本発明を含んでいる装置に含ませるこ
とができる。
の割り込み順次ブロック読み出しにおいては、付加相互
接続アクセス回路を有しない回路板、すなわちエージェ
ントは、バスバックプレーン上の抵抗を介して引きあげ
られるから、ＡＤＤＲ／ＤＡＴＡバスにおける活動を無
視する。したがって、従来の回路板を、データ転送を妨
害することなしに本発明を含んでいる装置に含ませるこ
とができる。
【００３７】以上の説明を読んだ後は、本発明に対して
の多くの変更および修正を行うことは当業者には明きら
かであろうが、図示し、説明した特定の実施例は本発明
を限定する意図では決してないこと理解すべきである。
たとえば、この開示は宛先要求の概念を実現する特定の
方法を示すが、他の手法で実現することも可能である。
の多くの変更および修正を行うことは当業者には明きら
かであろうが、図示し、説明した特定の実施例は本発明
を限定する意図では決してないこと理解すべきである。
たとえば、この開示は宛先要求の概念を実現する特定の
方法を示すが、他の手法で実現することも可能である。
【図１】１つのエージェントがサービスの必要性を別の
エージェントへ知らせることができるようにする従来の
方法を示すタイミング図である。
エージェントへ知らせることができるようにする従来の
方法を示すタイミング図である。
【図２】本発明による相互接続順次ブロック読み出しを
示すタイミング図である。
示すタイミング図である。
【図３】要求するエージェントが符号化された情報を宛
先へどのようにして同時に供給できるかを示す全体の装
置の構造のブロック図である。
先へどのようにして同時に供給できるかを示す全体の装
置の構造のブロック図である。
【図４】本発明の好適な実施例において利用されるハー
ドウェア装置の概略を示すブロック図である。
ドウェア装置の概略を示すブロック図である。
４０ 仲裁復号装置
４１ 相互接続アクセス回路ブロック
４２ 復号マッピングおよびパリティ検査回路
４４ 相互接続アクセスおよび要求回路ブロック
４５ バッファ
４７ 相互接続アクセス回路ブロック
４８ 仲裁番号選択回路
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 13/36 520
G06F 13/362 510
ＷＰＩ（ＤＩＡＬＯＧ)
ＥＵＲＯＰＡＴ（ＱＵＥＳＴＥＬ)
Claims (3)
- 【請求項１】 第１のデータ処理エージェントによるデ
ータ転送バスの所有権を第２のデータ処理エージェント
の仲裁番号を用いて仲裁する過程と、 前記バスの制御を前記第２のエージェントに認める過程
と、 前記第１のエージェントが符号化された情報を前記第２
のエージェントへ送ることを許して、自身を要求してい
るエージェントとして識別する過程と、 を備える、複数のデータ処理エージェントの間でデータ
を転送するバスにおいて、第１のエージェントがサービ
スの必要を第２のエージェントへ知らせる方法。 - 【請求項２】 仲裁線と、アドレスおよびデータ（ＡＤ
ＤＲ／ＤＡＴＡ）線と、制御線とを備え、複数のデータ
処理エージェントの間でデータを転送するバスにおい
て、 出所エージェントによる前記バスの所有権を宛先エージ
ェントの仲裁番号を基にして仲裁する過程と、 前記バスの制御を前記宛先エージェントに認める過程
と、 符号化された情報を前記出所エージェントから前記宛先
エージェントへ転送して、前記出所エージェントを要求
しているエージェントとして識別し、かつ実行すべきサ
ービスの種類を識別する過程と、 を備える、出所エージェントが宛先エージェントからサ
ービスを要求する方法。 - 【請求項３】 複数のデータ処理エージェントの間でデ
ータを転送するコンピュータバスにおいて、 前記バスの所有権を前記第１のエージェントにより、第
２のエージェントの仲裁番号を用いて仲裁する過程と、 前記バスの所有権を前記第２のエージェントに認める過
程と、 前記第１のエージェントの識別情報を前記第２のエージ
ェントへ通信する過程と、 を備える、第１のエージェントがサービスの必要性を第
２のエージェントへ知らせる方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/461,045 US5241628A (en) | 1990-01-04 | 1990-01-04 | Method wherein source arbitrates for bus using arbitration number of destination |
| US461,045 | 1990-01-04 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04134551A JPH04134551A (ja) | 1992-05-08 |
| JP3377797B2 true JP3377797B2 (ja) | 2003-02-17 |
Family
ID=23831010
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP41565190A Expired - Fee Related JP3377797B2 (ja) | 1990-01-04 | 1990-12-28 | 複数のデータ処理エージェントの間でデータを転送するバスにおいて、第１のエージェントがサービスの必要を第２のエージェントへ知らせる方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5241628A (ja) |
| JP (1) | JP3377797B2 (ja) |
| DE (1) | DE4100018C2 (ja) |
| FR (1) | FR2656707B1 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5257356A (en) * | 1991-05-28 | 1993-10-26 | Hewlett-Packard Company | Method of reducing wasted bus bandwidth due to slow responding slaves in a multiprocessor computer system |
| US5526496A (en) * | 1994-04-22 | 1996-06-11 | The University Of British Columbia | Method and apparatus for priority arbitration among devices in a computer system |
| US5572687A (en) * | 1994-04-22 | 1996-11-05 | The University Of British Columbia | Method and apparatus for priority arbitration among devices in a computer system |
| US6704765B1 (en) | 1994-12-14 | 2004-03-09 | International Business Machines Corporation | System for allocating resources among agent processes |
| US5706516A (en) * | 1995-01-23 | 1998-01-06 | International Business Machines Corporation | System for communicating messages among agent processes |
| US5754803A (en) * | 1996-06-27 | 1998-05-19 | Interdigital Technology Corporation | Parallel packetized intermodule arbitrated high speed control and data bus |
| DE19846913A1 (de) * | 1998-10-12 | 2000-04-20 | Oce Printing Systems Gmbh | Elektronische Steuereinrichtung mit einem parallelen Datenbus und Verfahren zum Betreiben der Steuereinrichtung |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3810114A (en) * | 1971-12-29 | 1974-05-07 | Tokyo Shibaura Electric Co | Data processing system |
| IT971304B (it) * | 1972-11-29 | 1974-04-30 | Honeywell Inf Systems | Sistema di accesso a priorita variabile dinamicamente |
| US3993981A (en) * | 1975-06-30 | 1976-11-23 | Honeywell Information Systems, Inc. | Apparatus for processing data transfer requests in a data processing system |
| US4059851A (en) * | 1976-07-12 | 1977-11-22 | Ncr Corporation | Priority network for devices coupled by a common bus |
| US4570220A (en) * | 1983-11-25 | 1986-02-11 | Intel Corporation | High speed parallel bus and data transfer method |
| US4807109A (en) * | 1983-11-25 | 1989-02-21 | Intel Corporation | High speed synchronous/asynchronous local bus and data transfer method |
| US4736366A (en) * | 1986-02-13 | 1988-04-05 | International Business Machines Corporation | Bus acquisition system |
-
1990
- 1990-01-04 US US07/461,045 patent/US5241628A/en not_active Expired - Lifetime
- 1990-12-14 FR FR9015711A patent/FR2656707B1/fr not_active Expired - Fee Related
- 1990-12-28 JP JP41565190A patent/JP3377797B2/ja not_active Expired - Fee Related
-
1991
- 1991-01-02 DE DE4100018A patent/DE4100018C2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5241628A (en) | 1993-08-31 |
| FR2656707A1 (fr) | 1991-07-05 |
| DE4100018A1 (de) | 1991-07-11 |
| DE4100018C2 (de) | 2000-05-04 |
| JPH04134551A (ja) | 1992-05-08 |
| FR2656707B1 (fr) | 1993-07-30 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081206 Year of fee payment: 6 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091206 Year of fee payment: 7 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101206 Year of fee payment: 8 |
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