JPH0219954A

JPH0219954A - データ処理システム及びデータ通信バス・システム

Info

Publication number: JPH0219954A
Application number: JP1132919A
Authority: JP
Inventors: Gerald G Pechanek; ジエラルド・ジヨージ・ピイチヤネク; David J Shippy; デヴイド・ジエームズ・シイピイ; Mark C Snedaker; マーク・カール・スネダカー; Sandra S Woodward; サンドラ・スー・ウツドワード
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1988-06-29
Filing date: 1989-05-29
Publication date: 1990-01-23
Anticipated expiration: 2010-08-09
Also published as: JPH0775016B2; CA1318037C; EP0348672A2; US4961140A; EP0348672A3; BR8903172A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】Ａ、産業上の利用分野本発明は、データ処理システムにおけるバス機構に関し
、さらに詳しくは拡張アドレス指定及び駆動機能を有す
る入出力バスに関する。

データ処理システムに接続されたデバイスは、一般に、
メインフレームの内部の装置と、種々の長さのケーブル
を介してメインフレームに接続された外部ユニットとに
分けることができる。

この様なシステムでは、各ユニットの特性及び、接続ケ
ーブルの長さに依存する様々な種類のバスによって、こ
れらのユニットを相互接続するのが普通である。この様
なシステムでは、ユニット間のデータ伝送もこれらのユ
ニットを接続する特定のバスの特性に依存することとな
る。システムを通して統一的なバスを設けることが望ま
しいが、かかる要求は十分に満足されていない。その原
因は、拡張された長いラインを駆動しなければならない
こと、長いラインによる時間的遅れが生ずること及びコ
マンドを実行する際に待機時間が必要となってバスを使
用不能にすることにある。

Ｂ、関連出願本発明において用いられる記憶サブシステムは、米国特
許出願第２１２５６１号「マルチプロセッサ・システム
における記憶の一貫性を保持する装置を有する２レベル
・キャッシュ」に示されている。

本発明を実施する際に用いることができる記憶サブシス
テムの１側面については、米国特許出願第２１２４３２
号「ベクトル記憶動作を遂行するための装置及び、デー
タ・エラー訂正装置を有する記憶サブシステム」に記憶
されている。

本発明を包含するシステムで用いられる人出力制御装置
は米国特許出願第９０９４３１号「同期バスを非同期バ
スに接続する人出力インターフェース制御装置として機
能するバス及びバスで動作を遂行させるための方法」に
記載されている。

ｒＳ　ＰＤババスと呼ばれるバスの構成、及び動作は、
米国特許出願第２１２２９２号「共通メモリと人出力デ
バイス間のＤＭＡ読取り／書込み動作の間にコンピュー
タ・システムの人出力バスを介してシステム・スルーブ
ツトを増加させるための方法及び装置」中に述べられて
いる。

Ｃ０従来技術米国特許第３７３７８６１号は、トラヒック制御装置と
デバイス制御領域ユニットとの間に接続されたＩ１０バ
スを有するデータ処理システムを開示している。後者の
ユニットは、固有アタッチメント・バスに接続された外
部デバイスを接続するために固有のデバイスを有する。

米国特許４０２３１４２号は、複数ユニットを、信頼性
及び保守性バスに接続したデータ処理システムを開示し
ている。このバスはユニットのテストのみに使用され、
本来のデータ処理には用いら机ないものである。

米国特許第４０８５４４８号はデータ処理システムのモ
ジュール間の通信に特に適したデータ通信バス構造を示
す。このバス構造は入出力コントローラと、中央処理装
置を結ぶのみであり、中央処理装置以外のデバイスとの
接続に使用されるものではない。

米国特許第４２４６６３７号は、データ伝送に関する特
定のパラメータを指定するマイクロプロセッサを組み込
んだ入出力制御装置を示す。これは専用ハードウェアの
制御のもとで動作し、他のタスクのためにマイクロプロ
セッサを自由にする。

米国特許第４６２０２７８号は通常のデータ伝送バスの
ためのアービトレーシヨン・ユニットを開示している。

ここには、本発明の如く、データ信号に先んじて接続ユ
ニットがアービトレーションの開始を許容するというこ
とについては示されていない。

米国特許第４６８２３０４号はマイクロプロセッサで制
御されたバッファを有するＩ１０インターフェース制御
装置を示す。この特許のシステム図から明らかなように
、種々のユニットに対して統一的なバスインターフェー
スを提供しようとすることは意図されていない。このシ
ステムはバス時間の割振りを行なうアービトレーション
システムを有するものではなく、循環的な割込みを基本
として複数ラインをサービスする構成を示す。

米国特許第４７０６１９０号は、遅延が生ずることを表
示する信号にリモート・ユニットが条件的に応答し且つ
制御ユニットがこれに応じてトランザクションを終結さ
せるようにしたデータ伝送バスシステムを示している。

遅延を表示する信号はすべての場合に生ずるものではな
く、本発明の如くデータ伝送に先んじて生ずるものでも
ない。

最終的には切り離しが行われるが、バスにおけるデータ
伝送とアービトレーション・シーケンスがオーバラップ
することはない。

米国特許第４７１９５６９号は特有のアービトレーショ
ン・アルプリズムを実現したアービトレータを示す。こ
のアービトレーシヨン・ユニットはデータ伝送が完了す
るまでアービトレーションを開始しないのであり、本願
で示すごとくデータ伝送完了前にアービトレーションを
開始し、これによってアービトレーションとデータ転送
とを並行して行なうものとは異なる。

Ｉ　Ｂ　Ｍ　　Ｔｅｃｈｎｉｃａｌ　　Ｄｉｓｃｌｏｓ
ｕｒｅ　　Ｂｕｌ　１ｅｔｉｎ。

Ｖｏｌ、１９、Ｎｏ、　８、Ｊａｎｕａｒｙ　　１９７
７、ｐ、２９９９〜．３００２には、Ｉ１０コントロー
ラからの”コントロール・ユニット・ビジィ”信号の扱
いに関連するソフトウェア・オーバヘッドを排除したデ
ータ処理システムの入出力機構について開示している。

しかし、データ伝送に先んじてアービトレーションを開
始させる信号をリモート・ユニットから供給するシステ
ムは示されていない。

Ｉ　Ｂ　Ｍ　　Ｔｅｃｈｎｉｃａｌ　　Ｄｉｓｃｌｏｓ
ｕｒｅ　　Ｂｕｌｌｅｔｉｎ。

Ｖｏｌ、２４、Ｎｏ、ｌＱ、Ｍａｒｃｈ　１９８２、ｐ
、　５１８８−５１９０は、次の許可が、先行動作のデ
ータ伝送とともに始まり、従って現在の伝送データ長を
示す追加の信号を必要とするアービトレーション・シス
テムを示している。さらにとのシステムではコントロー
ラに接続された専用ラインに連続的に信号を与えるため
にユニット要求サービスを必要としている。

Ｖｏｌ、２９、Ｎ００３、Ａｕｇｕｓｔ　１９８６、ｐ
、１３１３−１３１７、は１つのユニットが故障した際
にシステム再構成を行なう耐故障設計を組込んだデュア
ルリング・バス構成を示す。

Ｖｏｌ、２９、ＮＯ，ｌＱ、Ｍａｒｃｈ　１９８７、ｐ
、４６６４−４６７１、は、データ処理システムにおけ
るバス・ユニットを相互接続する構成を示す。本願の構
成とは異なり、この構成はすべての接続ユニットに完全
なバス・インターフェースを与えるものではない。

Ｔ　Ｂ　Ｍ　　Ｔｅｃｈｎｉｃａｌ　　Ｄｉｓｃｌｏｓ
ｕｒｅ　　Ｂｕｌｌｅｔｉｎ。

Ｖｏｌ、３０、ＮＯ，４、Ｓｅｐｔｅｍｂｅｒ　ｌ　９
８７１９．１８２８−１８２９、はＩＢＭ　　ＳＰＯバ
スに取り付けられるマイクロプロセッサ・テストツール
を示す。このユニットは受領データを保持するものでは
なく、従ってデータの伝送を行なうためのものではない
。単にテストのためのバスについて示すのみである。

Ｄ１発明が解決しようとする問題点本発明の１つの目的はデータ処理システムにおける複数
のユニットを相互接続するバスの改良にある。

本発明の他の目的は、データ処理システムの内部ユニッ
ト及び、人出カニニットを相互接続するために使用する
データ通信バスを提供することにある。

本発明の他の目的は、データ処理システムのすべてのユ
ニットに接続された統一的なバスを提供し、単一のバス
・プロトコルを使用してユニット相互間の通信を可能に
することがある。

本発明の他の目的は、中央処理ユニットと一体化された
ユニット、ならびに入出力デバイスのように中央処理ユ
ニットから離れたユニットも同様に接続する能力を備え
たデータ処理システム通信バスを提供することにある。

Ｅ９問題を解決するための手段上述の目的は、データ通信バスを含む中央処理装置を有
し、さらに記憶各人量カニニット、入出力行列、アドレ
ス通信バス、アドレス通信バスの／′ 延長部、複数のチャネル・ユニット及び入出力制御装置
を有するデータ処理システムによって実現される。ここ
で中央処理装置によって発生されたプロセッサ・バス動
作（ＰＢＯ）コマンドのアドレス・フィールドは、特定
の記憶人出カニニット又は入出力制御装置を選択するた
めのバス・ユニット選択フィールドと、チャネル・ユニ
ットを指定するためのチャネル識別フィールドを持つ。

この構成によって、処理装置は待ち時間の間、バスから
切り離され、またプロトコルの切り換えなしに、追加ユ
ニットがバスに接続される。

Ｆ、実施例第１図は本発明の通信データバスを包含するデータ処理
システムの構成図である。中央処理ユニットは、命令処
理ユニット２を含み、これは、主記憶制御ユニット１５
、を通して主記憶ユニット１０に接続され、また記憶人
出力制御ユニット（８７１０）２０にも接続されている
。命令処理ユニット２は、命令ユニット（１）、実行ユ
ニット（Ｅ）、そしてＬ１キャッシュ・ユニットを含む
。

好ましい実施例では、命令処理ユニットは１８Ｍシステ
ム／３７０のすべての命令を処理する。主記憶（Ｌ３）
制御ユニット１５は、命令処理ユニット２の記憶動作及
び主記憶ユニットを含んだ入出力動作のために主記憶ユ
ニット（Ｌ３）１０への経路を提供する。記憶人出力制
御ユニット（ＳＴＩＯ）２０は、入出力動作のために主
記憶ユニット（Ｌ３）１０への経路を提供する。アドレ
ス／データ／通信バス（ＡＤＣ）２５は５ＴＩ０２０を
入出カプロセッサ３０へ接続する。入出カプロセッサ３
０は入出力エンジン（ｌ０Ｅ）３１と人出力キューユニ
ット（ＩＯＱ）３２′ＪＦ！：含む。

好ましくは、入出力制御ユニットは１８Ｍシステム／３
７０のすべての入出力命令を処理する能力を有するもの
がよい。

ＡＤＣバス２５は５ＴＩＯユニット２０と１０Ｑ３２を
人出力インターフェース・コントローラ（１０１Ｃ−１
）４０ａに接続し、さらに拡張リモート・バス・インタ
ーフェース・ユニット（ＥＲＢＩ−１）５０ａ、拡張リ
モート・バス・インターフェース・ユニット（ＥＲＢ　
ｌ　−２）６０ａ、及び拡張リモート・バス・インター
フェース・ユニット（ＥＲＢ　Ｉ　−３）７０ａへ接続
する。＋０１０−１．４０ａはＳＰＤバス４０ｂの制御
を与える。ＥＲＢ　Ｉ−１ユニット５０ａとＥＲＢ　Ｉ
　−３ユニット７０ａは、ＡＤＣＲバス５０ｂ及び７０
ｂによって、ＡＤＣバス２５の拡張機能を与える。ＥＲ
ＢＩ−４ユニット８０ａはＡＤＣＥバス８０ｂによって
ＡＤＣＲバス７０ｂの拡張機能を与える。ＥＲＢＩ−２
ユニット６０ａはＡＤＣＥバス６０ｂによってＡＤＣバ
ス２５の拡張機能を与える。

１０１Ｃ−２，５０ｃはＳＰＤバス５０ｄの制御を与え
る。ＴＯＩＣ−１，４０ａはＳＰＤバス４０ｂにより、
サブユニットプロセッサ４０ｄ、４０ｅへ接続される。

同様に、ｌ０ＩＣ−２は、ＳＰＤバス５０ｄを介して、
サブユニット・プロセッサ５０ｅ、５０ｆへ接続される
。チャネル処理ユニット６０ｄ、６０ｅ、６０ｆ、６０
ｇはＡＤＣ［Ｅバス６０ｂを介してＥＲＢＩ−２に対し
共通に接続され、またチャネル・バス６０ｏ、６０ｐ、
６０ｑ、６０ｒを介して入出力サブユニット・プロセッ
サ６０ｊ、６０ｋ、６０１．６０ｍ個別に接続されてい
る。

同様に、ＥＲＢＩ−４８０ａから延びるＡＤＣＥバス８
０ｂは、チャネル処理ユニット８０ｄ、８０ｅ、８０ｆ
、８０ｇへ接続される。入出力サブユニット・プロセッ
サ８０ｊ、８０に、８０１゜８０ｍは、チャネル・バス
８０ｏ、８０ｐ、８０ｑ、８０ｒを介して、チャネル処
理ユニット８０ｄ、８０ｅ、８０ｆ、８０ｇへそれぞれ
接続される。

命令実行ユニット２は、Ｌ１キャッシュ・ユニットから
受けとった１８Ｍシステム／３７０の命令を実行する。

命令実行の結果は主記憶ユニット（Ｌ３）１０に記憶さ
れる。もし命令実行の結果を入出力サブユニット４０ｄ
、４０ｅ、５０ｅ。

５０ｆ、６０ｊ、６０に、６０１，６０ｍ、８０Ｌ　８
０ｋ、８０１．８０ｍのいずれかへ転送することが、必
要であれば、人出カプロセッサ３０は選択された１つの
人出力サブユニット、例えば４０ｄヘコマンドを送り、
主記憶ユニット（Ｌ３）１０の動作を開始させる。選択
された人出力サブユニット４０ｄによる主記憶ユニット
１０の使用が、終了すると、入出力制御ユニット３０は
命令処理ユニット２に対し、処理終了を示す終了状況（
エンデイング・ステータス）を送る。

ＡＤＣバス２５は、入出カプロセッサ３０が入出力サブ
システム及び主記憶ユニット１０と通信するための経路
を提供する。またこのバスは、複数の入出力装置が主記
憶ユニット１０に接続する経路でもある。技術的な制約
により、−本のバスの分岐数を制限するのが通常である
。一般的に許容可能な最大の分岐数は８である。許容可
能な分岐数は、リモート・バス・インターフェース・ユ
ニット５０ａ、６０ａ、７０ａ、８０ａを追加すること
により、増加する。ＥＲＢＩ−２ユニット６０ａ及びＥ
ＲＢ　Ｉ−４ユニット８０ａは、チャネル処理ユニット
６０ｄ−６０ｇ及び８０ｄ−８０ｇの使用により、ＩＢ
Ｍシ、ステム／３７０の標準チャネル・バスを取付ける
能力を供給する。

ＡＤＣＲバスはＡＤＣバスをリモート・ユニットへ、物
理的に拡張可能にするための拡張された駆動能力を有す
る。ＡＤＣバス２５、ＡＤＣＥバス６０ｂ、８０ｂ、さ
らにＡＤＣＦＬバス５０ｂ５７０ｂは、夫々の動作にお
いて、同じリモート信号、初期接続手順を用いて同様の
情報の受は渡しを行なう。これによって、Ｉ１０サブシ
ステムを通したバスシステムの統一的拡張が行なわれる
。

ＡＤＣＲバス５０ｂ上のバス・ユニットから送られたコ
マンド及び関連するデータはＥＲＢ　Ｉ　−１，５０ａ
にストアされ、その後ＡＤＣバス２５に移される。同様
に、ＡＤＣＥバス６０ｂ上のユニットからのコマンド及
びデータはＥＲＢ　Ｉ　−２６０ａにストアされ、次い
でＡＤ’Ｃバス２５に移される。他のＥＲＢＩユニット
である６０ａ、７０ａ、８０ａの機能も同様の様式で動
作する。

ＡＤＣバス２５のアービトレーションは、■ＯＱユニッ
ト３２によって処理される。アービトレーションの論理
的構成は、通常のものであるが、タイミングが従来の同
様のシステムとは異なっている。

ＡＤＣＥバス、ＡＤＣＲバスの物理的経路指定は第２図
に示されている。第２図において１０１Ｃは入出力統合
制御カード、ＥＢＤは外部バス・ドライブ・カード、Ｒ
ＣＤはリモート・チャネル・ドライブ・カード、ＢＸＣ
はバス拡張カード、ＣＨはチャネル・カード、ＩＯＰ／
ＩＯＡは人出力アタッチメント・カードを表わす。Ａ　
Ｄ　ＣＲバスはプロセッサ１とリモート・ユニット間に
存在するケーブルの一部である。第３図はＡＤＣＥバス
がチャネル・プロセッサ・ユニット・カード又は１０Ａ
を通してどのように環状連鎖されるかということを示す
図である。この構成において、論理カードの配線はＩＯ
Ａバス及びＡＤＣＥバスについても使用可能である。Ｉ
ＯＡバスは人出力サブユニットをＩＯＰへ接続するため
に使用され、当該１０ＰはさらにＳＰＤバスに接続され
る。この環状連鎖において、各々のチャネル・プロセッ
サ・ユニット・カードは、ＡＤＣＥバスを伝播し、ＩＯ
Ｐはこの連鎖を中断する。ＩＯＡはＩＯＡバスを伝播す
る。この構成により、チャネル・プロセッサ・ユニット
、ＩＯＰユニット、ＩＯＡユニットを同じ論理カード・
スロットに取付けることができる。

ＡＤＣバス２５、ＡＤＣＥバスのクロック機構は通常の
ものである。ＡＤＣＲバス５０ｂ、７０ｂのクロック機
構は１９８８年出願の米国特許出願第２１１０３２号「
デュアル・クロック式データ・バス」に記載されている
。

ＡＤＣバス又はＡＤＣＥバスに接続された各々のユニッ
トは、双方向のアドレス／データ／コマンド・バス及び
、コントロール・バスと授受される信号を発生しなけれ
ばならない。アドレス／データ／コマンド・バス及びコ
ントロール・バスは、すべてのバス・ユニットへ接続さ
れている。各ユニットはアービトレーシヨン・ユニット
のための信号を発生し且つ該ユニットからの信号に応答
する。各ユニットはアービトレーシヨン・ユニットに対
してメツセージ要求及び記憶要求を指示する信号を発生
し、アービトレーシヨン・ユニットからの許可信号に応
答する。

第１４図は初期接続手順用の複数の信号を発生する方法
を示したものである。データ有効（Ｄ　ＡＴＡ　　ＶＡ
ＬＩＤ）信号は、カウントが長さに一致した時に発生す
る。ビジー（ＢＵＳＹ）信号はカウントが、長さより１
つ少ない時発生する。

アドレス／データ／コマンド・バスは３６ビツト巾のト
ライステート式双方向バスであって、パリティを有する
４バイトから成る。このバスは、人出力サブシステム・
バスユニット間で記憶データ、メツセージ及びコマンド
を転送するのに使用される。制御バスは４ビツト巾のト
ライステート式双方向バスであって、３制御ビツト及び
１パリテイ・ビットから成る。これは、最後にバス許可
信号（Ｂｕｓ　　Ｇｒａｎｔ　　Ｓｉｇｎａｌ　）を受
は取ったバス・ユニットにより駆動される。ビット０は
コマンド有効（ＣＯＭＭＡＮＤ　　ＶＡＬＩＤ）ビット
である。この信号は有効なコマンドがアドレス／データ
／コマンド・バス上にあることを示す。すべてのバス・
ユニットはこのサイクル中にアドレス／データ／コマン
ド・バスをサンプルし、そのコマンドが、当該ユニット
のためのものであるか否かを決定しなければならない。

ビット１はデータ有効（ＤＡＴＡ　　ＶＡＬＩＤ）ビッ
トである。この信号はアドレス／データ／コマンド・バ
ス上に有効データがあることを示す。ビット２はバス・
ビジー（ＢＵＳ　　ＢＵＳＹ）ビットでもある。この信
号はアドレス／データ／コマンド・バスが、ビジーであ
ることを示し、バス上のアービトレーションを停止させ
るように作用する。この信号を駆動しているバス・ユニ
ットは、アドレス／データ／コマンド・バス上のデータ
の最後の転送前に、この信号を非活性状態にする。この
信号は、データをバス上ヘゲートするクロック・パルス
の直前のクロック・パルスの前縁部から発生することが
できる。バス・ビジー（ＢＵＳ　　ＢＵＳＹ）信号をデ
ータ信号の１つ前のサイクルで非活動状態にすることに
より、アービトレーシヨン・ユニットは複数の競合バス
のうち次の転送のために選択されるべきバスを決定する
のに十分な時間を有することができる。ビット３はビッ
ト０−２に対するパリティ・ビットである。

プロセッサ・バス動作（ＰＢＯ）状況信号はＰＢＯ動作
の間に状況表示のＰＢＯコマンドを受けたバス・ユニッ
トにより駆動される。ＩＯＱは、ＰＢＯコマンドがＡＤ
Ｃバス上に送出された後、いずれかのビットが、活動状
態とされるまで最大３２サイクルの間待ち状態となる。

ＰＢＯコマンドをＡＤＣＦｔバスに接続されたバスユニ
ットに送る際の最大限の遅れは適当な値を使用できるが
、実施例では３２サイクルを使用した。もし、この間に
いずれのビットも活動状態とならなければ、バス・ユニ
ットは利用不能とみなされる。”０１”のビット組み合
わせはバス・ユニットがビジーであることを示す。”１
０”のビット組み合わせは、バス・ユニットがＰＢＯコ
マンドとデータをエラーなしで受は取ったことを示す。

１１”のビット組み合わせはＰＢＯ動作中にエラーが発
生したことを示す。

「メツセージ要求ｊ（ＭＥＳＳＡＧＥ　　ＲＥＱＵＥＳ
Ｔ）はメツセージ受は入れ動作及びＰＢＯデータ返却コ
マンドについてバスアクセスを得るために発せられる信
号である。夫々のバス・ユニットごとに固有のメツセー
ジ要求信号が存在する。

「記憶要求Ｊ（ＳＴＯＲＡＧＥ　　ＲＥＱＬＪＥＳＴＳ
）は主記憶（Ｌ３）動作についてバス・アクセスを得る
ために発せられる信号である。夫々のメツセージ要求と
同様に、夫々のバス・ユニットごとに固有の記憶要求信
号が存在する。

「許可Ｊ（ＧＲＡ、ＮＴＳ）はメツセージ要求（ＭＥＳ
ＳＡＧＥ　　ＲＥＱＵＥＳＴＳ）と記憶要求（ＳＴＯＲ
ＡＧＥ　　ＲＥＱＵＥＳＴＳ）に応答して発生される信
号である。これらの信号はバスへのアクセスを許可する
ために使用される。各々のバス・ユニットごとに固有の
信号が存在する。

アービトレーシヨン・ユニット及びアービトレーション
・アルプリズムによって決定される如き、要求時に最も
優先順位の高いバス・ユニットが許可を受ける。「許可
Ｊ　（ＧＩ’ｔＡＮＴ　）信号はアービトレーシヨン・
ユニットによって発せられる。

「メツセージ状況Ｊ（ＭＥＳＳＡＧＥ　　５ＴＡＴＵＳ
）信号は「メツセージ受領動作Ｊ（ＭＨＳＳＡＧＥ　Ａ
ＣＣＥＰＴＡＮＣＩＥ　　０ＰＥＲＡＴ１ＯＮ）の終了
時に当該動作の状況を示すために発生される。もしこの
動作が成功すれば、この信号は、１サイクル中活動（ａ
ｃｔｉｖｅ　）状態に保持される。他方、もしこの動作
が失敗であれば、この信号は２サイクルの間活動状態に
維持される。

ＡＤＣバス、ＡＤＣＢバス、ＡＤＣＲバスの８つの主要
な使用形態は、（１）プロセッサバス動作（ＰＢＯ）情
報の転送、（２）主記憶装置（Ｌ３）１０とのデータの
授受、（３）　Ｉ　ＯＱメツセージ・バッファへのメツ
セージ情報の転送、である。

バス動作は、アービトレーション・サイクル、「コマン
ド有効ｊ（ＣＯＭＭＡＮＤ　　ＶＡＬＩＤ）サイクル、
「データ有効Ｊ（ＤＡＴＡ　　ＶＡＬＩＤ）サイクル、
「試況Ｊ　（ＳＴＡＴＵＳ　’）サイクルによって構成
される。バス動作は要求信号を活動化することによって
開始される。対応する許可信号を受領すると、要求中の
バス・ユニットは「コマンド有効Ｊ（ＣＯＭＭＡＮＤ　
　ＶＡＬＩＤ）制御信号を活動化し、コマンド情報の４
バイトをアドレス／データ／コマンド・バス２５上へ、
送出する。このサイクル中、バイト０はコマンドを常に
保持する。特定のコマンドは表１に示されている。

「コマンド有効Ｊ（ＣＯＭＭＡＮＤ　　ＶＡＬＩＤ）期
間中にそのコマンドを送られる特定のバス・ユニットは
バス・ユニットの選択宛先フィールド、及び（必要なら
）チャネル識別フィールドの内容によって決定される。

Ｏ−Ｕの　　　　の　　　　ロ０’）ＷＬ口０口く　　　ロロロバス・ユニット選択フィールド、チャネル話フィールドのフォーマット及び、内容を表２．３に示す。

Ｏ［Ｆ］　　ト　　　ロ　　ト　　−　　０　　リ　　
　ロ　　　の　　０■　　■　　０　　ロ　　の　　ロ
　　の　　の　　の　　０　　嘘バス・ユニット選択宛
先フィールドはＡＤＲバス２５へ接続されたＩＯＱ、５
ＴＩＯ若しくはＩＱＩＣを識別するか、ＡＤＣＲバス５
０ｂ若しくは７０ｂへ接続されたｌ０Ｉｃを識別するか
、又はＡＤＣＥバスを識別する。ＡＤＣＥバス６０ｂ１
８０ｂに接続されたチャネル・プロセッサ・ユニットに
ついては、バス・ユニット選択宛先フィールドはそのバ
ス上のすべてのユニットによって共有される。この場合
、チャネル識別フィールドは、当該コマンドに対応する
特定のチャネル・プロセッサ・ユニット及び、プロセス
ｒＤを識別するのに使用される。

プロセッサ・バス動作は常にＩ　０Ｑ３２から始まり、
「コピーｊ（ＣＯＰＹ）及び「ロード」（ＬＯＡＤ）動
作の２つのタイプを持つ。「ロードＪ（ＬＯＡＤ）動作
はｌ０Ｑ３２から他のバス・ユニットへデータを送る。

［コピーＪ（ＣＯＰＹ）動作はバス・ユニットからデー
タを取出し且つこれを１ＯＱ３２へ戻す。各々のＰＩ３
０動作においてコマンドを受けたバス・ユニットはＰＢ
Ｏｒ状況Ｊ（ＳＴＡＴＵＳ）信号を駆使することにより
試況情報で以て応答する。ＰＢＯコマンドを受は取ッテ
カらＰＢＯｒ９況ｕ（ＳＴＡＴＵＳ）信号を駆動するま
での間隔は可変であるから、ＰＢＯをＡＤＣバス２５に
接続されたｌ０ＩＣばかりでなく、ＡＤＣＥバス６０ｂ
、８０ｂに接続されたチャネル・プロセッサ・ユニット
及び、ＡＤＣＲバス５０ｂ、７０ｂに接続されたｔｏｉ
ｃへも送ることができる。この試況信号の駆動は、ＡＤ
Ｃバス２５での後続動作とオーバーラツプする。

「コピーＪ　（Ｃ０ＰＹ　）ＰＢＯは、２つのバス動作
を要求する。最初の動作中、Ｉ　０Ｑ３２はＰＢＯコマ
ンドを送り、その後バスから切り離されるので、他の動
作を行うのに自由となる。第６図のタイミング図におい
て、このことはアドレス／データ／コマンド・バス上の
コマンドと、これに続く切り離し用のＰＢＯ状況”０”
信号によって表わされている。第２の動作の間、「コピ
ー」（ＣＯＰＹ）ＰＢＯコマンドを受けたバス・ユニッ
トは要求データを戻す。

「ロードＪ　（ＬＯＡＤ’）ＰＢＯ動作のシステム・タ
イミング図を第４図に示す。「コマンド有効」（ＣＯＭ
ＭＡＮＤ　　ＶＡＬＩＤ）の時間には、第５図に示すＰ
ＢＯコマンドがバス上に置かれている。このＰＢＯコマ
ンドは、第１バイトを形成するビット０−７の内容によ
って指定される。ビット８−１０はメツセージの優先度
を指定する。Ｐ８０動作中に送られたメツセージ優先度
（ＭＰＶ）は、当該コマンドが非同期コマンドか、同期
コマンドかを示す。

Ｍ　Ｐ　Ｖ　＝“ＯＸＸ“であれば、当該コマンドは同
期コマンドであり、ＭＰＶ＝’ｌＸＸ“であれば、非同
期コマンドである。ビット１１−１５はＳＰＤバス・コ
マンドである。ビット１６−１９はチャネル［Ｄフィー
ルド、ビット２０−２３はバス・ユニット選択宛先フィ
ールド、ビット２４−２５はＳＰＤ優先度（米国特許出
願第２１２２９２号に述べられたものと同様である）、
ビット２７−８１は動作の宛先を特定する宛先フィール
ドである。

「データ有効Ｊ（ＤＡＴＡ　　ＶＡＬＩＤ）期間中は、
アドレス／データ／コマンド・バスはＰＢＯデータを保
持する。ＰＢＯ９況期間中期間中ＢＯ状況ラインはＰＢ
Ｏ動作の状況を保持する。

「コピーＪ　（ＣＯＰＹ　）ＰＢＯ動作のタイミング図
を第６図に示す。「コマンド有効Ｊ（ＣＯＭＭＡＮＤ　
　ＶＡＬＩＤ）の期間、アドレス／データ／コマンド・
バスはＰＢＯコマンドを保持し、そのフィールドは「ロ
ードＪ　（ＬＯＡＤ　）ＰＢＯと同様である。「コマン
ド有効Ｊ　（ＣＯＭＭＡＮＤ　　ＶＡＬＩＤ）サイクル
の後、［ＯＱはバスから切り離され、そして戻りデータ
を待つこととなる。ＰＢＯ状況（ＳＴＡＴＵＳ）の時間
は、バス・ラインがＰＢＯ動作の状況を保持する時間で
ある。

「コマンド有効Ｊ（ＣＯＭＭＡＮＤ　　ＶＡＬＩＤ）信
号の時にアドレス／データ／コマンド・バスは戻りＰＢ
Ｏコマンドを有する。「データ有効」（ＤＡＴＡ　　Ｖ
ＡＬＩＤ）信号は、アドレス／データ／コマンド・バス
が、要求ＰＢＯデータを保持することを示す。

記憶動作は、ｌ０ＩＣの１つ、チャネル・プロセッサ・
ユニットの１つ又はｒＯＱにより開始される。記憶動作
には３つのタイプがある。読み取り、書き込み、テスト
設定である。読み取り（ｒｅａｄ）は主記憶ユニット（
Ｌ３）１０からデータを受は取り、これを要求のあった
ユニットへ戻す動作である。書き込み（ｗｒｉｔｅ）は
バス上のユニットからデータを受は取り、これを主記憶
ユニット（Ｌ３）１０へ置く動作である。テスト設定動
作は条件付きで、主記憶ユニット（Ｌ３）１０へ１バイ
トの書き込みを行ない、その後主記憶ユニット（Ｌ３）
１０の記憶データをＡＤＣバス２５上の要求ユニットへ
戻す動作を行なう。これらの動作は５ＴＩ０２０へコマ
ンドを送ることによって開始される。

コマンドが書き込みであると、このコマンドの後にデー
タがすぐ続くことになる。各動作において、要求バス・
ユニットは、転送の後、バスと切り離され、状況情報を
持つ。これにより、主記憶ユニット（Ｌ３）１０の動作
が行われている間、バスは動作を行ない得る。記憶動作
が完了すると、５ＴＩ０２０はその動作の状況を戻す。

もし動作が読み取り（ｒｅａｄ）であれば、ＳＴ　Ｉ　
０２０は状況（ｓｔａｔｕｓ）の後、直ちにデータを戻
す。

書き込み（ｗｒｉｔｅ）動作のタイミング図を第７図に
、そのコマンドの構成を第８図に示す。コマンド有効（
ＣＯＭＭＡＮＤ　　ＶＡＬＩＤ）信号により定義される
期間、バイトＯは記憶コマンドを保持し、ビット８−１
１は、記憶キー（ＳＴＯＲＡＧＥＫＥＹ）を保持する。

記憶キーは１８Ｍシステム／３７０の通常の機能を遂行
するものであり、ｒＩＢＭシステム／３７０解説書」に
詳細に述べられている。ビット１２−１５はチャネルＩ
Ｄ（ＣＨＡＮＮＥＬ　　ＩＤ）を持つ。ビット１６−１
９はソース・バス・ユニットの選択バス・ユニット（Ｂ
ｔＪＳＥＬ　　５ＯＵＲＣＥ）である。ビット２４−２
９は記憶動作の長さ（ＬＥＮＧＴＨ）を示すもので、送
られるべきバイト数より１少ないものを示す。ビット３
０−３１はアドレス・リミット・チエツク・フィールド
（ＡＬＣ）である。

アドレス・リミット・チエツク・フィールド（ＡＬＣ）
はマイクロコードによって指定される。

ＯＯ“ビットの組み合わせはアドレス・リミット・チエ
ツクが行われないことを示す。

°０１゛ビットはデータ・アドレス−リミット・チエツ
クであることを示す。°１０゛ビットはデータ・アドレ
スくリミット・チエツクであることを示す。゛１１°ビ
ットは特に本実施例においては定義されていない。

最初の「データ有効Ｊ（ＤＡＴＡ　　ＶＡＬＩＤ）サイ
クルの発生時、アドレス／データ／コマンド・バスは記
憶ユニットへ転送すべきデータを保持している。このサ
イクルの終了後、バス・ユニットはバスから切り離され
、状況信号を待つ。

第７図のタイミング図の最終行に示すように、アドレス
／データ／コマンド・バスは、バイト０に状況コマンド
、バイト１に状況フィールドを有する。

状況フィールド（５ｔａｔｕｓ　ｆｉｅｌｄ　）は次の
ように定義される。

内容ＡＣＢチエツクキー・チエツクアドレス・リミット・チエツクＮＩＯクロック・レート時の記憶装置ハードウェア・エラー４　　　訂正不能エラー５　　　　ＬＥＰクロック・レート時の記憶装置ハード
ウェア・エラー６　　　メモリ境界の物理的超過７　　　キー・アレイ・ハードウェア・エラーこのフィ
ールドは記憶エラーの重大度を適確に決定するためにマ
イクロコードによって使われる。

第９図は、記憶動作のうち読み取り（ｒｅａｄ　）動作
におけるコマンド構成のタイミング図を示す。

「コマンド有効Ｊ（ＣＯＭＭＡＮＤ　　ＶＡＬＩＤ）情
報は前述した書き込み（ｗｒｉｔｅ）動作のものと同様
である。最初の「データ有効Ｊ（ＤＡＴＡ　　ＶＡＬ　
Ｉ　Ｄ　）サイクルはアドレス／データ／コマンド・バ
ス上に３１ビツトの記憶アドレスを与える。前述したも
のと同様に、アドレス情報が与えられた後、バスは切り
離され、状況、及びデータを待機する。第２の「データ
有効Ｊ（ＤＡＴＡＶＡＬ　ｒ　Ｄ　）サイクル時に、ア
ドレス／データ／コマンド・バスは、戻された記憶デー
タを保持する。

記憶装置に対するテスト設定のタイミング図を第１０図
に示す。アドレス／データ／コマンド・バスは、先述し
た書き込み動作と同様のコマンド情報を持つ。最初の「
データ有効Ｊ　（ＤＡＴＡＶＡＬ　Ｉ　Ｄ　）サイクル
の間、アドレス／データ／コマンド・バスは、３１ビツ
トの記憶アドレスを持つ。第２の「データ有効Ｊ（ＤＡ
ＴＡ　　ＶＡＬＩＤ）サイクルの間、アドレス／データ
／コマンド・バスは、記憶ユニット１０に対する条件付
置き込みのデータを保持する。先述したように、第１の
「データ有効Ｊ（ＤＡＴＡ　　ＶＡＬＩＤ）サイクルの
最後にユニットはバスから切り離され、状況及びデータ
を待機する。

アドレス／データ／コマンド・バスは「状況コマンド有
効Ｊ（ＳＴＡＴｔＪＳ　　ＣＯＭＭＡＮＤＶＡＬ　Ｉ　
Ｄ　）サイクルの間、バイト０に状況コマンドを有し、
バイト１に状況フィールドを有する。

第２の「データ有効Ｊ（ＤＡＴＡ　　ＶＡＬＩＤ）サイ
クルの間、アドレス／データ／コマンド・バスは戻り記
憶データを保持する。

メツセージ動作は第１１図及び第１２図を参照して説明
する。第１１図はコマンド構成を示す。

第１２図は当該動作のタイミング図である。メツセージ
動作はｌ０ＩＣの１つ又はチャネル・プロセッシング・
ユニットの１つにより開始される。

これらの動作は、バス・ユニットからデータを取り出し
、これをｌ０Ｑ３２のメツセージ・バッファへ置くもの
である。メツセージ動作が完了した時、ｌ０Ｑ３２は「
メツセージ状況Ｊ（ＭＥＳＳＡＧＥ　　５ＴＡＴＵＳ）
信号を駆動することにより、当該動作の状況を戻す。も
しこの動作が成功すれば、ｌ０Ｑ３２はこの信号を１サ
イクルの間アクティブとし、失敗すれば、これを２サイ
クルの間アクティブとする。

アドレス／データ／コマンド・バスは、メツセージ・コ
マンド情報を保持する。第１１図を参照するに、バイト
Ｏはメツセージ・コマンドを保持する。ビット８−１０
はメツセージ優先度（ＭＰＶ）を保持する。メツセージ
動作の間に送られたメツセージ優先度は、このメツセー
ジの行くべき１０Ｑ中のメツセージ・バッファを決定す
る。ＭＰ■＝″ｏｘｘ　’の時、メツセージはバッファ
０に入り、ＭＰＶ＝’ｌＸＸ″の時メツセージはバッフ
ァ１へ入る。ビット１６−１９はソース・バス・ユニッ
トのバス・ユニット選択（ＢｔＪＳＥＬＳＯ［ＪＲＣＥ
）を保持する。ビット２０−２３は宛先バス・ユニット
のバス・ユニット選択（ＢＵＳｔＥＬ　　ＤＥＳＴ、）
である。ビット２４．−２９はメツセージ動作の長さ（
ＬＥＮＧＴＨ）を示し、転送されるバイト数より１少な
いものである。

「データ有効ｊ（ＤＡＴＡ　　ＶＡＬＩＤ）信号の場合
と同様、アドレス／データ／コマンド・バスは、４サイ
クルの間メツセージ・データを保持する。「メツセージ
試況Ｊ（ＭＥＳＳＡＧＥ　　５ＴＡＴＵＳ）信号は先述
したと同様に、動作の試況を示すものである。

第１３図は、ＥＲＢＩユニット５０ａ、６０ａ、７０ａ
、８０ａの論理構成を示す。ＥＲＢＩユニットはＩ１０
サブシステム・プロセッサーのためのＩ１０バスの拡張
を与える。これらのユニットは２つの論理径路を与える
。第１の径路はＡＤＣバス２５とＡＤＣＥバス６０ｂの
間にある。この径路は夫々の方向に対してラッチ及び制
御の組を１つずつ有しており、したがって遅れを最小限
にとどめることができる。第１図に示した如く、ＡＤＣ
Ｅバス６０ｂは、ＥＲＢＩユニットと同じ論理カード機
構の中にあるチャネルを駆動するのに使用される。好ま
しくは、ＥＲＢＩユニットの諸機能は１つの半導体チッ
プ中に一体化されるのがよい。

もう１つの論理径路は、第１図に示す如く、ＡＤＣバス
２５とＡＤＣＲバス５０ｂ１又は７０ｂの間にある。こ
の径路はＡＤＣバス−ＡＤＣＲバス・アレイ（ＡＲＡＲ
ＲＡＹ）ＡＤＣＲバス−ＡＤＣバス・アレイ（ｒｔＡ　
　ＡＲＲＡＹ）及び他の拡張部に要求される制御装置も
含む。Ａｒｔ　　ＡＲＲＡＹは、情報が、ＡＤＣｒＬバ
スがビジー試態の時に到着するＡＤＣバスからの情報を
記憶するのに使われる。もし、ＡＤＣバス情報の第１ワ
ードが届いた時、ＡＤＣＲバスがビジーでなければ、Ａ
　ｆｌ　　Ａ　ＲＴＩ　Ａ　Ｙは単にバイバスされ、ラ
ッチ間で、信号が直接流れることとなる。ＡＤＣＲバス
−ＡＤＣバス・アレイ（ＫＡ　　ＡＲＲＡＹ）は、ＡＤ
　ＣＲバスからの情報を記憶するのに使われる。

ＡＤ（Ｉｔババス上情報は到着した後、ＥＲＢＩユニッ
トのクロックとは同期しないクロックによりラッチされ
る。従って、ＲＡ　　ＡＲＲＡＹに情報の第１ワードが
書き込まれた時、スタート信号は不安定論理（ｍｅｔａ
ｓｔａｂｉｌｉｔｙ　ｌｏｇｉｃ　）を介してＡＤＣバ
スへのアクセス要求を行なう。ＡＤＣバス上の情報送信
許可信号を受けると、この情報はＡＲＡ　Ｉｔ　Ｉｔ　
Ａ　Ｙから読み出される。かくて、ＩｔＡ　　ＡＲＲＡ
Ｙを利用することにより、ＡＣＣＲバスからＡＤＣバス
へ情報を伝送する際にＥＲＢ　ＩユニットをＡＤＣバス
へ接続するのに要する時間を、大幅に削減することがで
きる。

ＥＲＢ　Ｉユニットは、分岐接続であるＡＤＣ−ＥＲＢ
Ｉインターフェース、環状連鎖であるＡＤＣＥ−ＥＲＢ
Ｉインターフェース及び高速ケーブルであるＡＤＣＲ−
ＢＲＢＩインターフェースにおいて、同じバス・プロト
コルを使用することを可能にする。

Ｇ７発明の効果上述のごとく、本願発明の構成によれば、アービトレー
ションの実行時の処理が迅速に遂行されることとなる。

【図面の簡単な説明】

第１図は本発明を包含するデータ処理システムの一部を
示す概略システム構成図、第２図はシステムの相互接続
用バス・ケーブルを示す図、第３図は第１図に示すバス
の物理的ルーティングを示す図、第４図はロードＰＢＯ
動作のタイミング図、第５図はＰＢＯコマンド・フィー
ルドのフォーマットを示す図、第６図はコピーＰ　Ｂ　
Ｏ動作のタイミング図、第７図は記憶装置への８バイト
の書き込み動作を示すタイミング図、第８図は記憶コマ
ンド及びテスト設定コマンドのフォーマットを示す図、
第９図は記憶装置からの８バイトの読み取り動作を示す
タイミング図、第１０図は記憶装置に対する８バイトの
テスト設定動作を示すタイミング図、第１１図はメツセ
ージ受は入れコマンド・フィールドのフォーマットを示
す図、第１２図は１６バイトのメツセージ受は入れ動作
のタイミング図、第１３図はｔＥｌ’ｔＢｒユニットの
論理構成図、第１４図はバス初期接続手順の制御信号を
発生する様式を示す図である。１０・・・・主記憶ユニット、１５・・・・主記憶制御
ユニット、２０・・・・記憶入出力制御ユニット（ＳＴ
１０）、２５・・・・アドレス／データ／通信バス、３
０・・・・入出カプロセッサ、３１・・・・人出力エン
ジン（ＴＯＥ）、３２・・・・人出力キューユニット（
ＩＯＱ）、４０ａ、５０ｃｍ”入出力インターフェース
コントローラ（ＩＯＩＣ）、５０ａ、６Ｏａ、７０ａ、
８０ａ・・・・リモート・バス・インターフェース・ユ
ニット（ＥＲＢＩ）、４０ｂ１５０ｄ・・・・ＳＰＤバ
ス、５０ｂ、７０ｂ・・・・ＡＤＣＲバス、６０ｂ、８
０ｂ・・、・・ＡＤＣＥバス。

Claims

【特許請求の範囲】中央処理ユニット・記憶ユニット及び入出力ユニット間
のデータ伝送を行なうバスを有し、該バスのアクセスを
競合する上記複数ユニットの１つを選択するアービトレ
ーシヨン・ユニットを有するデータ通信バス・システム
であつて、複数のデータ線；ビジー信号を伝送する第１の制御線を含む複数の制御線
；上記ユニットの動作を制御するために上記制御線上に信
号を供給するように上記ユニットに関連して設けられた
制御信号発生装置手段であつて、上記データ線上のデー
タ信号の終了前に上記第１の制御線上のビジー信号を終
了させる手段を含むものと；上記アービトレーシヨン・ユニット内に設けられ、上記
ビジー信号の存在時には競合ユニットの中から１ユニッ
トを選択する処理を禁止し且つ上記ビジー信号の非存在
時には競合ユニットの中から１ユニットを選択する動作
を可能化する手段；を有レ、上記アービトレーシヨンの
シーケンスがデータ信号の終了前に開始されるようにし
たことを特徴とするデータ通信バス・システム。