JPS642985B2 - - Google Patents
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- JPS642985B2 JPS642985B2 JP21073683A JP21073683A JPS642985B2 JP S642985 B2 JPS642985 B2 JP S642985B2 JP 21073683 A JP21073683 A JP 21073683A JP 21073683 A JP21073683 A JP 21073683A JP S642985 B2 JPS642985 B2 JP S642985B2
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- Japan
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- bus
- programmable controller
- dual port
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- 230000009977 dual effect Effects 0.000 claims description 23
- 238000000034 method Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004886 process control Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Programmable Controllers (AREA)
- Multi Processors (AREA)
- Bus Control (AREA)
- Control By Computers (AREA)
Description
【発明の詳細な説明】
〔技術分野の説明〕
本発明は上位計算機とプログラマブルコントロ
ーラの間に位置し、両者のバスを結合すると共
に、両者から読み書き可能なデユアルポートメモ
リを有することにより、上位計算機及びプログラ
マブルコントローラの実行効率を向上させるバス
インタフエース装置に関する。
ーラの間に位置し、両者のバスを結合すると共
に、両者から読み書き可能なデユアルポートメモ
リを有することにより、上位計算機及びプログラ
マブルコントローラの実行効率を向上させるバス
インタフエース装置に関する。
近年のプロセス制御方式においては複数のプロ
グラマブルコントローラ（以下PCと略す。）の上
位に計算機を置き、PCに対して制御目標値を与
えたり、PCからプロセスデータを読み込んだり
することが広く行われている。このような方式に
おいては、計算機とPCのデータ転送にシリアル
データ転送を使用するものやパラレルデータ転
送、又は共有メモリを使用するものがある。
グラマブルコントローラ（以下PCと略す。）の上
位に計算機を置き、PCに対して制御目標値を与
えたり、PCからプロセスデータを読み込んだり
することが広く行われている。このような方式に
おいては、計算機とPCのデータ転送にシリアル
データ転送を使用するものやパラレルデータ転
送、又は共有メモリを使用するものがある。
シリアルデータ転送を用いるものはPCのバス
上にシリアルデータ転送装置を置き、例えば計算
機から１ワードのデータを入力する度にPCに割
込みをかけてそれを読み取らせるものである。こ
の方式はデータの転送が遅いという欠点がある。
上にシリアルデータ転送装置を置き、例えば計算
機から１ワードのデータを入力する度にPCに割
込みをかけてそれを読み取らせるものである。こ
の方式はデータの転送が遅いという欠点がある。
パラレルデータ転送を用いるものは、シリアル
データ転送を用いるものよりは転送速度が速い
が、やはり割込み等により１ワードずつ読み書き
する処理が必要である。
データ転送を用いるものよりは転送速度が速い
が、やはり割込み等により１ワードずつ読み書き
する処理が必要である。
これらに対して、共有メモリによるデータ転送
は転送速度が速く、ブロツク転送が容易であると
いう利点があるが、共有メモリがPCのバス上に
ある為に、計算機が共有メモリをアクセスする度
にPCのバスを占有するのでPCの実行効率を低下
させる、という欠点が避けられない。これは、
PCがマルチ動作などをしていてバスの空き時間
が少ない時に特に著しい。
は転送速度が速く、ブロツク転送が容易であると
いう利点があるが、共有メモリがPCのバス上に
ある為に、計算機が共有メモリをアクセスする度
にPCのバスを占有するのでPCの実行効率を低下
させる、という欠点が避けられない。これは、
PCがマルチ動作などをしていてバスの空き時間
が少ない時に特に著しい。
又、計算機はPCの下位にあるＩ／Ｏの情報を
得る為に、PCを介さないでＩ／Ｏを直接アクセ
スすることがある。これはPCのスキヤニングタ
イム以下の周期で行われるのでこれもPCの実行
効率を低下させることになる。
得る為に、PCを介さないでＩ／Ｏを直接アクセ
スすることがある。これはPCのスキヤニングタ
イム以下の周期で行われるのでこれもPCの実行
効率を低下させることになる。
本発明は上記の事情に鑑みてなされたもので、
上位計算機とPC間のデータ転送をバスインタフ
エース装置内のデユアルポートメモリを介して行
わせることと、Ｉ／Ｏのデータをデユアルポート
メモリにコピーすることにより、計算機がPC下
位のＩ／Ｏを直接アクセスすることを不要にする
ことによりPCのバス使用率が低下することを防
ぎ、PCの実行効率を向上させるようにしたバス
インタフエース装置を得ることを目的とする。
上位計算機とPC間のデータ転送をバスインタフ
エース装置内のデユアルポートメモリを介して行
わせることと、Ｉ／Ｏのデータをデユアルポート
メモリにコピーすることにより、計算機がPC下
位のＩ／Ｏを直接アクセスすることを不要にする
ことによりPCのバス使用率が低下することを防
ぎ、PCの実行効率を向上させるようにしたバス
インタフエース装置を得ることを目的とする。
本発明は上記目的を達成するために上位計算機
とプログラマブルコントローラの間に位置して、
両者のバスを結合するバスインタフエース装置に
おいて、上位計算機とプログラマブルコントロー
ラ間でプログラマブルコントローラのバスの使用
権を調停する為のバスアービタと、上位計算機及
びプログラマブルコントローラの両者から読み書
き可能なデユアルポートメモリと、上位計算機か
らのアクセスがプログラマブルコントローラのバ
スに対するものか上記デユアルポートメモリに対
するものかを判定する第１のアドレスデコーダ
と、プログラマブルコントローラからのアクセス
がプログラマブルコントローラのバス上のＩ／Ｏ
に対するものか上記デユアルポートメモリに対す
るものかを判定する第２のアドレスデコーダとか
らなり、プログラマブルコントローラがそのバス
上のＩ／Ｏに対して入出力を行う際に、上記デユ
アルポートメモリの一部にそのデータをコピーせ
しめ、上位計算機が上記Ｉ／Ｏのデータを参照す
る場合に、上記デユアルポートメモリ上のデータ
を参照することにより、上位計算機のＩ／Ｏアク
セス時間を短縮させプログラマブルコントローラ
の実行効率が向上する様にしたバスインタフエー
ス装置である。
とプログラマブルコントローラの間に位置して、
両者のバスを結合するバスインタフエース装置に
おいて、上位計算機とプログラマブルコントロー
ラ間でプログラマブルコントローラのバスの使用
権を調停する為のバスアービタと、上位計算機及
びプログラマブルコントローラの両者から読み書
き可能なデユアルポートメモリと、上位計算機か
らのアクセスがプログラマブルコントローラのバ
スに対するものか上記デユアルポートメモリに対
するものかを判定する第１のアドレスデコーダ
と、プログラマブルコントローラからのアクセス
がプログラマブルコントローラのバス上のＩ／Ｏ
に対するものか上記デユアルポートメモリに対す
るものかを判定する第２のアドレスデコーダとか
らなり、プログラマブルコントローラがそのバス
上のＩ／Ｏに対して入出力を行う際に、上記デユ
アルポートメモリの一部にそのデータをコピーせ
しめ、上位計算機が上記Ｉ／Ｏのデータを参照す
る場合に、上記デユアルポートメモリ上のデータ
を参照することにより、上位計算機のＩ／Ｏアク
セス時間を短縮させプログラマブルコントローラ
の実行効率が向上する様にしたバスインタフエー
ス装置である。
第１図は本発明のバスインタフエース装置の構
成を示すブロツク図である。１は本発明のバスイ
ンタフエース装置である。１−１は計算機２から
PCバス４へのアクセスと、PC５からPCバス４
へのアクセス間の調停を行うバスアービタであ
る。１−２は計算機２からもPC５からも読み書
き可能なデユアルポートメモリである。１−３は
計算機２からのアクセスがPCバス４に対するも
のかデユアルポートメモリ１−２に対するものか
を判定して各々の回路の動作を許可するアドレス
デコーダである。１−４はPC５からのアクセス
がデユアルポートメモリ１−２に対するものか
Ｉ／Ｏ６に対するものかを判定するアドレスデコ
ーダである。
成を示すブロツク図である。１は本発明のバスイ
ンタフエース装置である。１−１は計算機２から
PCバス４へのアクセスと、PC５からPCバス４
へのアクセス間の調停を行うバスアービタであ
る。１−２は計算機２からもPC５からも読み書
き可能なデユアルポートメモリである。１−３は
計算機２からのアクセスがPCバス４に対するも
のかデユアルポートメモリ１−２に対するものか
を判定して各々の回路の動作を許可するアドレス
デコーダである。１−４はPC５からのアクセス
がデユアルポートメモリ１−２に対するものか
Ｉ／Ｏ６に対するものかを判定するアドレスデコ
ーダである。
以下に本発明のバスインタフエース装置の動作
について説明する。
について説明する。
先ずPC５がＩ／Ｏ６をリードする動作につい
て説明する。PCは通常１スキヤンの動作毎に使
用しているＩ／Ｏの内の全ての入力モジユールか
らデータを入力（リード）し、全ての出力モジユ
ールに対して最新データを出力（ライト）してい
る。これは一括入出力と呼ばれている。デユアル
ポートメモリ１−２の一部にＩ／Ｏ空間と同じ広
さの空間をとり、アドレスデコーダ１−４によつ
て、PC５がＩ／Ｏ６をアクセスした時にデユア
ルポートメモリ１−２の対応する部分も動作可能
とする。
て説明する。PCは通常１スキヤンの動作毎に使
用しているＩ／Ｏの内の全ての入力モジユールか
らデータを入力（リード）し、全ての出力モジユ
ールに対して最新データを出力（ライト）してい
る。これは一括入出力と呼ばれている。デユアル
ポートメモリ１−２の一部にＩ／Ｏ空間と同じ広
さの空間をとり、アドレスデコーダ１−４によつ
て、PC５がＩ／Ｏ６をアクセスした時にデユア
ルポートメモリ１−２の対応する部分も動作可能
とする。
ここでデユアルポートメモリ（以下DPMと略
す）１−２のアドレス割付は第２図Ａに示した
Ａ，Ｂに区分している。DPM１−２のＡの部分
は計算機２及びPC５のメモリエリアに割付けら
れている。
す）１−２のアドレス割付は第２図Ａに示した
Ａ，Ｂに区分している。DPM１−２のＡの部分
は計算機２及びPC５のメモリエリアに割付けら
れている。
DPM１−２のＢの部分は計算機２から見ると
メモリエリアに、PC５から見るとＩ／Ｏエリア
に割付けられている。
メモリエリアに、PC５から見るとＩ／Ｏエリア
に割付けられている。
そしてPC５からＩ／Ｏ６へのリード信号を
DPM１−２のＢの部分にはライト信号として与
えるようにする。これにより第２図Ｂにおいて
Ｉ／Ｏ６のあるアドレス（図中で斜線で示した部
分）からリードされたデータは、PC５のＩ／Ｏ
エリアに読み取られると同時に、DPM１−２の
Ｂ部分の対応するアドレスに書き込まれることに
なる。計算機２はDPM１−２のＢの部分から
Ｉ／Ｏデータを自由にリードする事が可能とな
る。
DPM１−２のＢの部分にはライト信号として与
えるようにする。これにより第２図Ｂにおいて
Ｉ／Ｏ６のあるアドレス（図中で斜線で示した部
分）からリードされたデータは、PC５のＩ／Ｏ
エリアに読み取られると同時に、DPM１−２の
Ｂ部分の対応するアドレスに書き込まれることに
なる。計算機２はDPM１−２のＢの部分から
Ｉ／Ｏデータを自由にリードする事が可能とな
る。
PC５からＩ／Ｏ６へのライト動作については、
DPM１−２のＢの部分にはＩ／Ｏ６へのライト
信号をそのまま与えるだけでよい。これにより第
２図Ｃに示すように、PC５がＩ／Ｏ６にライト
したデータは全てDPM１−２のＢの部分の対応
するアドレスにライトされる事になる。
DPM１−２のＢの部分にはＩ／Ｏ６へのライト
信号をそのまま与えるだけでよい。これにより第
２図Ｃに示すように、PC５がＩ／Ｏ６にライト
したデータは全てDPM１−２のＢの部分の対応
するアドレスにライトされる事になる。
以上の様にしてPC５が一括入出力を行う度に、
デユアルポートメモリ１−２上にはＩ／Ｏデータ
のコピーが作成される。上位計算機２がＩ／Ｏデ
ータを必要とする場合には直接、Ｉ／Ｏ６をアク
セスする代りにこのメモリをアクセスすればよ
い。この場合、メモリのアクセス時間は一般に
Ｉ／Ｏのアクセス時間より短かいので計算機２の
処理速度は向上する。PC５についても計算機２
にバスを占有されることがなくなるので、バス使
用権獲得待ちの時間が減少し、実行効率が向上す
る。
デユアルポートメモリ１−２上にはＩ／Ｏデータ
のコピーが作成される。上位計算機２がＩ／Ｏデ
ータを必要とする場合には直接、Ｉ／Ｏ６をアク
セスする代りにこのメモリをアクセスすればよ
い。この場合、メモリのアクセス時間は一般に
Ｉ／Ｏのアクセス時間より短かいので計算機２の
処理速度は向上する。PC５についても計算機２
にバスを占有されることがなくなるので、バス使
用権獲得待ちの時間が減少し、実行効率が向上す
る。
又、PC５と計算機２の間のデータ転送は、第
２図Ｄに示すようにDPM１−２のＡの部分を使
用して高速に実行可能となる。これは計算機２が
PC５をフロントエンドプロセツサとして利用す
る時等に有用である。
２図Ｄに示すようにDPM１−２のＡの部分を使
用して高速に実行可能となる。これは計算機２が
PC５をフロントエンドプロセツサとして利用す
る時等に有用である。
計算機２がＩ／Ｏ６を直接にアクセスしたい時
には、バスインタフエース装置１に対してＩ／Ｏ
アドレスを使用してアクセスするだけでよい。こ
の時、アドレスデコーダ１−３がＩ／Ｏ６へのア
クセスであると判定して、バスアービタ１−１を
動作させPCバス４の使用権を得る。こうして計
算機２はＩ／Ｏ６を直接アクセス可能になる。こ
れはＩ／Ｏ６上の特に重要な信号に対してアクセ
スする場合や、PC５がダウンしてデユアルポー
トメモリ１−２上のＩ／Ｏデータを更新できなく
なつた時等に都合がよい。
には、バスインタフエース装置１に対してＩ／Ｏ
アドレスを使用してアクセスするだけでよい。こ
の時、アドレスデコーダ１−３がＩ／Ｏ６へのア
クセスであると判定して、バスアービタ１−１を
動作させPCバス４の使用権を得る。こうして計
算機２はＩ／Ｏ６を直接アクセス可能になる。こ
れはＩ／Ｏ６上の特に重要な信号に対してアクセ
スする場合や、PC５がダウンしてデユアルポー
トメモリ１−２上のＩ／Ｏデータを更新できなく
なつた時等に都合がよい。
尚、第１図の構成において、計算機２は通常デ
ユアルポートメモリ１−２のみをアクセスするよ
うにしておき、PCのダウン信号が入力されたと
きデコーダ１−３の動作によりＩ／Ｏ６を直接ア
クセスできるように、Ｉ／Ｏアクセス方法を自動
的に変更させるような応用も可能である。
ユアルポートメモリ１−２のみをアクセスするよ
うにしておき、PCのダウン信号が入力されたと
きデコーダ１−３の動作によりＩ／Ｏ６を直接ア
クセスできるように、Ｉ／Ｏアクセス方法を自動
的に変更させるような応用も可能である。
又、計算機２はデータ伝送装置や、他のPCで
あつても構わないことは言うまでもない。
あつても構わないことは言うまでもない。
以上に述べたように本発明のバスインタフエー
ス装置によれば、上位計算機からPC下位のＩ／
Ｏに対するアクセス時間を速め、かつPCのバス
使用率を向上させて、実行効率を向上させること
が可能である。
ス装置によれば、上位計算機からPC下位のＩ／
Ｏに対するアクセス時間を速め、かつPCのバス
使用率を向上させて、実行効率を向上させること
が可能である。
又、計算機とPC間のデータ転送を、他の共有
メモリやデータ転送装置なしでも高速に行うこと
が可能である。
メモリやデータ転送装置なしでも高速に行うこと
が可能である。
PCがダウンした時や、重要なＩ／Ｏ信号をア
クセスする時等の為に、計算機がPCのバスの使
用権を得て、直接にＩ／Ｏをアクセスすることも
可能である。
クセスする時等の為に、計算機がPCのバスの使
用権を得て、直接にＩ／Ｏをアクセスすることも
可能である。
第１図は本発明のバスインタフエース装置のブ
ロツク図、第２図はバスインタフエース装置のデ
ユアルポートメモリ１−２のデータの流れを説明
する動作説明図である。 １……バスインタフエース装置、１−１……バ
スアービタ、１−２……デユアルポートメモリ、
１−３，１−４……アドレスデコーダ、２……計
算機、３……計算機バス、４……PCバス、５，
５−１，５−２……プログラマブルコントローラ
（PC）、６……Ｉ／Ｏ。
ロツク図、第２図はバスインタフエース装置のデ
ユアルポートメモリ１−２のデータの流れを説明
する動作説明図である。 １……バスインタフエース装置、１−１……バ
スアービタ、１−２……デユアルポートメモリ、
１−３，１−４……アドレスデコーダ、２……計
算機、３……計算機バス、４……PCバス、５，
５−１，５−２……プログラマブルコントローラ
（PC）、６……Ｉ／Ｏ。
Claims (1)
- １ 上位計算機とプログラマブルコントローラの
間に位置して、両者のバスを結合するバスインタ
フエース装置において、上位計算機とプログラマ
ブルコントローラ間で、プログラマブルコントロ
ーラのバスの使用権を調停する為のバスアービタ
と、上位計算機及びプログラマブルコントローラ
の両者から読み書き可能なデユアルポートメモリ
と、上位計算機からのアクセスがプログラマブル
コントローラのバスに対するものか上記デユアル
ポートメモリに対するものかを判定する第１のア
ドレスデコーダと、プログラマブルコントローラ
からのアクセスがプログラマブルコントローラの
バス上のＩ／Ｏに対するものか上記デユアルポー
トメモリに対するものかを判定する第２のアドレ
スデコーダと、上記第２のアドレスデコーダが
Ｉ／Ｏに対するアクセスであると判定したとき、
該Ｉ／Ｏデータを上記デユアルポートメモリの一
部に書き込むＩ／Ｏデータコピー手段から構成さ
れたことを特徴とするバスインタフエース装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21073683A JPS60103476A (ja) | 1983-11-11 | 1983-11-11 | バスインタフエ−ス装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21073683A JPS60103476A (ja) | 1983-11-11 | 1983-11-11 | バスインタフエ−ス装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60103476A JPS60103476A (ja) | 1985-06-07 |
| JPS642985B2 true JPS642985B2 (ja) | 1989-01-19 |
Family
ID=16594253
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21073683A Granted JPS60103476A (ja) | 1983-11-11 | 1983-11-11 | バスインタフエ−ス装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60103476A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63104084A (ja) * | 1986-10-22 | 1988-05-09 | 株式会社日立製作所 | Ｃｒｔコントロ−ラ |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS512873A (en) * | 1974-06-27 | 1976-01-10 | Toyota Motor Co Ltd | Yuatsuhensokukino seigyosochi |
| JPS5326632A (en) * | 1976-08-25 | 1978-03-11 | Hitachi Ltd | Common memory control unit |
| JPS55164922A (en) * | 1979-06-08 | 1980-12-23 | Toshiba Corp | Multimicrocomputer |
| JPS5932811B2 (ja) * | 1980-02-22 | 1984-08-11 | 株式会社日立製作所 | デ−タ伝送システムおよびバスカプラ |
-
1983
- 1983-11-11 JP JP21073683A patent/JPS60103476A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60103476A (ja) | 1985-06-07 |
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