JPH04262445A - 割込みコントローラを有するパーソナル・コンピュータ・システム - Google Patents

割込みコントローラを有するパーソナル・コンピュータ・システム

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JPH04262445A
JPH04262445A JP3252876A JP25287691A JPH04262445A JP H04262445 A JPH04262445 A JP H04262445A JP 3252876 A JP3252876 A JP 3252876A JP 25287691 A JP25287691 A JP 25287691A JP H04262445 A JPH04262445 A JP H04262445A
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フランシス・マイケル・ボネベント
Ernest N Mandese
アーネスト・ネルソン・マンデース
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    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はパーソナルコンピュータ
、特に、マイクロコンピュータのアクティビティの割込
み再指令を行うパーソナルコンピュータに関する。
【０００２】
【従来の技術】一般にパーソナルコンピュータ・システ
ム、特にＩＢＭパーソナルコンピュータは今日の現代社
会の多くの分野にコンピュータ能力を提供するため、広
範な用途を達成している。パーソナルコンピュータ・シ
ステムは通常、デスクトップ、フロアスタンディング又
はポータブルマイクロコンピュータとして規定でき、こ
れらは単一のシステム処理装置及び関連する揮発性又は
非揮発性のメモリ、表示モニタ、キーボード、１台また
は複数台のディスケット駆動装置、固定ディスク記憶装
置、並びにオプションのプリンタを有するシステム装置
で構成されている。これらのシステムの傑出した特徴の
１つは、これらの構成要素を電気的に接続するためにマ
ザーボード又はシステムボードを使用することである。 これらのシステムは主として、シングルユーザに独立し
たコンピューティング機能を与え、かつ個人又は小企業
が購入できるような低い価格になるように設計されてい
る。このようなパーソナルコンピュータ・システムの例
としては、ＩＢＭのパーソナルコンピュータＡＴ、及び
ＩＢＭのパーソナルシステム／２モデル２５、３０、５
０、６０、７０及び８０がある。
【０００３】これらのシステムは２つの一般的なファミ
リーに分類できる。第１のファミリーは通常ファミリー
Ｉモデルと称され、ＩＢＭパーソナル・コンピュータＡ
Ｔ及びその他の「ＩＢＭコンパチブル」機械で具現化さ
れている拡張バスアーキテクチャを使用している。第２
のファミリーはファミリーＩＩモデルと称され、ＩＢＭ
のパーソナルシステム／２モデル５０ないし８０で具現
化されているマイクロ・チャネル拡張バスアーキテクチ
ャを使用している。典型的には、このファミリーＩモデ
ルはシステム処理装置として、広く普及しているインテ
ル８０８８又は８０８６マイクロプロセッサを使用して
いる。これらの処理装置は１メガバイトのメモリをアド
レス指定する能力を有している。典型的には、ファミリ
ーＩＩモデルは、高速度のインテル８０２８６、８０３
８６、及び８０４８６マイクロプロセッサを使用してお
り、これらのマイクロプロセッサは低速なインテル８０
８６マイクロプロセッサをエミュレートするリアル・モ
ード又はいくつかのモデルに対してアドレス指定範囲を
１メガバイトから、４ギガバイトに拡張するプロテクト
モードで作動する。要するに、８０２８６、８０３８６
及び８０４８６プロセッサのリアルモード機能は８０８
６及び８０８８マイクロプロセッサのために作成された
ソフトウェアとのハードウェア互換性を提供する。
【０００４】両方のファミリーにおいて、拡張バスは直
接的な目的を有している、すなわち、オプションカード
又は拡張カード、もしくは機能又はオプションを付加し
て、システムの有用性を拡張するボードの使用を可能と
するものである。拡張バスアーキテクチャが開発される
にしたがい、設けられている複数本のチャネルによって
取り扱われる多数の機能が提供されるようになってきた
。これらの機能としては、マイクロプロセッサによって
発せられるデータ読出しコマンド及び書込みコマンド、
データを移動するための直接メモリアクセスコマンド、
及び各種の装置がマイクロプロセッサのアテンションを
収集し、これを他のタスクに転用する割込み要求がある
。割込み要求の処理では、マイクロプロセッサはサーバ
となり、バスに接続されている他の装置はクライアント
となる。高いシステムスループットを達成するには、シ
ステムが割込み信号をできるだけ迅速に検出し、サービ
スし、リセットすることが望ましい。したがって、シス
テム性能を最適化する際に取り扱うことのできる割込み
信号処理の３つの領域、すなわち、マイクロプロセッサ
に影響を及ぼす割込み信号の検出、サービス、及びリセ
ットがある。本発明以前には、割込み処理は本質的に順
次的なものであり、単一の割込み経路又は限定された少
ない数の経路によってこのような論理割込みを与える複
数の装置の連続アドレス指定によるリセットを必要とす
る多数の論理割込みの発生によって、スループットを大
幅に損なう可能性をもたらす。この欠陥はデータバスに
対する制御が、各々がデータバスの制御を行う複数の装
置間で共用されるアーキテクチャの場合に特に重要なも
のとなる。このような装置は「バスマスタ」として知ら
れている。
【０００５】
【発明が解決しようとする課題及び課題を解決するため
の手段】本発明の目的は、上述の一般的な型式のパーソ
ナルコンピュータ・システムの割込み信号の処理を改善
することである。本発明のこの目的を実現するにあたり
、複数の論理割込みを単一のリセット信号によって非割
込み信号状態にリセットする機能が提供される。
【０００６】本発明の他の目的は、いずれもがシステム
マイクロプロセッサからバスの制御を要求する多数のバ
スマスタ装置間で、拡張バスに対する制御が共用される
パーソナルコンピュータ・システムの作動を向上させる
ことである。本発明のこの目的を実現するにあたり、割
込みコントローラは単一のリセット信号によって複数の
バスマスタ装置をリセットするように機能する。
【０００７】
【実施例】本発明を本発明の好ましい実施例を示す添付
図面を参照して、以下詳細に説明するが、以下の説明を
始める前に、当業者が本発明の望ましい結果を達成する
一方、ここで説明される本発明を修正できることを理解
されたい。したがって、以下の説明は当業者を対象とし
た、広範囲の教示的な開示であって、本発明を限定する
ものではないことを理解すべきである。
【０００８】次に、添付図面を詳細に参照すると、本発
明を実施するマイクロコンピュータが、総括的に１０で
示されている（図１）。上述のように、コンピュータ１
０は関連するモニタ１１、キーボード１２、及びプリン
タ又はプロッタ１４を有している。コンピュータ１０は
装飾外部部材１６（図２）及び内部シールド部材１８に
よって形成されたカバー１５を有しており、この内部シ
ールド部材１８はシャーシ１９と協働して、ディジタル
データを処理し、記憶するための電気的に駆動されるデ
ータ処理及び記憶構成要素を受け入れるための包囲され
、シールドされた容積を規定している。これらの構成要
素の少なくともいくつかは、多層板２０すなわちマザー
ボードに取り付けられており、この多層板はシャーシ１
９に取り付けられ、上述の構成要素、及びフロッピィデ
ィスク駆動装置、各種の形態の直接アクセス記憶装置、
アクセサリカード又はボードなどのような関連要素を含
むコンピュータ１０の構成要素を電気的に相互接続する
ための手段を提供している。以下で詳細に説明するよう
に、母板２０には、マイクロコンピュータの作動構成要
素間との入出力信号の通路が設けられている。
【０００９】シャーシ１９は基板２２、前部パネル２４
、及び後部パネル２５を有している（図２）。前部パネ
ル２４は、磁気ディスク又は光ディスクのディスク駆動
機構、テープバックアップ駆動機構等のようなデータ記
憶装置を受け入れるための少なくとも１つのオープンベ
イ（図示の形状では、４つ）を規定している。図示の形
状では、一対の上部ベイ２６、２８及び一対の下部ベイ
２９、３０が設けられている。上部ベイの一方２６は、
（３．５インチ駆動機構として知られている駆動機構の
ような）第１のサイズの周辺駆動機構を受け入れるよう
に適合され、他方２８は、（３．５インチ及び５．２５
インチのような）２つのサイズのうち選択されたものの
駆動機構を受け入れるように適合され、また下部ベイは
１つのサイズ（３．５インチ）だけの装置を受け入れる
ように適合されている。１台のフロッピィディスク駆動
機構が図１に示されているが、これは挿入されたディス
ケットを受け入れ、ディスケットを使用して、一般に公
知のように、データの受取り、記憶、及び送出を行うこ
とのできる着脱可能媒体直接アクセス記憶装置である。
【００１０】上記の構造を本発明と関連付ける前に、パ
ーソナルコンピュータ・システム１０の一般的な作動の
概要は検討するのに値する。図３には、母板２０に取り
付けられた構成要素、ならびにパーソナルコンピュータ
・システムの入出力スロット及び他のハードウェアに対
する母板の接続を含む、本発明によるシステム１０のよ
うなコンピュータシステムの各種の構成要素を示すパー
ソナルコンピュータ・システムのブロック図が示されて
いる。母板には、高速ＣＰＵローカルバス３４によって
、バス制御タイミング装置３５を介してメモリ制御装置
３６に接続されたマイクロプロセッサを備えているシス
テムプロセッサ３２が接続されており、メモリ制御装置
はさらに揮発性ランダムアクセスメモリ（ＲＡＭ）３８
に接続されている。適当なマイクロプロセッサは使用さ
れることができるが、１つの適切なマイクロプロセッサ
はインテル社によって販売されている８０３８６である
。
【００１１】図３のシステムブロック図を詳細に参照し
て本発明は後述されるが、以下の説明を開始するに当た
り、本発明による装置及び方法は他のハードウェア構成
の母板とともに使用されることを意図していることを理
解すべきである。たとえば、システムプロセッサはイン
テル８０２８６又は８０４８６マイクロプロセッサであ
ってもよい。
【００１２】図３において、ＣＰＵローカルバス３４（
データ、アドレス及び制御構成要素を備えている）はマ
イクロプロセッサ３２、数値演算コプロセッサ３９、キ
ャッシュコントローラ４０、及びキャッシュメモリ４１
を接続するために設けられている。ＣＰＵローカルバス
３４にはバッファ４２も結合されている。バッファ４２
自体は、アドレス、データ及び制御構成要素をまた備え
ている（ＣＰＵローカルバスに比較して）低速システム
バス４４に接続されている。このシステムバス４４はバ
ッファ４２と他のバッファ６８間に延びている。システ
ムバス４４はさらにバス制御装置及びタイミング装置３
５及びＤＭＡ装置４８に接続されている。ＤＭＡ装置４
８は中央アービトレーション装置４９及びＤＭＡコント
ローラ５０を備えている。バッファ５１はシステムバス
４４と、マイクロチャネルバス５２のようなオプション
機能バス間のインタフェースを提供する。バス５２には
、マイクロチャネル・アダプタカードを受け入れるため
の複数の入出力スロット５４が接続されており、これら
のスロットはさらに入出力装置又はメモリに接続されて
いる。アダプタカードはバスマスタカードとして知られ
ているタイプの１枚又は複数枚のカードを含むことがで
き、これらカードの各々はバス５２のシステム制御を要
求し、かつこれらのカードの各々はこれによって１つ又
は複数のスレーブ装置とのデータ交換を制御する。バス
マスタカードに関連したスレーブ装置は、システム内で
使用するためのメモリのみを本質的に提供するメモリス
レーブであっても、あるいはシステム外で情報及びデー
タを交換する機能を提供する入出力スレーブであっても
かまわない。単なる例として、バスマスタカードは固定
ディスク駆動機構又はハードディスク駆動機構及び光記
憶駆動機構等の一連の非着脱可能又は着脱可能媒体の直
接アクセス記憶装置にアクセスを行う小型コンピュータ
システム・インターフェース（ＳＣＳＩ）カードであっ
てもかまわない。
【００１３】アービトレーション制御バス５５はＤＭＡ
コントローラ５０及び中央アービトレーション装置４９
を、入出力スロット５４及びディスケットアダプタ５６
に結合している。システムバス４４にはまた、メモリコ
ントローラ５９、アドレスマルチプレクサ６０、及びデ
ータバッファ６１を備えているメモリ制御装置３６が接
続されている。メモリ制御装置３６はさらに、ＲＡＭモ
ジュール３８で表されるようなランダムアクセスメモリ
に接続されている。メモリ制御装置３６はＲＡＭ３８の
特定の領域に対してマイクロプロセッサ３２との間でア
ドレスをマッピングするための論理回路を含んでいる。 この論理回路は、あらかじめＢＩＯＳによって占有され
るＲＡＭを再要求するように使用される。メモリコント
ローラ３６はさらに、ＲＯＭ６４を使用可能又は使用禁
止にするように使用されるＲＯＭ選択信号（ＲＯＭＳＥ
Ｌ）を発生する。
【００１４】基本の１メガバイトのＲＡＭモジュールを
有するマイクロコンピュータシステム１０が示されてい
るが、追加のメモリは、図３でオプションのメモリモジ
ュール６５〜６７によって表されているように接続され
ることができる。説明だけのため、本発明は基本の１メ
ガバイトのメモリモジュール３８を参照して説明する。
【００１５】ラッチバッファ６８はシステムバス４４と
回路板入出力バス６９間に接続されている。母板入出力
バス６９はアドレス、データ、及び制御構成要素をそれ
ぞれ含んでいる。母板入出力バス６９に沿って、各種の
入出力アダプタ、ならびにディスプレイアダプタ７０（
表示装置１１を駆動するのに使用される）のような他の
構成要素、ＣＭＯＳクロック７２、以下においてＮＶＲ
ＡＭと称される不揮発性ＣＭＯＳ　　ＲＡＭ７４、ＲＳ
２３２アダプタ７６、パラレルアダプタ７８、複数のタ
イマ８０、ディスケットアダプタ５６、割込みコントロ
ーラ８４、及び読取り専用メモリ６４が結合されている
。読取り専用メモリ６４は入出力装置と、マイクロプロ
セッサ３２のオペレーティングシステム間のインタフェ
ースに使用されるＢＩＯＳを含んでいる。ＲＯＭ６４に
記憶されているＢＩＯＳは、ＢＩＯＳの実行時間を減少
するためにＲＡＭ３８にコピーされることができる。 ＲＯＭ６４は、（ＲＯＭＳＥＬ信号を介して）さらにメ
モリ制御装置３６に応答する。ＲＯＭ６４がメモリコン
トローラ３６によって使用可能にされると、ＢＩＯＳは
ＲＯＭによって実行される。ＲＯＭ６４がメモリコント
ローラ３６によって使用禁止にされると、ＲＯＭはマイ
クロプロセッサ３２からのアドレス照会に応答しない（
すなわち、ＢＩＯＳはＲＡＭによって実行される）。
【００１６】クロック７２は時刻の計算に使用され、Ｎ
ＶＲＡＭはシステム構成データを記憶するのに使用され
る。すなわち、ＮＶＲＡＭはシステムの現行の構成を記
述する値を含む。たとえば、ＮＶＲＡＭは固定ディスク
又はディスケットの容量、表示装置の型式、メモリ量、
時間、日付などを記述する情報を含んでいる。特に重要
なのは、ＮＶＲＡＭがデータを含んでおり（１ビットで
よい）、このデータをメモリ制御装置３６が使用して、
ＢＩＯＳがＲＯＭ又は、ＲＡＭによって実行されるか否
か、ＢＩＯＳ　　ＲＡＭによって使用されることを意図
されているＲＡＭを要求するか否かを判定することであ
る。さらに、これらのデータはＳＥＴ構成のような特別
な構成プログラムが実行された場合は常に、ＮＶＲＡＭ
に記憶される。ＳＥＴ構成プログラムの目的は、システ
ムの構成を特徴付ける数値をＮＶＲＡＭに記憶すること
にある。
【００１７】上述のように、コンピュータは一般にカバ
ー１５を有しており、このカバー１５はシャーシ１９と
協働して、マイクロコンピュータの上述の構成要素を収
めるための閉鎖され、シールドされた空間を形成する。 カバーは成形可能な合成材料製の一体成形構成要素であ
る外部装飾カバー部材１６、及び装飾カバー部材の構成
に適合するように形成された金属薄板ライナー１８によ
って形成されるのが好ましい。しかしながら、カバーは
他の公知の方法でも作成できるものであって、本発明の
有用性は上述の型式のケースに限定されるものではない
。
【００１８】上述のように、コンピュータ１０はマイク
ロプロセッサ３２による操作のためにデータの授受を行
うバスに結合されたディスケットアダプタ５６のような
複数の入出力装置を有している。本発明によれば、この
ような装置の各々はマイクロプロセッサ３２へのアクセ
ス要求を示す論理割込み信号を発生することができ、か
つ非割込み状態に遠隔でリセットできるものであり、こ
のような複数の装置のすべては、これによって発生され
る論理割込み信号をバスの共通物理チャネルすなわちバ
スの導電路を介して送出する。これは論理割込み（複数
の装置の各々で発生し、おそらくはこれに記憶される）
と、物理割込みの間の差異を生じさせ、後者は対応する
導電路上で信号を生じる。単一の物理割込みのあとに複
数の論理割込みがあってもかまわない。
【００１９】後の事項が特に当てはまるのは、１台又は
複数台の装置が「バス・マスタ」として公知のタイプの
ものである場合である。バスマスタ装置は、制御が放棄
されるまで、バス上で、あるいはこれを介してデータバ
スの指令及びデータの直接転送を行う装置である。多く
のバスマスタ装置は本質的に、複数のクライアントに対
するサーバとして役立つ。本発明が意図しているような
多くの装置は、１つ又は複数のレジスタを有し、これら
のレジスタには、論理割込みのカウントが累積され、バ
スマスタ装置は複数のクライアント装置から論理割込み
として発生される割込みを、物理割込みチャネルに連続
的に提示するように機能する。
【００２０】本発明による割込みコントローラ８４は、
マイクロプロセッサ３２及びバスに結合され、共通チャ
ネルを介した割込み信号の送出を認識し、かつ割込みリ
セット信号を周期的に発生し、複数の入出力装置の１台
又は複数台にリセット信号を送出し、このような装置を
マイクロプロセッサに対するアクセスの要求がないこと
を示す状態にセットする。別の言い方をすれば、割込み
コントローラはリセット信号を出し、この信号は特定の
チャネルの物理割込みに寄与する装置によって受け取ら
れた場合、このような装置の１つ又は全部の割込み状態
をリセットし、信号コマンドの発行時にすべての割込み
の割込みチャネルをクリアする。これは発行されたリセ
ットコマンドが特定の装置にアドレス指定され、同一チ
ャネルを使用して他の装置をこのチャネル上で物理割込
みさせ続ける従来の方法とは区別されるものである。
【００２１】思慮深い読者には感得されるように、単一
のバスマスタ装置のレジスタに累積されるか、又は特定
の物理割込みチャネル上のすべての論理割込みを、単一
のコマンドを出してクリアすることは、割込みのリセッ
トの最適化に寄与し、これによって本発明の上述の目的
を実現する。
【００２２】上述のように、本発明は、バスによって接
続された少なくとも１つの入出力装置、上述のＳＣＳＩ
コントローラのようなバスに制御を要求し、実行するこ
とができるバスマスタ装置であることを意図している。 さらに、このような場合のコンピュータシステムは、バ
スマスタ装置の制御のもとで、データの送受信を行うこ
とのできる１つ又は複数のスレーブ装置を備えている。 スレーブ装置はバス・マスタ装置の制御のもとでメモリ
機能を提供するメモリスレーブ装置であっても、あるい
はバスマスタ装置の制御のもとで入出力機能を提供する
入出力スレーブ装置であってもかまわない。このような
入出力機能はたとえば、ビデオイメージに関連するよう
な特別なイメージ表示又は収集機能にすぎないこともあ
る。
【００２３】本発明が意図するところは、上述のバスマ
スタ装置のようなバスに接続された少なくとも１台の入
出力装置が、保留で、クリアされていない割込みのカウ
ントを記憶できる割込みレジスタを有することである。 このような環境の割込み要求は、クリアされていない割
込みの保留カウントが０より大きい場合、割込みコント
ローラ８４に対して割込み要求を発生することによって
、マイクロプロセッサに連続的に供給される。装置に対
する単一のリセット割込みコマンドは割込みカウントを
リセットし、割込みカウントが０に等しいか又は０より
小さい場合、割込み要求を撤回させる。特に、本発明は
サブシステム制御ブロック（ＳＣＢ）アーキテクチャと
して公知のアーキテクチャで使用され、このアーキテク
チャでは、バスマスタ入出力装置は多数の先のコマンド
が単一の物理割込みをマイクロプロセッサに提示するこ
とによって完了したことを示す。論理割込みの指示はレ
ジスタに保持され、かつ各コマンドに関連付けられた制
御ブロックに入れられる。マイクロプロセッサが各論理
割込みを処理した装置への信号に対して、一連の複数の
コマンドを使用するよりもむしろ、単一のコマンドを使
用して、複数の論理割込みをリセットする。これはバス
の使用を最適化し、他の装置がアクセスできるようにこ
れを解放する一方、割込みコントローラも解放するので
、このコントローラを使用して、他の場合よりも短時間
で他の装置からの割込み要求を送信することができる。 複数のクライアントに対してサーバとして機能すること
のできる入出力装置又はバスマスタは、一連のクライア
ントに対してバスの支配権を連続的に得ることが理解さ
れよう。同時に、割込みコントローラは、サーバ装置が
バス制御に対して他の方法で過剰な要求を行った場合に
、バスの支配権を再度得ることができる。バスに対する
アクセスがすべて競合している複数のクライアント装置
間のアービトレーションを単一のコマンドでリセットす
るこのような能力は、本発明の著しい利点であると考え
られる。単一のコマンドを選択された単一のバスマスタ
装置に送って、このバスマスタ装置のクライアント装置
によって発生された割込みをリセットすることによって
、この機能を実施することが好ましい。
【００２４】本発明はさらに、開示されたような環境の
負数の記憶論理割込み信号を示す状態に、割込みレジス
タをセットすることのできる割込みリセット信号の送出
に及ぶものである。このような機能は関連する装置群か
らの割込み信号のリセットと、バス及び又はマイクロプ
ロセッサへの制御要求の再主張間にある程度の時間を確
保するのに役立つものである。
【００２５】上述のサブシステム制御ブロックアーキテ
クチャに関連して、制御ブロックは３２のような所定数
のビットを有するディジタル信号からなる。この信号は
、各々が信号内の規定されたビット数を有しているコン
ポーネントに分割される。単なる例として、３２ビット
の信号は信号をコマンドと識別する最初の８ビット、割
込みレジスタが減分されるべき論理割込みの数を与える
４ビット、リセットコマンドによって使用されない予備
ビット、コマンドが指令される装置の割込み機能を使用
可能又は使用禁止にするように使用されるか、又はコマ
ンドの実行後に割込みを使用禁止にする２ビット、なら
びにリセットコマンドで使用されないものとして無視さ
れる残りのビットを有する。このようなコマンドは通常
、コマンドレジスタにロードされ、コマンドレジスタに
アクセスするように指令された特定の装置を識別し、発
行されるコマンドを受け取るアテンションレジスタによ
る信号の発行を待って、コマンド・レジスタに保持され
る。
【図面の簡単な説明】
【図１】本発明を実施するパーソナルコンピュータの透
視図である。
【図２】シャーシ、カバー、電気機械的直接アクセス記
憶装置及び母板を含み、図１のパーソナルコンピュータ
のいくつかの要素の間のいくつかの関係を示す分解斜視
図である。
【図３】図１及び図２のパーソナルコンピュータのいく
つかの構成要素の概略図である。
【符号の説明】
１０　　コンピュータ １１　　表示装置 １２　　キーボード １４　　プリンタ又はプロッタ １５　　カバー １８　　内部シールド部材 １９　　シャーシ ２０　　多層母板 ２２　　ベース ２４　　前面パネル ２５　　後部パネル ３２　　マイクロプロセッサ ８４　　割込みコントローラ

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】データを転送するための多重チャネルバス
    と、データを操作するための、前記バスに接続されたマ
    イクロプロセッサと、各々は前記マイクロプロセッサに
    対するアクセス要求を示す論理割込み信号を発生するこ
    とができ、非割込み状態に遠隔でリセットでき、かつす
    べてが発生された論理信号を前記バスの共通物理チャネ
    ルを通して送出し、前記マイクロプロセッサによる処理
    のためにデータを授受するために前記バスに結合された
    複数の入出力装置と、前記共通チャネルを介した割込み
    信号の送出を認識し、かつ割込みリセット信号を定期的
    に発生し、前記複数の入出力装置のすべてに対してリセ
    ット信号を送出し、該装置のすべてを前記マイクロプロ
    セッサに対するアクセスの要求がないことを示す状態に
    同時にセットするために、前記マイクロプロセッサ及び
    前記バスに結合された割込みコントローラとを備えてい
    ることを特徴とするパーソナルコンピュータ・システム
    。
  2. 【請求項２】前記入出力装置の少なくとも１つは、前記
    バス上で制御を要求し、実行することのできるバス・マ
    スタ装置で、該バス・マスタ装置の制御のもとでデータ
    の送受信を行うことのできるスレーブ装置を備えている
    ことを特徴とする請求項１記載のパーソナルコンピュー
    タ・システム。
  3. 【請求項３】前記スレーブ装置は前記バスマスタ装置の
    制御のもとでメモリ機能を提供するためのメモリスレー
    ブ装置であることを特徴とする請求項２記載のパーソナ
    ルコンピュータ・システム。
  4. 【請求項４】前記スレーブ装置は前記バスマスタ装置の
    制御のもとで入出力機能を提供するための入出力スレー
    ブ装置であることを特徴とする請求項２記載のパーソナ
    ルコンピュータ・システム。
  5. 【請求項５】前記入出力装置の少なくとも１台は前記マ
    イクロプロセッサに対するアクセス要求信号を連続的に
    送るために複数の論理割込み信号を記憶できる割込みレ
    ジスタを有し、割込みリセット信号を送出する前記割込
    みコントローラは、前記割込みレジスタを記憶されてい
    る論理割込み信号が存在しないことを示す状態にセット
    することができることを特徴とする請求項１記載のパー
    ソナルコンピュータ・システム。
  6. 【請求項６】前記入出力装置の少なくとも１台は前記マ
    イクロプロセッサに対するアクセス要求信号を連続的に
    送るために複数の論理割込み信号を記憶できる割込みレ
    ジスタを有し、割込みリセット信号を送出する前記割込
    みコントローラは、前記割込みレジスタを記憶論理割込
    み信号の負数を示す状態にセットすることができること
    を特徴とする請求項１記載のパーソナルコンピュータ・
    システム。
  7. 【請求項７】データを転送するための多重チャネルバス
    であって、このバスのいくつかのチャネルは高速データ
    バスを規定し、このバスの他のチャネルは低速なデータ
    バスを規定する多重チャネルバスと、リアル動作モード
    及びプロテクト動作モードを有し、前記高速データバス
    に接続されている高速マイクロプロセッサと、前記高速
    データバスに結合された揮発性メモリと、前記低速デー
    タバスに結合された非揮発性メモリと、前記高速データ
    バスと前記低速データバス間の通信を行うバスコントロ
    ーラと、前記揮発性メモリと前記非揮発性メモリに結合
    され、この揮発性メモリと前記高速マイクロプロセッサ
    間の通信を調整するメモリ制御装置と各々が前記バスの
    制御ならびに前記マイクロプロセッサ及びメモリへのア
    クセスのための要求を示す論理割込みを発生でき、各々
    が非割込み状態に遠隔的にリセットでき、かつすべてが
    これらによって発生された論理割込み信号を前記バスの
    共通物理チャネルを通して送出し、前記マイクロプロセ
    ッサ及び前記メモリとのデータを交換するために前記バ
    スに結合された複数のバスマスタ装置と、前記共通チャ
    ネルを介した割込み信号の送出を認識し、かつ割込みリ
    セット信号を周期的に発生し、前記複数のバスマスタ装
    置のすべてに対してリセット信号を送出し、該装置のす
    べてを前記バスに対する制御要求がないことを示す状態
    に同時にセットするために、前記マイクロプロセッサ及
    び前記バスに結合された割込みコントローラとを備えて
    いることを特徴とするパーソナルコンピュータ・システ
    ム。
  8. 【請求項８】前記複数のバス・マスタ装置の少なくとも
    １つは前記バスの制御要求信号を連続的に送るために複
    数の論理割込み信号を記憶できる割込みレジスタを有し
    、割込みリセット信号を送出する前記割込みコントロー
    ラは、前記割込みレジスタを記憶されている論理割込み
    信号が存在しないことを示す状態にセットすることがで
    きることを特徴とする請求項７記載のパーソナルコンピ
    ュータ・システム。
  9. 【請求項９】前記複数のバス・マスタ装置の少なくとも
    １つは前記バスの制御要求信号を連続的に送るために複
    数の論理割込み信号を記憶できる割込みレジスタを有し
    、割込みリセット信号を送出する前記割込みコントロー
    ラは、前記割込みレジスタを記憶されている論理割込み
    信号の負数を示す状態にセットすることができることを
    特徴とする請求項７記載のパーソナルコンピュータ・シ
    ステム。
  10. 【請求項１０】データを転送するための多重チャネルバ
    スと、データを操作するための、前記バスに接続された
    マイクロプロセッサと、各々が前記マイクロプロセッサ
    に対するアクセスの要求を示す論理割込み信号を発生す
    ることができ、非割込み状態に遠隔でリセットでき、前
    記マイクロプロセッサによる処理のためにデータを授受
    する前記バスに結合された複数の入出力装置であって、
    該装置の少なくとも１つは、前記バス上で制御を要求し
    、実行することのできるバスマスタ装置で、該装置の少
    なくとも他の１つは前記バスマスタ装置の制御のもとで
    データの送受を行うことのできるスレーブ装置で、該装
    置の少なくとも１つは前記マイクロプロセッサへのアク
    セス要求信号を連続的に送るために複数の論理割込み信
    号を記憶できる割込みレジスタを有し、前記複数の装置
    のすべてはこれらによって発生された論理割込みを前記
    バスの共通物理チャネルを通して送出する複数の入出力
    装置と、前記共通チャネルを介した割込み信号の送出を
    認識し、かつ割込みリセット信号を周期的に発生し、前
    記複数の入出力装置のすべてに対してリセット信号を送
    出し、該装置のすべてを前記マイクロプロセッサへのア
    クセス要求がないことを示す状態に同時にセットするた
    めに、前記マイクロプロセッサ及び前記バスに結合され
    た割込みコントローラであって、割込みリセット信号を
    送出する前記割込みコントローラは、前記割込みレジス
    タを記憶されている論理割込み信号の負数を示す状態に
    セットすることができる割込みコントローラとを備えて
    いることを特徴とするパーソナルコンピュータ・システ
    ム。
  11. 【請求項１１】データを転送するための多重チャネルバ
    スであって、該バスのいくつかのチャネルが高速データ
    バスを規定し、該バスの他のチャネルが低速なデータバ
    スを規定する多重チャネルバスと、リアル動作モード及
    びプロテクト動作モードの操作を有し、前記高速データ
    バスに接続されている高速マイクロプロセッサと、前記
    高速データバスに結合された揮発性メモリと、前記低速
    データバスに結合された非揮発性メモリと、前記高速デ
    ータバスと前記低速データバス間の通信を行うバスコン
    トローラと、前記揮発性メモリ及び前記非揮発性メモリ
    に結合され、該揮発性メモリと前記高速マイクロプロセ
    ッサ間の通信を調整するメモリ制御装置と、各々は複数
    個の論理割込み信号を記憶することのできる割込みレジ
    スタを有し、前記バス制御並びに前記マイクロプロセッ
    サ及びメモリへのアクセス要求を示す論理割込み信号を
    発生でき、各々が非割込み状態に遠隔的にリセットでき
    、かつすべてがこれらによって発生された論理割込みを
    前記バスの共通物理チャネルを通して送出し、前記マイ
    クロプロセッサ及び前記メモリとのデータを交換するた
    めに前記バスに結合された複数のバスマスタ装置と、前
    記共通チャネルを介した割込み信号の送出を認識し、か
    つ割込みリセット信号を周期的に発生し、前記複数のバ
    スマスタ装置の選択された装置にこのようなリセット信
    号を送出し、該バスマスタ装置のレジスタを前記マイク
    ロプロセッサへのアクセス要求がないことを示す状態に
    セットするために、前記マイクロプロセッサ及び前記バ
    スに結合された割込みコントローラとを備えていること
    を特徴とするパーソナルコンピュータ・システム。
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