JP2533254B2 - 割込みコントロ―ラを有するパ―ソナル・コンピュ―タ・システム - Google Patents

割込みコントロ―ラを有するパ―ソナル・コンピュ―タ・システム

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JP2533254B2
JP2533254B2 JP3252876A JP25287691A JP2533254B2 JP 2533254 B2 JP2533254 B2 JP 2533254B2 JP 3252876 A JP3252876 A JP 3252876A JP 25287691 A JP25287691 A JP 25287691A JP 2533254 B2 JP2533254 B2 JP 2533254B2
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interrupt
microprocessor
personal computer
computer system
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アーネスト・ネルソン・マンデース
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    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14Handling requests for interconnection or transfer
    • G06F13/20Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/24Handling requests for interconnection or transfer for access to input/output bus using interrupt

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明はパーソナル・コンピュー
タ、特に、マイクロコンピュータのアクティビティの割
込み再指令を行うパーソナル・コンピュータに関する。
【0002】
【従来の技術】一般にパーソナル・コンピュータ・シス
テム、特にIBMパーソナル・コンピュータは今日の現
代社会の多くの分野にコンピュータ能力を提供するた
め、広範な用途を達成している。パーソナル・コンピュ
ータ・システムは通常、デスクトップ、フロアスタンデ
ィング又はポータブルマイクロコンピュータとして規定
でき、これらは単一のシステム処理装置及び関連する揮
発性又は非揮発性のメモリ、表示モニタ、キーボード、
1台または複数台のディスケット駆動装置、固定ディス
ク記憶装置、並びにオプションのプリンタを有するシス
テム装置で構成されている。これらのシステムの傑出し
た特徴の1つは、これらの構成要素を電気的に接続する
ためにマザーボード又はシステムボードを使用すること
である。これらのシステムは主として、シングルユーザ
に独立したコンピューティング機能を与え、かつ個人又
は小企業が購入できるような低い価格になるように設計
されている。このようなパーソナル・コンピュータ・シ
ステムの例としては、IBMのパーソナル・コンピュー
タAT、及びIBMのパーソナル・システム/2モデル
25、30、50、60、70及び80がある。
【0003】これらのシステムは2つの一般的なファミ
リーに分類できる。第1のファミリーは通常ファミリー
Iモデルと称され、IBMパーソナル・コンピュータA
T及びその他の「IBMコンパチブル」機械で具現化さ
れている拡張バス・アーキテクチャを使用している。第
2のファミリーはファミリーIIモデルと称され、IB
Mのパーソナル・システム/2モデル50ないし80で
具現化されているマイクロ・チャネル拡張バス・アーキ
テクチャを使用している。典型的には、このファミリー
Iモデルはシステム処理装置として、広く普及している
インテル8088又は8086マイクロプロセッサを使
用している。これらの処理装置は1メガバイトのメモリ
をアドレス指定する能力を有している。典型的には、フ
ァミリーIIモデルは、高速度のインテル80286、
80386、及び80486マイクロプロセッサを使用
しており、これらのマイクロプロセッサは低速なインテ
ル8086マイクロプロセッサをエミュレートするリア
ル・モード又はいくつかのモデルに対してアドレス指定
範囲を1メガバイトから、4ギガバイトに拡張するプロ
テクトモードで作動する。要するに、80286、80
386及び80486プロセッサのリアルモード機能は
8086及び8088マイクロプロセッサのために作成
されたソフトウェアとのハードウェア互換性を提供す
る。
【0004】両方のファミリーにおいて、拡張バスは直
接的な目的を有している、すなわち、オプションカード
又は拡張カード、もしくは機能又はオプションを付加し
て、システムの有用性を拡張するボードの使用を可能と
するものである。拡張バス・アーキテクチャが開発され
るにしたがい、設けられている複数本のチャネルによっ
て取り扱われる多数の機能が提供されるようになってき
た。これらの機能としては、マイクロプロセッサによっ
て発せられるデータ読出しコマンド及び書込みコマン
ド、データを移動するための直接メモリアクセスコマン
ド、及び各種の装置がマイクロプロセッサのアテンショ
ンを収集し、これを他のタスクに転用する割込み要求が
ある。割込み要求の処理では、マイクロプロセッサはサ
ーバとなり、バスに接続されている他の装置はクライア
ントとなる。高いシステム・スループットを達成するに
は、システムが割込み信号をできるだけ迅速に検出し、
サービスし、リセットすることが望ましい。したがっ
て、システム性能を最適化する際に取り扱うことのでき
る割込み信号処理の3つの領域、すなわち、マイクロプ
ロセッサに影響を及ぼす割込み信号の検出、サービス、
及びリセットがある。従来の割込み処理は本質的になさ
れていたため、単一の割込み経路又は限定された少ない
数の経路によってこのような論理割込みを与える複数の
装置を連続的にアドレス指定することによりリセットさ
れる必要のある多数の論理割込みが発生した場合、によ
って、スループットを大幅に損なう可能性がある。この
欠陥はデータ・バスに対する制御が、各々がデータ・バ
スの制御を行う複数の装置間で共用されるアーキテクチ
ャの場合に特に重大なものとなる。このような装置は
「バス・マスタ」として知られている。
【0005】
【発明が解決しようとする課題及び課題を解決するため
の手段】本発明の目的は、上述の一般的な型式のパーソ
ナル・コンピュータ・システムの割込み信号の処理を改
善することである。本発明のこの目的を実現するにあた
り、複数の論理割込みを単一のリセット信号によって非
割込み信号状態にリセットする機能が提供される。
【0006】本発明の他の目的は、システムマイクロプ
ロセッサからバスの制御を要求する多数のバス・マスタ
装置間で、拡張バスに対する制御が共用されるパーソナ
ル・コンピュータ・システムの作動を向上させることで
ある。本発明のこの目的を実現するにあたり、割込みコ
ントローラは単一のリセット信号によって複数のバス・
マスタ装置をリセットするように機能する。
【0007】
【実施例】本発明を本発明の好ましい実施例を示す添付
図面を参照して、以下詳細に説明するが、以下の説明を
始める前に、当業者が本発明の望ましい結果を達成する
一方、ここで説明される本発明を修正できることを理解
されたい。したがって、以下の説明は当業者を対象とし
た、広範囲の教示的な開示であって、本発明を限定する
ものではないことを理解すべきである。
【0008】次に、添付図面を詳細に参照すると、本発
明を実施するマイクロコンピュータが、総括的に10で
示されている(図1)。上述のように、コンピュータ1
0は関連するモニタ11、キーボード12、及びプリン
タ又はプロッタ14を有している。コンピュータ10は
装飾外部部材16(図2)及び内部シールド部材18に
よって形成されたカバー15を有しており、この内部シ
ールド部材18はシャーシ19と協働して、ディジタル
・データを処理し、記憶するための電気的に駆動される
データ処理及び記憶構成要素を受け入れるための包囲さ
れ、シールドされた容積を規定している。これらの構成
要素の少なくともいくつかは、多層板20すなわちマザ
ーボードに取り付けられており、この多層板はシャーシ
19に取り付けられ、上述の構成要素、及びフロッピィ
ディスク駆動装置、各種の形態の直接アクセス記憶装
置、アクセサリ・カード又はボードなどのような関連要
素を含むコンピュータ10の構成要素を電気的に相互接
続するための手段を提供している。以下で詳細に説明す
るように、マザーボード20には、マイクロコンピュー
タの作動構成要素間との入出力信号の通路が設けられて
いる。
【0009】シャーシ19は基板22、前部パネル2
4、及び後部パネル25を有している(図2)。前部パ
ネル24は、磁気ディスク又は光ディスクのディスク駆
動機構、テープバックアップ駆動機構等のようなデータ
記憶装置を受け入れるための少なくとも1つのオープン
・ベイ(図示の形状では、4つ)を規定している。図示
の形状では、一対の上部ベイ26、28及び一対の下部
ベイ29、30が設けられている。上部ベイの一方26
は、(3.5インチ駆動機構として知られている駆動機
構のような)第1のサイズの周辺駆動機構を受け入れる
ように適合され、他方28は、(3.5インチ及び5.
25インチのような)2つのサイズのうち選択されたも
のの駆動機構を受け入れるように適合され、また下部ベ
イは1つのサイズ(3.5インチ)だけの装置を受け入
れるように適合されている。1台のフロッピィ・ディス
ク駆動機構が図1に示されているが、これは挿入された
ディスケットを受け入れ、ディスケットを使用して、一
般に公知のように、データの受取り、記憶、及び送出を
行うことのできる着脱可能媒体直接アクセス記憶装置で
ある。
【0010】上記の構造を本発明と関連付ける前に、パ
ーソナル・コンピュータ・システム10の一般的な作動
の概要は検討するのに値する。図3には、マザーボード
20に取り付けられた構成要素、ならびにパーソナル・
コンピュータ・システムの入出力スロット及び他のハー
ドウェアに対するマザーボードの接続を含む、本発明に
よるシステム10のようなコンピュータ・システムの各
種の構成要素を示すパーソナル・コンピュータ・システ
ムのブロック図が示されている。マザーボードには、高
速CPUローカル・バス34によって、バス制御タイミ
ング装置35を介してメモリ制御装置36に接続された
マイクロプロセッサを備えているシステムプロセッサ3
2が接続されており、メモリ制御装置はさらに揮発性ラ
ンダムアクセスメモリ(RAM)38に接続されてい
る。適当なマイクロプロセッサは使用されることができ
るが、1つの適切なマイクロプロセッサはインテル社に
よって販売されている80386である。
【0011】図3のシステムブロック図を詳細に参照し
て本発明は後述されるが、以下の説明を開始するに当た
り、本発明による装置及び方法は他のハードウェア構成
のマザーボードとともに使用されることを意図している
ことを理解すべきである。たとえば、システムプロセッ
サはインテル80286又は80486マイクロプロセ
ッサであってもよい。
【0012】図3において、CPUローカル・バス34
(データ、アドレス及び制御構成要素を備えている)は
マイクロプロセッサ32、数値演算コプロセッサ39、
キャッシュコントローラ40、及びキャッシュメモリ4
1を接続するために設けられている。CPUローカル・
バス34にはバッファ42も結合されている。バッファ
42自体は、アドレス、データ及び制御構成要素をまた
備えている(CPUローカル・バスに比較して)低速シ
ステム・バス44に接続されている。このシステム・バ
ス44はバッファ42と他のバッファ68間に延びてい
る。システム・バス44はさらにバス制御装置及びタイ
ミング装置35及びDMA装置48に接続されている。
DMA装置48は中央アービトレーション装置49及び
DMAコントローラ50を備えている。バッファ51は
システム・バス44と、マイクロチャネルバス52のよ
うなオプション機能バス間のインタフェースを提供す
る。バス52には、マイクロチャネル・アダプタカード
を受け入れるための複数の入出力スロット54が接続さ
れており、これらのスロットはさらに入出力装置又はメ
モリに接続されている。アダプタカードはバス・マスタ
カードとして知られているタイプの1枚又は複数枚のカ
ードを含むことができ、これらカードの各々はバス52
のシステム制御を要求し、かつこれらのカードの各々は
これによって1つ又は複数のスレーブ装置とのデータ交
換を制御する。バス・マスタカードに関連したスレーブ
装置は、システム内で使用するためのメモリのみを本質
的に提供するメモリ・スレーブであっても、あるいはシ
ステム外で情報及びデータを交換する機能を提供する入
出力スレーブであってもかまわない。単なる例として、
バス・マスタカードは固定ディスク駆動機構又はハード
ディスク駆動機構及び光記憶駆動機構等の一連の非着脱
可能又は着脱可能媒体の直接アクセス記憶装置にアクセ
スを行う小型コンピュータ・システム・インターフェー
ス(SCSI)カードであってもかまわない。
【0013】アービトレーション制御バス55はDMA
コントローラ50及び中央アービトレーション装置49
を、入出力スロット54及びディスケットアダプタ56
に結合している。システムバス44にはまた、メモリコ
ントローラ59、アドレスマルチプレクサ60、及びデ
ータ・バッファ61を備えているメモリ制御装置36が
接続されている。メモリ制御装置36はさらに、RAM
モジュール38で表されるようなランダム・アクセス・
メモリに接続されている。メモリ制御装置36はRAM
38の特定の領域に対してマイクロプロセッサ32との
間でアドレスをマッピングするための論理回路を含んで
いる。この論理回路は、あらかじめBIOSによって占
有されるRAMを再要求するように使用される。メモリ
・コントローラ36はさらに、ROM64を使用可能又
は使用禁止にするように使用されるROM選択信号(R
OMSEL)を発生する。
【0014】基本の1メガバイトのRAMモジュールを
有するマイクロコンピュータ・システム10が示されて
いるが、追加のメモリは、図3でオプションのメモリ・
モジュール65〜67によって表されているように接続
されることができる。説明だけのため、本発明は基本の
1メガバイトのメモリ・モジュール38を参照して説明
する。
【0015】ラッチ・バッファ68はシステム・バス4
4と回路板入出力バス69間に接続されている。マザー
ボード入出力バス69はアドレス、データ、及び制御構
成要素をそれぞれ含んでいる。マザーボード入出力バス
69に沿って、各種の入出力アダプタ、ならびにディス
プレイ・アダプタ70(表示装置11を駆動するのに使
用される)のような他の構成要素、CMOSクロック7
2、以下においてNVRAMと称される不揮発性CMO
S RAM74、RS232アダプタ76、パラレル・
アダプタ78、複数のタイマ80、ディスケット・アダ
プタ56、割込みコントローラ84、及び読取り専用メ
モリ64が結合されている。読取り専用メモリ64は入
出力装置と、マイクロプロセッサ32のオペレーティン
グ・システム間のインタフェースに使用されるBIOS
を含んでいる。ROM64に記憶されているBIOS
は、BIOSの実行時間を減少するためにRAM38に
コピーされることができる。ROM64は、(ROMS
EL信号を介して)さらにメモリ制御装置36に応答す
る。ROM64がメモリコントローラ36によって使用
可能にされると、BIOSはROMによって実行され
る。ROM64がメモリコントローラ36によって使用
禁止にされると、ROMはマイクロプロセッサ32から
のアドレス照会に応答しない(すなわち、BIOSはR
AMによって実行される)。
【0016】クロック72は時刻の計算に使用され、N
VRAMはシステム構成データを記憶するのに使用され
る。すなわち、NVRAMはシステムの現行の構成を記
述する値を含む。たとえば、NVRAMは固定ディスク
又はディスケットの容量、表示装置の型式、メモリ量、
時間、日付などを記述する情報を含んでいる。特に重要
なのは、NVRAMがデータを含んでおり(1ビットで
よい)、このデータをメモリ制御装置36が使用して、
BIOSがROM又は、RAMによって実行されるか否
か、BIOS RAMによって使用されることを意図さ
れているRAMを要求するか否かを判定することであ
る。さらに、これらのデータはSET構成のような特別
な構成プログラムが実行された場合は常に、NVRAM
に記憶される。SET構成プログラムの目的は、システ
ムの構成を特徴付ける数値をNVRAMに記憶すること
にある。
【0017】上述のように、コンピュータは一般にカバ
ー15を有しており、このカバー15はシャーシ19と
協働して、マイクロコンピュータの上述の構成要素を収
めるための閉鎖され、シールドされた空間を形成する。
カバーは成形可能な合成材料製の一体成形構成要素であ
る外部装飾カバー部材16、及び装飾カバー部材の構成
に適合するように形成された金属薄板ライナー18によ
って形成されるのが好ましい。しかしながら、カバーは
他の公知の方法でも作成できるものであって、本発明の
有用性は上述の型式のケースに限定されるものではな
い。
【0018】上述のように、コンピュータ10はマイク
ロプロセッサ32による操作のためにデータの授受を行
うバスに結合されたディスケット・アダプタ56のよう
な複数の入出力装置を有している。本発明によれば、こ
のような装置の各々はマイクロプロセッサ32へのアク
セス要求を示す論理割込み信号を発生することができ、
かつ非割込み状態に遠隔点からリセットされるものであ
り、このような複数の装置のすべては、自己の発生した
論理割込み信号をバスの共通物理チャネルすなわちバス
の導電路を介して送出する。これは論理割込み(複数の
装置の各々で発生し、おそらくはこれに記憶される)
と、物理割込みの間に差異を生じさせ、物理割込みは対
応する導電路上で信号を生じる。単一の物理割込みのあ
とに複数の論理割込みがあってもかまわない。
【0019】上記の事項が特に当てはまるのは、1台又
は複数台の装置が「バス・マスタ」として公知のタイプ
のものである場合である。バス・マスタ装置は、制御が
放棄されるまで、バス上で、あるいはこれを介してデー
タ・バス及びデータの直接転送を司る装置である。多く
のバス・マスタ装置は本質的に、複数のクライアントに
対するサーバとして役立つ。本発明が意図しているバス
・マスタ装置は、論理割込みのカウントを累積する1つ
又は複数のレジスタを有し、バス・マスタ装置は複数の
クライアント装置から論理割込みとして発生された割込
みを、物理割込みチャネルに連続的に提示するように機
能する。
【0020】本発明による割込みコントローラ84は、
バスを介してマイクロプロセッサ32に結合され、共通
チャネルを介した割込み信号の送出を認識する回路(図
示せず)と、割込みリセット信号を周期的に発生し複数
の入出力装置の1台又は複数台に該リセット信号を送出
することによりこれら入出力装置をマイクロプロセッサ
に対するアクセスの要求がないことを示す状態にリセッ
トする回路(図示せず)を有する。別の言い方をすれ
ば、割込みコントローラは周期的にリセット信号を出
し、このリセット信号が特定のチャネルの物理割込みに
寄与する装置によって受け取られると、このような装置
の1つ又は全部の割込み状態をリセットする。このよう
に単一のコマンドの発行ですべての割込みの割込みチャ
ネルがクリアされる。これは発行されたリセット・コマ
ンドが特定の装置にアドレス指定され、同一チャネルを
使用する他の装置をこのチャネル上で物理割込みが存在
し続ける状態に保つ従来の方法とは区別されるものであ
る。
【0021】単一のバス・マスタ装置のレジスタに累積
された、又は特定の物理割込みチャネル上のすべての論
理割込みを、単一のコマンドを出してクリアすること
は、割込みのリセットの最適化に寄与し、これによって
本発明の上述の目的を実現する。
【0022】上述のように、本発明は、バスによって接
続された少なくとも1つの入出力装置が、上述のSCS
Iコントローラのようなバスに制御を要求し実行するこ
とができるバス・マスタ装置であることを意図してい
る。さらに、このような場合のコンピュータ・システム
は、・バスマスタ装置の制御のもとで、データの送受信
を行うことのできる1つ又は複数のスレーブ装置を備え
ている。スレーブ装置はバス・マスタ装置の制御のもと
でメモリ機能を提供するメモリスレーブ装置であって
も、あるいはバス・マスタ装置の制御のもとで入出力機
能を提供する入出力スレーブ装置であってもかまわな
い。このような入出力機能はたとえば、ビデオイメージ
に関連するような特別なイメージ表示又は収集機能にす
ぎないこともある。
【0023】本発明が意図するところは、上述のバス・
マスタ装置のようなバスに接続された少なくとも1台の
入出力装置が、未処理のクリアされていない割込みのカ
ウントを記憶できる割込みレジスタを有することであ
る。このような環境での割込み要求は、未処理のクリア
されていない割込みのカウントが0より大きい場合、割
込みコントローラ84に対して割込み要求を発生するこ
とによって、マイクロプロセッサに連続的に供給され
る。装置に対する単一のリセット割込みコマンドは割込
みカウントを0又は0より小さいカウントにリセットし
て、割込み要求を撤回させる。特に、本発明はサブシス
テム制御ブロック(SCB)アーキテクチャとして公知
のアーキテクチャで使用され、このアーキテクチャで
は、バス・マスタ入出力装置は単一の物理割込みをマイ
クロプロセッサに与えることによって多数の先行コマン
ドが完了したことを示すことができる。論理割込みの指
示はレジスタに保持され、かつ各コマンドに関連付けら
れた制御ブロックに入れられる。マイクロプロセッサが
各論理割込みを処理したことを装置へ知らせるのに、一
連の複数のコマンドを使用する代りに、単一のコマンド
を使用して、複数の論理割込みをリセットする。これは
バスの使用を最適化し、他の装置がアクセスできるよう
にバスを解放する一方、割込みコントローラも解放する
ので、このコントローラを使用して、他の場合よりも短
時間で他の装置からの割込み要求を送信することができ
る。複数のクライアントに対してサーバとして機能する
ことのできる入出力装置又はバス・マスタは、一連のク
ライアントに対してバスの支配権を連続的に得ることが
できることが理解されよう。同時に、割込みコントロー
ラは、サーバ装置がバス制御に対して過剰な要求を行っ
た場合に、バスの支配権を再度得ることができる。バス
に対するアクセスがすべて競合している複数のクライア
ント装置間のアービトレーションを単一のコマンドでリ
セットするこのような能力は、本発明の著しい利点であ
ると考えられる。単一のコマンドを選択された単一のバ
ス・マスタ装置に送って、このバス・マスタ装置の各ク
ライアント装置によって発生されたすべての割込みをリ
セットすることによって、この機能を実施することが好
ましい。
【0024】このように、本発明によれば、入出力装置
またはバス・マスタは未処理の論理割込みのカウントを
累積するレジスタを有し、この未処理の割込みのカウン
トが0より大きい場合に、割込みコントローラ84に対
して割込み要求が発生される。これに基づき、マイクロ
プロセッサにより割込み処理がなされるのであるが、バ
ス・マスタは周期的にリセット信号を発生する機能も有
している。すなわち、このリセット信号は、未処理割込
みカウンタのカウントを0またはそれより小さいカウン
トにリセットする。このカウンタの状態は、マイクロプ
ロセッサに対するアクセス要求がない状態を表わすもの
である。この様にして、単一のコマンド、即ち単一のリ
セット信号で未処理の割込みをすべて取消すことがで
き、他の装置によるアクセスを許容すべくすばやくバス
を解放することができる。
【0025】本発明はさらに、開示されたような環境の
負数の記憶論理割込み信号を示す状態に、割込みレジス
タをセットすることのできる割込みリセット信号の送出
に及ぶものである。このような機能は関連する装置群か
らの割込み信号のリセットと、バス及び又はマイクロプ
ロセッサへの制御要求の再主張間にある程度の時間を確
保するのに役立つものである。
【0026】上述のサブシステム制御ブロック・アーキ
テクチャに関連して、制御ブロックは32のような所定
数のビットを有するディジタル信号からなる。この信号
は、各々が信号内の規定されたビット数を有しているコ
ンポーネントに分割される。単なる例として、32ビッ
トの信号は信号をコマンドと識別する最初の8ビット、
割込みレジスタが減分されるべき論理割込みの数を与え
る4ビット、リセットコマンドによって使用されない予
備ビット、コマンドが指令される装置の割込み機能を使
用可能又は使用禁止にするように使用されるか、又はコ
マンドの実行後に割込みを使用禁止にする2ビット、な
らびにリセットコマンドで使用されないものとして無視
される残りのビットを有する。このようなコマンドは通
常、コマンドレジスタにロードされ、コマンドレジスタ
にアクセスするように指令された特定の装置を識別し、
発行されるコマンドを受け取るアテンションレジスタに
よる信号の発行を待って、コマンド・レジスタに保持さ
れる。
【図面の簡単な説明】
【図1】本発明を実施するパーソナル・コンピュータの
図である。
【図2】シャーシ、カバー、電気機械的直接アクセス記
憶装置及びマザーボードを含み、図1のパーソナル・コ
ンピュータのいくつかの要素の間のいくつかの関係を示
す分解斜視図である。
【図3】図1及び図2のパーソナル・コンピュータのい
くつかの構成要素の概略図である。
【符号の説明】
10 コンピュータ 11 表示装置 12 キーボード 14 プリンタ又はプロッタ 15 カバー 18 内部シールド部材 19 シャーシ 20 多層マザーボード 22 ベース 24 前面パネル 25 後部パネル 32 マイクロプロセッサ 84 割込みコントローラ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アーネスト・ネルソン・マンデース アメリカ合衆国33436、フロリダ州ボイ ントン・ビーチ、ドーリット・アベニュ ー 3545番地 (72)発明者 リチャード・ニール・メンデルソン アメリカ合衆国33487、フロリダ州ハイ ランド・ビーチ、ハイランド・ビーチ・ ドライブ No.1、1124番地

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項1】データを転送するための多重チャネル・バ
    スと、 データを処理するため前記バスに接続されたマイクロプ
    ロセッサと、 前記マイクロプロセッサによる処理のためにデータを受
    取り且つ送出するために前記バスに結合され、前記マイ
    クロプロセッサに対するアクセス要求を示す論理割込み
    信号を発生し、非割込み状態に遠隔点よりリセットさ
    れ、かつ自己の発生した論理信号を前記バスの共通物理
    チャネルを通して送出する複数の入出力装置と、 前記マイクロプロセッサ及び前記バスに結合され、前記
    共通物理チャネルを介した割込み信号の送出を認識する
    手段を有する割込みコントローラとよりなるパーソナル
    ・コンピュータ・システムにおいて、 前記入出力装置の少なくとも1台は前記マイクロプロセ
    ッサに対する未処理のアクセス要求のカウントを記憶す
    るための割込みレジスタと、前記割込みレジスタが未処
    理アクセス要求の存在を示すカウントを有するとき前記
    割込みコントローラに割込み要求を発生する手段を有
    し、 前記割込みコントローラは、前記割込みレジスタをクリ
    アする割込みリセット信号を周期的に発生する手段と、
    前記複数の入出力装置のすべてに対して前記割込みリセ
    ット信号を送出する手段を有することを特徴とするパー
    ソナル・コンピュータ・システム。
  2. 【請求項2】前記入出力装置の少なくとも1つは、前記
    バス上で制御を要求し実行するバス・マスタ装置であ
    り、前記パーソナル・コンピュータ・システムは前記バ
    ス・マスタ装置の制御のもとでデータの送受信を行うス
    レーブ装置を備えていることを特徴とする請求項1記載
    のパーソナル・コンピュータ・システム。
  3. 【請求項3】前記スレーブ装置は前記バス・マスタ装置
    の制御のもとでメモリ機能を提供するためのメモリ・ス
    レーブ装置であることを特徴とする請求項2記載のパー
    ソナル・コンピュータ・システム。
  4. 【請求項4】前記スレーブ装置は前記バス・マスタ装置
    の制御のもとで入出力機能を提供するための入出力スレ
    ーブ装置であることを特徴とする請求項2記載のパーソ
    ナル・コンピュータ・システム。
  5. 【請求項5】データを転送するための高速データ・バス
    および低速データ・バスを有する多重チャネル・バス
    と、 リアル動作モード及びプロテクト動作モードを有し、前
    記高速データ・バスに接続されている高速マイクロプロ
    セッサと、 前記高速データ・バスに結合された揮発性メモリと、 前記低速データ・バスに結合された不揮発性メモリと、 前記高速データ・バスと前記低速データ・バス間で通信
    を行うバス・コントローラと、 前記揮発性メモリおよび前記不揮発性メモリに結合さ
    れ、前記揮発性メモリと前記高速マイクロプロセッサ間
    の通信を調整するメモリ制御装置と前記マイクロプロセ
    ッサならびに前記メモリおよび前記不揮発性メモリの間
    でデータを交換するために前記バスに結合され、前記バ
    スの制御ならびに前記マイクロプロセッサ、前記揮発性
    メモリおよび前記不揮発性メモリへのアクセスの要求を
    示す論理割込みを発生し、非割込み状態に遠隔点よりリ
    セットされ、かつ自己が発生した論理割込み信号を前記
    バスの共通物理チャネルを通して送出する複数のバス・
    マスタ装置と、 前記バスを介して前記マイクロプロセッサに結合され、
    前記バスの前記共通チャネルを介した割込み信号の送出
    を認識する手段を有する割込みコントローラとよりなる
    パーソナル・コンピュータ・システムにおいて、 前記バス・マスタ装置の少なくとも1台は前記マイクロ
    プロセッサに対する未処理のアクセス要求のカウントを
    記憶するための割込みレジスタと、前記割込みレジスタ
    が未処理アクセス要求の存在を示すカウントを有すると
    き前記割込みコントローラに割込み要求を発生する手段
    を有し、 前記割込みコントローラは、前記割込みレジスタをクリ
    アする割込みリセット信号を周期的に発生する手段と、
    前記複数のバス・マスタ装置のすべてに対して前記割込
    みリセット信号を送出する手段を有することを特徴とす
    るパーソナル・コンピュータ・システム。
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