DE3233542A1

DE3233542A1 - Verfahren und schaltungsanordnung zur abgabe von unterbrechungs-anforderungssignalen

Info

Publication number: DE3233542A1
Application number: DE19823233542
Authority: DE
Inventors: Siegfried Dipl.-Ing. Renninger (FH), 8500 Nürnberg
Original assignee: Philips Kommunikations Industrie AG
Current assignee: Philips Intellectual Property and Standards GmbH
Priority date: 1982-09-10
Filing date: 1982-09-10
Publication date: 1984-03-15
Also published as: FR2533046A1; DE3233542C2; FR2533046B1; GB8323936D0; GB2127595A; JPS5965355A; US4626987A; JPH0479018B2; GB2127595B

Description

Philips Kommunikations 09.09.1982

Industrie AG Ρ 82337

Verfahren und Schaltungsanordnung zur Abgabe von Unterbrechungs-AnforderungsSignalen

Die Erfindung betrifft ein Verfahren für externe Baueinheiten eines Rechners zur Abgabe von Unterbrechungs-Anforderungssignalen ohne Prioritäten über eine gemeinsame Steuerleitung an die Zentraleinheit des Rechners.

In Adam Osborne, Einführung in die Mikrocomputertechnik, 1977, ist auf Seite 5-10 bis 5-24 beschrieben, wie Unterbrechungen (interrupts) in Computersystemen eingeleitet werden.

In den meisten Computersystemen besteht für externe Baueinheiten oder pheripere Geräte die Möglichkeit, mittels eines Unterbrechungs-Anforderungssignales (interrupt request) eine Unterbrechung der gerade in der Zentraleinheit (CPU) des Rechners ablaufenden Programmschritte zu erzwingen. Die externen Baueinheiten sind über eine gemeinsame Steuerleitung, auf die sie ihre Unterbrechungs-Anforderungssignale geben, mit der Zentraleinheit des Rechners verbunden.

Die Zentraleinheit quittiert jede einzelne Unterbrechungsanforderung durch eine Unterbrechungs-Quittung (interrupt acknowledge). Solange nicht gleichzeitig mehrere externe Baueinheiten eine Unterbrechung anfordern, werden die Unterbrechungen der Reihe nach ausgeführt. Wenn aber gleichzeitig zwei

oder mehr externe Baueinheiten ein Unterbrechungs-Anforderungssignal auf der gemeinsamen Steuerleitung senden, muß auf irgend eine Weise der Ablauf der einzelnen Unterbrechungen gesteuert werden.

Hierzu sind zwei verschiedene Lösungen bekannt. Die eine besteht darin, den externen Baueinheiten Unterbrechungs-Prioritäten (interrupt priorities) zuzuordnen. Empfängt die Zentraleinheit gleichzeitig von mehreren externen Baueinheiten Unterbrechungs-Anforderungssignale, so arbeitet sie die Unterbrechungen entsprechend den Prioritäten ab, die den externen Baueinheiten zugeordnet sind. In derselben Reihenfolge erhalten deshalb externe Baueinheiten, die eine Unterbrechung angefordert haben, von der Zentraleinhext die Unterbrechungs-Quittungen.

Die andere Lösung, auf die sich die Erfindung bezieht, ist ein Verfahren ohne Prioritäten. Alle externen Baueinheiten sind bezüglich der Anforderung von Unterbrechungen gleichberechtigt. Wie bei der ersten Lösung sind die externen Baueinheiten mittels einer gemeinsamen Steuerleitung, auf der die Unterbrechungs-Anforderungssignale übertragen werden, mit der Zentraleinheit des Rechners verbunden. Von der Zentraleinheit führt nun eine Leitung, auf der sie die Unterbrechungs-Quittung zurücksendet, zu einer der externen Baueinheiten, von dieser führt eine weitere Leitung zur nächsten Baueinheit und so weiter, bis schließlich zur letzten Baueinheit, von der keine Leitung mehr weiterführt, so daß alle Baueinheiten, die eine Unterbrechung anfordern können, regelrecht miteinander verkettet sind. Man spricht deshalb auch von Verkettung (daisy chaining). Die Unterbrechungs-

Quitting, welche die Zentraleinheit aussendet, enthält die Adresse derjenigen Baueinheit, die das Unterbrechungs-Anforderungssignal gesendet hat. Wenn die erste Baueinheit die Unterbrechungs-Quittung empfängt, prüft eine logische Schaltung, ob die Quittung die eigene Adresse enthält. Falls nicht, sendet die erste Baueinheit die Unterbrechungs-Quittung weiter zur nächsten Baueinheit, deren logische Schaltung nun prüft, ob die Unterbrechungs-Quittung die eigene Adresse enthält. Trifft dies zu, so wird die Unterbrechungs-Quittung nicht mehr weiter zur nächsten Baueinheit gesendet. Außer der letzten Baueinheit, von der keine Leitung mehr weiterführt, müssen deshalb alle Baueinheiten mit einer logischen Schaltung ausgestattet sein, die erkennen kann, ob die Unterbrechungs-Quittung die eigene Adresse enthält, und die, falls dies nicht zutrifft, die Unterbrechungs-Quittung weiter zur nächsten Baueinheit sendet, dagegen, wenn sie die eigene Adresse erkannt hat, die Unterbrechungs-Quittung nicht mehr zur nächsten Baueinheit weiterleitet.

Weil die Unterbrechungs-Quittung in jeder Baueinheit geprüft und je nach dem Prüfergebnis von Baueinheit zu Baueinheit weitergeleitet wird, ist dieses Verfahren umständlich. Teuer ist es, weil in jeder Baueinheit mit Ausnahme der letzten eine logische Schaltung zur Erkennung der Adresse nötig ist.

Es ist daher Aufgabe der Erfindung, ein einfaches und billiges Verfahren zur Abgabe von Unterbrechungs-Anforderungssignalen anzugeben.

Die Erfindung löst diese Aufgabe mit den im Kennzeichen des Anspruchs 1 stehenden Merkmalen.

Schaltungsanordnungeη zur Durchführung des erfindungsgemäßen Verfahrens sind in den Unteransprüchen angegeben und in den Figuren 1 und 2 gezeigt.

Weil bei dem erfindungsgemäßen Verfahren ein Unterbrechungs-Anforderungssignal auf der Steuerleitung die Abgabe weiterer Unterbrechungs-Anforderungssignale bei allen externen Baueinheiten, außer derjenigen, die das Unterbrechungs-Anforderungssignal an die Zentraleinheit des Rechners gesendet hat, blockiert, braucht die Unterbrechungs-Quittung der Zentraleinheit nicht die Adresse der externen Baueinheit enthalten, welche die Unterbrechung angefordert hat. Es entfällt deshalb auch die Verarbeitung der Unterbrechungs-Quittung in den einzelnen externen Baueinheiten, die,weil sie nicht mehr mit einer logischen Schaltung zu Erkennung der Adresse ausgestattet sind, einfacher und billiger herstellbar sind.

Anhand der Fig. 1 wird eine Schaltungsanordnung zur Durchführung des erfindungsgemäßen Verfahrens näher erläutert.

Über eine Steuerleitung SL sind die Ausgänge mehrerer Schaltungsanordnungen l...n zur Durchführung des erfindungsgemäßen Verfahrens mit der Zentraleinheit CPU eines Rechners verbunden. Der Übersicht wegen ist nur die Schaltungsanordnung 1 in Fig. 1 gezeichnet, die restlichen Schaltungsanordnungen sind durch die Symbole 2...η angedeutet. Über einen Widerstand R2 liegen alle parallel geschalteten Ausgänge der einzelnen Schaltungsanordnungen auf L-Pegel (L = LOW).

Der Ausgang eines Impulsgenerators G, der als Unterbrechungs-Anforderungssignal solange Η-Pegel (H = HIGH)

abgibt, bis die Unterbrechungsanforderung abgearbeitet ist, ist mit dem Eingang eines steuerbaren Schalters Sl verbunden, dessen Ausgang mit dem Eingang eines Verzögerungsgliedes T und mit dem Eingang eines Inverters Il verbunden ist sowie über einen Widerstand Rl auf L-Pegel liegt. Der Ausgang des Verzögerungsgliedes T ist mit dem Steuereingang eines steuerbaren Schalters S2 verbunden, dessen Eingang auf H-Pegel liegt, während sein Ausgang mit der Steuerleitung SL und dem Eingang eines Inverters 12 verbunden ist.

Dieser Verbindungsknoten bildet den Ausgang der Schaltungsanordnung. Der Ausgang des Inverters 12 ist mit dem Eingang eines steuerbaren Schalters S3 verbunden, dessen Ausgang unmittelbar mit dem Steuereingang des steuerbaren Schalters Sl verbunden ist und über einen Widerstand R3 auf Η-Pegel liegt. Der Ausgang des Inverters Il ist mit dem Steuereingang des steuerbaren Schalters S3 verbunden.

Mit den Bezeichnungen Eingang und Ausgang soll bei den Schaltern der Signalfluß angedeutet werden.

Die Funktion der in der Fig.l gezeigten Schaltungsanordnung wird im folgenden erläutert.

Die steuerbaren Schalter Sl, S2 und S3 sind geöffnet, wenn ihre Steuereingänge auf L-Pegel liegen, dagegen sind sie geschlossen, wenn ihre Steuereingänge"auf Η-Pegel liegen.

Zunächst sei der Fall angenommen, daß keine der Schaltungsanordnungen l...n ein Unterbrechungs-Anforderungssignal in Form eines Impulses mit H-Pegel

auf die Steuerleitung SL gibt, so daß sie über den Widerstand R2 auf L-Pegel gezogen wird. Deshalb gelten die folgenden Erläuterungen für alle Schaltungsanordnungen l...n.

Weil der Impulsgenerator G keinen Η-Pegel abgibt, liegen Eingang und Ausgang des Schalters Sl auf L-Pegel, so daß der Steuereingang des Schalters S2 ebenfalls auf L-Pegel, dagegen der Steuereingang des Schalters S3 wegen des Inverters Il auf Η-Pegel liegt. Folglich ist der Schalter S2 geöffnet, während der Schalter S3 geschlossen bleibt. Der Schalter Sl bleibt ebenfalls geschlossen, denn sein Steuereingang liegt auf H-Pegel, weil er über den geschlossenen Schalter S3 und den Inverter 12 mit der Steuerleitung SL verbunden ist, die wegen des Widerstandes R2 auf L-Pegel liegt. In der Fig. 1 sind die hier beschriebenen Schalterstellungen gezeigt.

Es sei nun angenommen, daß eine Schaltungsanordnung eine Unterbrechung anfordert. In dieser Schaltungsan-Ordnung sendet der Impulsgenerator G Η-Pegel aus, der über den geschlossenen Schalter Sl zwar unverzögert, aber wegen des Inverters Il invertiert an den Steuereingang des Schalters S3, dagegen wegen des Verzögerungsgliedes T verzögert an den Steuereingang des Schalters S2 gelangt. Deshalb wird zuerst der Schalter S3 unverzögert geöffnet, während der Schalter S2 verzögert geschlossen wird. Wegen des jetzt geschlossenen Schalters S2 liegt die Steuerleitung SL auf H-Pegel, den die Zentraleinheit als Unterbrechungs-Anforderungssignal interpretiert. Weil der Schalter S3 öffnet, bevor der Schalter S2 schließt, ist eine Rückkopplung des Η-Pegels auf den Steuereingang des Schalters Sl nicht möglich. Der Schalter Sl bleibt deshalb geschlossen.

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Die im folgenden beschriebenen Vorgänge laufen in den restlichen externen Baueinheiten, die keine Unterbrechung angefordert haben, gleich ab.

Weil die Steuerleitung SL die nun auf Η-Pegel liegt, über den Inverter 12 und den geschlossenen Schalter S3 mit dem Steuereingang des Schalters Sl verbunden ist, wird dieser Steuereingang auf L-Pegel gelegt, wodurch der Schalter Sl geöffnet wird. Sobald der Schalter Sl geöffnet ist, wird die Abgabe eines Unterbrechungs-An-XO forderungssignales unterdrückt, denn der Η-Pegel am Ausgang des Impulsgernerators G gelangt nicht mehr zu den Steuereingängen der Schalter S2 und S3.

Das Unterbrechungs-Anforderungssignal auf der Steuerleitung unterdrückt deshalb die Abgabe eines Unterbrechungs-Anforderungssignales bei allen externen Baueinheiten außer derjenigen, welche die Unterbrechung angefordert hat. Eine Auswertung einer in der Unterbrechungs-Quittung enthaltenen Adresse in den einzelnen externen Baueinheiten sowie deren Verkettung (daisy chaining) sind bei der erfindungsgemäßen Schaltungsanordnung überflüssig geworden.

In der Fig. 2 ist eine Schaltungsanordnung gezeigt, bei der das Verzögerungsglied durch vier hintereinander geschaltete Inverter I realisiert ist.

Der Impulsgenerator G ist durch einen Taster TA realisiert, dessen Eingang auf Η-Pegel liegt, und dessen Ausgang mit dem Eingang des Schalters Sl verbunden ist.

Bei den in der Fig. 2 gezeigten Schalterstellungen gibt die Schaltungsanordnung ein Unterbrechungs-Anforderungssignal ab.

Die angeführten Schaltungsanordnungen können auch mit steuerbaren Schaltern ausgestattet sein, die geöffnet sind, wenn ihre Steuereingänge auf H-Pegel liegen, die aber geschlossen sind, wenn ihre Steuereingänge auf L-Pegel liegen, sofern jeweils L- und Η-Pegel vertauscht sind. Ein ünterbrechungs-Anforderungssignal hätte dann L-Pegel.

Der Inverter Il kann entfallen, wenn der Schalter S3 entgegengesetztes Schaltverhalten zeigt wie die Schalter Sl und S2: Der Schalter S3 ist geschlossen bei Η-Pegel an seinem Steuereingang, während die Schalter Sl und S2 bei Η-Pegel am Steuereingang geöffnet sind. Ebenso ist es möglich, daß der Schalter S3 geschlossen ist, wenn sein Steuereingang auf L-Pegel liegt, während die Schalter Sl und S2 geöffnet sind, wenn ihre Steuereingänge auf L-Pegel liegen.

In manchen Fällen ist jedoch das Ausführungsbeispiel mit dem Inverter Il vorzuziehen, weil Schalter mit gleichem Schaltverhalten, z.B. sogenannte Analogschalter, als Standardbausteine günstig auf dem Markt angeboten werden.

Claims

Philips Kommunikations 09.09.1982

Industrie AG P 82337

Pate ntansprüche

flj Verfahren für externe Baueinheiten (1. . .n) eines Rechners zur Abgabe von Unterbrechungs-Anforderungssignalen ohne Prioritäten über eine gemeinsame Steuerleitung (SL) an die Zentraleinheit (CPU) des Rechners, dadurch gekennzeichnet, daß ein Unterbrechungs-Anforderungssignal, das eine externe Baueinheit (l...n) auf die Steuerleitung (SL) gibt, bei den restlichen externen Baueinheiten (1.. .n) die Abgabe eines Unterbrechungs-AnforderungssignaIes unterdrückt.
2. Schaltungsanordnung zur Durchführung des Verfahrens nach Anspruch 1, dadurch gekennzeichnet, daß der Ausgang eines Impulsgenerators (G), der Pegel mit einem ersten Potential liefert, mit dem Eingang eines ersten steuerbaren Schalters (Sl) verbunden ist, dessen Ausgang mit dem Eingang eines Verzögerungsgliedes (T) und mit dem Steuereingang eines zweiten steuerbaren Schalters (S3) verbunden ist sowie über einen ersten Widerstand (Rl) auf einem zweiten Potential liegt, daß der Ausgang des Verzögerungsgliedes (T) mit dem Steuereingang eines dritten steuerbaren Schalters (S2) verbunden ist, dessen Eingang auf dem ersten Potential liegt, während sein Ausgang mit der Steuerleitung (SL) und mit dem Eingang eines ersten Inverters (12) verbunden ist, daß der Ausgang des ersten Inverters (12) mit dem Eingang des zweiten steuerbaren Schalters (S3) verbunden ist, dessen Ausgang unmittelbar

-S-

mit dem Steuereingang des ersten steuerbaren Schalters (Sl) verbunden ist und über einen zweiten Widerstand (R3) auf dem ersten Potential liegt.
3. Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet, daß der Ausgang des ersten steuerbaren Schalters (Sl) über einen zweiten Inverter (II) mit dem Steuereingang des zweiten steuerbaren Schalters (S3) verbunden ist.
4. Schaltungsanordnung nach Anspruch 3, dadurch gekennzeichnet, daß das erste Potential Η-Pegel und das zweite Potential L-Pegel darstellt, und daß die steuerbaren Schalter (Sl, S2, S3) geöffnet sind, wenn ihre Steuereingänge auf L-Pegel liegen, daß sie dagegen geschlossen sind, wenn ihre Steuereingänge auf Η-Pegel liegen.
5. Schaltungsanordnung nach Anspruch 3, dadurch gekennzeichnet, daß das erste Potential L-Pegel und das zweite Potential Η-Pegel darstellt, und daß die steuerbaren Schalter (Sl, S2, S3) geöffnet sind, wenn ihre Steuereingänge auf Η-Pegel liegen, daß sie dagegen geschlossen sind, wenn ihre Steuereinänge auf L-Pegel liegen.
6. Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet, daß das erste Potential Η-Pegel und das zweite Potential L-Pegel darstellt, daß der zweite Schalter (S3) geschlossen ist, wenn sein Steuereingang auf L-Pegel liegt, daß er dagegen geöffnet ist, wenn sein Steuereingang auf Η-Pegel liegt und daß der erste und der dritte steuerbare Schalter (Sl, S2) entgegengesetztes Schaltverhalten wie der zweite steuerbare Schalter (S3) zeigen.
7. Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet, daß das erste Potential L-Pegel und das zweite Potential Η-Pegel darstellt, daß der zweite steuerbare Schalter (S3) geschlossen ist, wenn sein Steuereingang auf Η-Pegel liegt, daß er dagegen geöffnet ist, wenn sein Steuereingang auf L-Pegel liegt und daß der erste und der dritte steuerbare Schalter (Sl, S2) entgegengesetztes Schaltverhalten wie der zweite steuerbare Schalter (S3) zeigen.
8. Schaltungsanordnung nach Anspruch 2, 3, 4, 5, 6 oder 7, dadurch gekennzeichnet, daß das Verzögerungsglied (T) aus einer geradzahligen Anzahl von Invertern (I) gebildet wird.
9. Schaltungsanordnung nach Anspruch 2, 3, 4, 5, 6, oder 8, dadurch gekennzeichnet, daß der Impulsgenerator (G) aus einem Taster (TA) gebildet ist, dessen Eingang auf dem ersten Potential liegt, und dessen Ausgang mit dem Eingang des ersten steuerbaren Schalters (Sl) verbunden ist.