DE3616136A1

DE3616136A1 - Datenbus-puffersteuerschaltung

Info

Publication number: DE3616136A1
Application number: DE19863616136
Authority: DE
Inventors: Takeshi Arizono
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1985-09-18
Filing date: 1986-05-14
Publication date: 1987-03-26
Also published as: US4788660A; JPS6266322A; DE3616136C2

Description

Die vorliegende Erfindung betrifft eine Datenbus-Puffersteuerschaltung und insbesondere eine Schnittstelle, die zwischen einer CPU und einer Niedriggeschwindigkeitsvorrichtung angeordnet ist und zwar unter der Datenbus-Steuerung der CPU.

Fig. 1 zeigt ein Beispiel einer konventionellen Steuerschaltung für diesen Zweck, welche der Fig. 4-15 von "Intel: APX 286 Hardware Reference Manual 1983" entspricht.

Die konventionelle Steuerschaltung, die in Fig. 1 gezeigt, ist, umfaßt einen Datenbus-Puffer 1, eine Datensende/Empfangs-(DT/ ) Signalleitung 2 zum Senden eines, DT/ -Signals, welches einem Richtungs- (DIR) Signaleingang des Datenbus-Puffers 1 zugeführt wird, um die Richtung des Datenflusses zu bestimmen, eine Flip-Flop-Schaltung 3, umfassend ein Paar von in Serie geschalteten Flip-Flops zur kurzzeitigen bzw. vorübergehenden Speicherung des DT/ -Signals, eine Taktsignalleitung 4 zur Lieferung eines Zeitgeber-Referenzsignals für die Flip-Flop-Schaltung 3, eine Daten-Freigabe- (DEN) Signalleitung 5 um anzuzeigen, ob die CPU (nicht dargestellt) eine Lese- oder Schreiboperation ausführt, eine Bus-Auswahlsignalleitung 6, um anzuzeigen, daß der Datenbus-Puffer 1 ausgewählt ist und eine Steuerlogikschaltung 7, welche aus NAND-Toren 71 und 72 zusammengesetzt ist und auf Signale der DT/ -Signalleitung 2, der Flip-Flop-Schaltung 4, der DEN-Signalleitung 5 und der Bus-Auswahlsignalleitung 6 anspricht, um einen Datenbus-Puffer-Ausgangsfreigabe-(O) Signal zu erzeugen. Die DT/ -Signalleitung 2, die Flip-Flop-Schaltung 3, die Taktsignalleitung 4, die DEN-Signalleitung 5, die Bus-Auswahlsignalleitung 6 und die Steuerlogikschaltung 7 bilden eine Datenbus-Puffersteuerschaltung 8.

Wenn im Betrieb die CPU sich im Lesezustand befindet, d. h., wenn sich das DT/ -Signal im "0" Zustand befindet, steuert die Steuerlogikschaltung 7 den Ausgang des Datenbus-Puffers 1 entsprechend den Ausgangssignalen der DEN-Signalleitung 5 und der Bus-Auswahlsignalleitung 6. Das bedeutet, daß wenn ein logisches "0"-Signal dem DIR-Eingang des Datenbus-Puffers 1 zugeführt wird und die DT/ -Signalleitung, welche mit einem Eingang des NAND-Tores 71 verbunden ist, sich auf "0"-Pegel befindet, der Ausgang des NAND-Tores 71 "1" wird. Daher sind sämtliche Eingänge des NAND-Tores 72 "1", so daß ein "0" Ausgangssignal geliefert wird. Folglich wird das -Signal an den OE-Eingang des Datenbus-Puffers 1 geliefert, welcher die Daten mit dem CPU-Datenbus verbindet. Wenn auf der anderen Seite die CPU sich im Einschreib-Zustand befindet, d. h., wenn das DT/ -Signal "1" ist, wird die Ausgangsperiode des Datenbus-Puffers 1 durch das Ausgangssignal des Flip-Flops 3 beschränkt, welches den vorhergehenden Bus-Zustand speichert. Der Flip-Flop 3 speichert den Zustand des vorhergehenden DT/ -Signals 2 für zwei Takte und, wenn der gespeicherte Zustand der Lesezustand ist, ist der Ausgang des NAND-Tores 71 eher als der des NAND-Tores 72 "0" und zwar während der Periode der anfänglichen zwei Takte des Schreibzyklus, sogar dann, wenn die Signale auf der DEN-Signalleitung 5 und der Bus-Auswahlsignalleitung 6 wirksam sind. Daher wird der Ausgang des Datenbus-Puffers 1 nicht freigegeben. Somit kann Koinzidenz der gleitenden Daten, die aus der Lesevorrichtung vollständig und unmittelbar nach dem Lesezyklus ausgelesen werden und der Einschreibdaten, die von der CPU über den Datenbus-Puffer ausgegeben wurden während der Schreibperiode auf dem örtlichen Bus, vermieden werden.

Die konventionelle Datenbus-Puffersteuerschaltung verwendet eine vorgegebene feste Anzahl von Taktperioden für die das Schreibdaten-Ausgangssignal unmittelbar nach dem Lesezyklus verzögert wird (im Beispiel von Fig. 1 entspricht die Verzögerung zwei Taktperioden). Daher ist es nicht immer möglich, das Schreibdaten-Ausgangssignal geeignet zu verzögern, welches den Vorrichtungen zugeführt wird, die mit unterschiedlichen Geschwindigkeiten arbeiten. Da außerdem der Flip-Flop in einfacher Weise den vorangegangenen Zyklus speichert, ist es unmöglich, eine Verzögerung über drei Taktperioden hinaus zu liefern sogar dann, wenn die Anzahl der Flip-Flop-Stufen zunimmt. Somit ist es unmöglich eine Vorrichtung zu schaffen, deren Gleitperiode für die Lesedaten lang ist.

Aufgabe der vorliegenden Erfindung ist es, eine Datenbus-Puffersteuerschaltung zu schaffen, die in der Lage ist, das Datenbus-Pufferausgangssignal während einer Periode zu verzögern, die einer willkürlichen Anzahl von Taktperioden entspricht, welche willkürlich in jedem Lesezyklus eingestellt werden kann.

Gemäß der vorliegenden Erfindung umfaßt eine Datenbus-Puffersteuerschaltung einen Zähler, welcher am Ausgang einer Schreibdaten-Ausgangsverzögerungs-Auswahleinrichtung vorgesehen ist. Der Zähler ist voreinstellbar durch ein Lese/Schreibsignal während einer Leseperiode, so daß die Zahl der vorher einzustellenden Taktperioden entsprechend der gewünschten Verzögerung geändert wird. Der Zähler zählt das Taktsignal, welches durch eine logische Schaltung nach dem Beginn des Schreibzyklus geliefert wird. Wenn der Inhalt des Zählers den gewünschten Wert erreicht, liefert er ein Ausgangssignal durch das der Ausgang des Datenbus-Puffers freigegeben wird.

Da in der vorliegenden Erfindung der Verzögerungsbetrag des Schreibdatenausgangs in jedem Lesezyklus eingestellt wird, ist es möglich, eine optimale Verzögerung des Schreibdaten-Ausgangssignals für eine Zugriffsvorrichtung zu schaffen und Niedriggeschwindigkeitsvorrichtungen mit Schnittstellen zu versehen und zwar durch Erhöhen der Anzahl der Bits des Zählers.

Die Erfindung ist gekennzeichnet durch die Merkmale des Patentanspruchs 1. Weitere Ausgestaltungen finden sich in den Unteransprüchen.

Im folgenden werden die Figuren beschrieben. Es zeigen:

Fig. 1 eine schematische Blockschaltung einer konventionellen Datenbus-Puffersteuerschaltung und

Fig. 2 eine schematische Blockschaltung eines erfindungsgemäßen Ausführungsbeispieles.

In Fig. 2, in der die den Elementen von Fig. 1 entsprechenden Elemente mit gleichen Bezugszeichen versehen sind, umfaßt die erfindungsgemäße Datenbus-Puffersteuerschaltung 80 eine Steuerlogik 70, Inverter 73 und 78, UND-Tore 74 und 75, ein ODER-Tor 76, ein NAND-Tor 77, eine Verzögerungs-Eingangssignalleitung 9 zur Auswahl der Verzögerung des Schreibdaten-Ausgangssignals in einem Bereich von einer bis vier Taktperioden für jeden Lesezyklus, einen Codierer 10 zum Codieren des Eingangssignals auf der Verzögerungs-Eingangssignalleitung 9 in Binärdaten, einen Zähler 11 zum Speichern des Ausgangssignals des Codierers 10 und zum Zählen der Taktperioden entsprechend der Verzögerung des Schreibdaten-Ausgangssignals während einer Schreibperiode.

Im Betrieb wird im Zähler 11 der Verzögerungswert des Schreibdaten-Ausgangssignals, welcher über die Verzögerungs-Eingangssignalleitung 9 geliefert wird und welche in binärer Form durch den Codierer 10 während der DT/ -Signalperiode umgewandelt wird, wenn die DT/ -Signalleitung 2 "0" ist, d. h., während des Lesezyklus, voreingestellt ist. In diesem Falle wird angenommen, daß die Einheit der Verzögerung eine Taktperiode ist, und daß der gewünschte Betrag der Verzögerung in zu vier komplementärer Form eingestellt ist und zwar mit der Maximumverzögerung von vier Taktperioden.

Das bedeutet, daß wenn die gewünschte Verzögerung Null ist, der numerische Wert vier voreingestellt wird, und daß, wenn die gewünschte Verzögerung vier Taktperioden ist, der numerische Wert auf Null voreingestellt ist. Während dieser voreingestellten Periode, d. h., während des Lesezyklus, ist das Ausgangssignal des ODER-Tores 76 "1". Somit kann der Datenbus-Puffer 1 unmittelbar und augenblicklich freigegeben werden, wenn er in den Lesezyklus eintritt.

Der Ausgang des Codierers 10 wird im Zähler 11 mit der Anstiegsflanke eines Impulses des Signals DT/ voreingestellt, welches dem Ladeanschluß LOAD des Zählers 11 zugeführt wird. Wenn der Betrag der gewünschten Verzögerung Null ist, wird ein "1" Bit, welches 2² = 4 darstellt, an Anschluß Y ₂ des Codierers 10 geliefert. Dieses "1" Bit wird einem Eingangsanschluß C des Zählers 11 zugeführt und stellt den letzteren ein. Daher wird das Ausgangssignal des Anschlusses Q _C des Zählers 11 "1". Somit wird der Datenbus-Puffer 1 mit dem Signal über das ODER-Tor 76 und das NAND-Tor 77 versorgt, durch das das Signal auf dem CPU-Datenbus unmittelbar auf dem lokalen oder örtlichen Datenbus geliefert wird.

Wenn der einzustellende Verzögerungswert drei taktperioden entspricht, wird ein Wert 4-3=1 an den Codierer 10 abgegeben. Somit befinden sich die Ausgangsanschlüsse Y ₂, Y ₁ und Y ₀ jeweils auf dem Pegel "0", "0" und "1", welche an den Zähler 11 geliefert werden. Daher sind die Signallogiken der Ausgangsanschlüsse Q _C, Q _B und Q _A des Zählers 11 jeweils auf "0", "0" und "1". Der Ausgang des Anschlusses Q _C befindet sich auf "0". Somit wird der Ausgang des UND-Tores 74 "1" und zwar jedes Mal, wenn das Taktsignal CLK sich im Niedrigzustand befindet ("1"). Dieses Signal wird über das UND-Tor 75 an den Zähler 11 geliefert.

Wenn drei Taktsignale an den Zähler 11 in dieser Weise übertragen wurden, wird der Inhalt des letzteren 1+3=4. Somit wird das Ausgangssignal am Anschluß Q _C "1", wodurch das UND-Tor 74 geschlossen wird, um die Übertragung eines Takteingangssignals an den Zähler 11 zu verhindern und um zur gleichen Zeit das Signal OE über das ODER-Tor 76 und das NAND-Tor 77 an den Datenbus-Puffer 1 zu liefern, um zu ermöglichen, daß das Signal auf dem CPU-Bus zum lokalen oder örtlichen Datenbus übertragen wird.

Auf diese Weise ist es möglich, einen willkürlichen Betrag der Verzögerung vom Minimumwert Null bis zum Maximumwert von vier Taktperioden zu liefern, wobei der inkrementale Zuwachs des Verzögerungsbetrages eine Taktperiode ist. Der Maximumwert des Verzögerungsbetrages kann erhöht werden durch Erhöhung der Zahl der Bits des Codierers 10 und des Zählers 11.

Im Ausführungsbeispiel von Fig. 2 wird der Wert, welcher den Verzögerungsbetrag und seine Differenz vom Wert vier anzeigt, im Zähler 11 eingestellt, so daß dann, wenn der Inhalt des Zählers 11 (die Anzahl der gezählten Taktperioden) den Wert vier erreicht, das Signal an den Datenbus-Puffer 1 geliefert. Jedoch ist es möglich, einen Wert einzustellen, der den Betrag der Verzögerung im Zähler 11 anzeigt, so daß, wenn sein Inhalt der vom Abwärtszählen des Taktes herrührt, den Wert Null erreicht, das Signal an den Puffer geliefert wird.

Da außerdem im Ausführungsbeispiel gemäß Fig. 2 der Wert des Verzögerungsbetrages über den Codierer 10 im Zähler 11 voreingestellt ist, ist es möglich, den Wert als Binärwert darzustellen und diesen Wert im Zähler direkt voreinzustellen.

Da es, wie zuvor erwähnt, gemäß der Erfindung möglich ist, einen willkürlichen Betrag der Verzögerung des Schreibdaten-Ausgangssignales in jedem Lesezyklus einzustellen, ist es möglich, die Bus-Geschwindigkeit durch Schaffung einer optimalen Verzögerung des Schreibdaten- Ausgangssignales für eine Vorrichtung zu verbessern, in der man in jedem Lesezyklus Zugriff hat.

Außerdem ist es möglich, eine Schnittstelle für eine langsame Vorrichtung zu schaffen, welche eine große Gleitzeit der Lesedaten aufweist und zwar durch Erhöhen der Anzahl der Stellen des Zählers.

Claims

1. Datenbus-Puffersteuerschaltung zum Steuern von Verbindungen zu einem Datenbuspuffer zum gegenseitigen Verbinden eines CPU-Datenbus, der mit einer CPU verbunden ist, mit einem örtlichen oder lokalen Datenbus, welcher an einer Eingabe/Ausgabevorrichtung angeschlossen ist, gekennzeichnet durch:
eine Verzögerungsauswahleinrichtung zur Auswahl eines Verzögerungswertes eines Schreibdaten-Ausgangssignales verkörpert durch eine Anzahl von Taktperioden pro Lesezyklus, wobei eine Verbindung mit dem Datenbus-Puffer hergestellt wird, so daß die Daten vom lokalen Datenbus zum CPU-Datenbus übertragen bzw. gesendet werden,
einen Zähler zur Speicherung des Verzögerungswertes, welcher durch die Verzögerungsauswahleinrichtung ausgewählt wurde, bis ein nächstfolgender Schreibzyklus startet, um den Schreibdatenausgang nach einer Verzögerung des ausgewählten Wertes zu aktivieren, welcher in ihm gespeichert ist, vom Beginn des nächstfolgenden Schreibzyklus
und eine Steuerlogikeinrichtung, welche auf ein Ausgangssignal des Zählers, ein Datenfreigabesignal, ein Lese/Schreibsignal und ein Taktsignal anspricht, um den Datenbus-Puffer zu steuern, nachdem das Ausgangssignal des Zählers aktiviert wurde, um zu ermöglichen, daß das Ausgangssignal des CPU-Datenbus durch den Datenbus-Puffer zum lokalen Datenbus passiert.

2. Datenbus-Puffersteuerschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Verzögerungsauswahleinrichtung eine Einrichtung zur Lieferung eines Voreinstellsignals an den Zähler aufweist.

3. Datenbus-Puffersteuerschaltung nach Anspruch 2, dadurch gekennzeichnet, daß das Voreinstellsignal ein extern geliefertes Signal ist.

4. Datenbus-Puffersteuerschaltung nach Anspruch 2, dadurch gekennzeichnet, daß das Voreinstellsignal von einem Register geliefert wird.