DE3200894C2

DE3200894C2 -

Info

Publication number: DE3200894C2
Application number: DE3200894A
Authority: DE
Inventors: Philip John Sunnyvale Calif. Us Keller
Original assignee: Philips Gloeilampenfabrieken NV
Current assignee: Koninklijke Philips NV
Priority date: 1981-01-22
Filing date: 1982-01-14
Publication date: 1987-05-21
Also published as: KR830009695A; JPS57140028A; IE52515B1; US4398105A; DE3200894A1; GB2091965B; GB2091965A; KR900005229B1; IE820103L; CA1176715A; JPH033964B2; FR2498396A1; FR2498396B1

Description

Die Erfindung betrifft eine Schaltung mit zwei Eingängen und zwei diesen zugeordneten Ausgängen gemäß dem Gattungsbegriff des Patentanspruchs 1.

Eine derartige Schaltung, die im folgenden auch als "Schiedsge richtsschaltung" bezeichnet wird, dient zum Weiterleiten eines von zwei synchron eintreffenden Signalen in folgenden zwei Fällen:

a) Wenn die Signale mit einem kleinen Zeitunterschied eintreffen, soll das zuerst eintreffende Signal zuerst am zugeordneten Ausgang erscheinen, und
b) falls beide Signale genau zum selben Zeitpunkt eintreffen, muß eines dieser Signale entsprechend einem schiedsgericht lichen Beschluß eindeutig zum zugeordneten Ausgang weiterge leitet werden.

Eine Schaltung der eingangs genannten Art ist bekannt aus der US-PS 38 24 409, die zwei sogenannte "finite resolution"-Schaltungen hintereinandergeschaltet verwendet, wobei in den einen Signalweg eine Verzögerung eingefügt ist. Jede derartige "finite resolution"- Schaltung besteht aus zwei kreuzgekoppelten NAND-Gattern. Durch die Einfügung des Verzögerungselementes wird zumindest in dem einen Signalweg eine Signalverzögerung bewirkt, die nicht immer erwünscht ist. Außerdem wird davon ausgegangen, daß Übergangszu stände wie metastabile Zustände bis zum Ende der Verzögerungszeit des Verzögerungselementes abgeklungen sind.

Eines der sich häufig bei solchen Schiedsgerichtsschaltungen er gebenden Probleme ist darauf zurückzuführen, daß die kreuzweise gekoppelten NAND-Gatter am Ausgang ein Signal erzeugen, das weder "hoch" noch "niedrig" ist, sondern sich in einem zwischenliegenden Zustand (metastabilen Zustand) befindet. Diesem Zustand geht gewöhnlich die Erzeugung eines kurzen Impulses mit vollem Signal pegel voraus, der zu schmal ist, um die Schaltung in einen ein deutigen Zustand zu bringen, jedoch genügend breit, um von einer an die Schaltung angeschlossenen Verarbeitungsanordnung erkannt zu werden.

Für die Vermeidung von mestabilen Zuständen bei Flip-Flops oder Verriegelungsschaltungen sind verschiedene Schaltungen bekannt. Bei einer aus der US-PS 40 93 878 bekannten Schaltung wird dem ersten Eingang eines der NAND-Gatter ein Netzwerk aus weiteren Gattern und einem R-C-Glied vorgeschaltet, wodurch die Ansprech geschwindigkeit der gesamten Schaltung erheblich verringert wird.

Aus IBM Technical Disclosure Bulletin, vol 16, no. 8, Jan 1974, S. 2453 ist eine asynchrone Speicherschaltung bekannt, bei der verhindert werden soll, daß an einem einzigen Ausgang ein unde finiertes bzw. metastabiles Signal auftritt, wenn von den Eingangs signalen das eine ansteigt, während das andere gerade abfällt. Diese bekannte Schaltung verwendet zwei Schwellwertschaltungen mit verschiedenen Schwellwerten, um den metastabilen Zustand da durch zu erfassen, daß das Ausgangssignal einer ersten Speicher schaltung einen ersten Schwellwert überschreitet, jedoch nicht den zweiten Schwellwert. In diesem Falle wird eine zweite Speicher schaltung, die im übrigen über ein Verzögerungsglied vom einen Eingangssignal angesteuert wird, nicht geschaltet. Diese be kannte Schaltung ist kompliziert aufgebaut und weist eine erheb liche Verzögerung auf.

Aufgabe der vorliegenden Erfindung ist es, eine Schaltung der im Oberbegriff genannten Art anzugeben, die mit geringer Verzö gerung eine Eingangssignaländerung zum zugeordneten Ausgang weiterleitet und mit großer Zuverlässigkeit verhindert, daß am Ausgang Übergangssignale oder undefinierte Signale bzw. metasta bile Signalzustände auftreten.

Diese Aufgabe wird erfindungsgemäß durch die im kennzeichnenden Teil des Patentanspruchs 1 angegebenen Merkmale gelöst.

Da die weiteren Gatter erfindungsgemäß nicht kreuzgekoppelt sind, sondern mit dem Ausgang eines Differenzdetektors verbunden sind, der die weiteren Gatter erst freigibt, wenn die Ausgangssignale der kreuzgekoppelten NAND-Gatter einen stabilen Zustand erreicht haben, wird garantiert, daß unter allen Umständen an den Ausgängen der Schaltung nur eindeutige Signale auftreten, und zwar mit der geringstmöglichen Verzögerung, die im Idealfall für beide Ausgänge nur zwei Gatterlaufzeiten beträgt, wenn an den Ausgängen der NAND-Gatter kein metastabiler Zustand auftritt.

Vorteilhafte Ausgestaltungen und Weiterbildungen der im Patent anspruch 1 angegebenen erfindungsgemäßen Lösung sind den Unter ansprüchen zu entnehmen.

Ausführungsbeispiele der Erfindung werden nachstehend anhand der Zeichnung erläutert. Es zeigt

Fig. 1 ein Blockschaltbild einer Schaltung nach der Erfindung,

Fig. 2 bis 4 graphische Darstellungen von Signalverläufen zur Erläuterung der Wirkungsweise der Schaltung nach Fig. 1,

Fig. 5a bis 5c eine erfindungsgemäße Schaltung im Detail.

Fig. 1 zeigt eine Schaltung nach der Erfindung, die im folgenden mit Schiedsgerichtsschaltung bezeichnet ist und die mit zwei Eingangs klemmen A und B und zwei Ausgangsklemmen J und K versehen ist. Die erste Eingangsklemme A ist mit einem ersten Ein gang eines ersten NAND-Gatters 10 gekoppelt, das vorzugs weise als ein Schmitt-NAND-Gatter ausgeführt ist. Die zweite Eingangsklemme B ist mit einem ersten Eingang eines zweiten NAND-Gatters 12 gekoppelt. Die beiden NAND-Gatter 10 und 12 sind kreuzweise gekoppelt, derart, daß sie eine Verriege lungsschaltung bilden, wobei die kreuzweise gekoppelten Eingänge als die zweiten Eingänge der Verriegelungsschal tung bezeichnet werden.

Der Ausgang C des ersten NAND-Gatters 10 ist mit einem Eingang eines Differenzdetektorgatters 14 und auch mit einem Eingang eines ersten NOR-Gatters 16 gekoppelt. Der Ausgang D des zweiten NAND-Gatters 12 ist mit dem anderen Eingang des Differenzdetektorgatters 14 und auch mit einem Eingang eines zweiten NOR-Gatters 18 gekoppelt. Der Ausgang E des Differenzdetektorgatters 14 ist mit den zweiten Eingängen der beiden NOR-Gatter 16 und 18 gekoppelt.

Der Ausgang F des ersten NOR-Gatters 16 ist mit der ersten Ausgangsklemme J gekoppelt, während der Aus gang G des zweiten NOR-Gatters 18 mit der zweiten Ausgangs klemme K gekoppelt ist. Der Ausgang F des ersten NOR-Gat ters 16 ist weiter über einen ersten Inverter 20 mit einem dritten Eingang des zweiten NAND-Gatters 12 gekoppelt. Auf gleiche Weise ist der Ausgang G des zweiten NOR-Gatters 18 über einen zweiten Inverter 22 mit einem dritten Ein gang des ersten (Schmitt-)NAND-Gatters 10 gekoppelt. Die invertierten Ausgänge (oder dritten Eingänge) der NAND- Gatter 12 und 10 sind mit H bzw. I bezeichnet.

Das Differenzdetektorgatter 14 ist derart einge richtet, daß sein Ausgang stets "Hoch" ist, es sei denn, daß seine Eingänge um mehr als einen festen Betrag von einander verschieden sind, der in diesem Falle größer als eine V _BE-Spannung ist. Gleich wie bei einem üblichen Exklusiv-NOR-Gatter wird der Ausgang "Hoch" sein, wenn beide Eingänge "Hoch" oder wenn beide Eingänge "Niedrig" sind. Um zu erzielen, daß der Ausgang "Niedrig" ist, müssen jedoch die zwei Eingänge um mehr als eine V _BE-Spannung voneinander verschieden sein.

Die Wirkungsweise der Schiedsgerichtsschaltung wird nun beschrieben. Im Anfangszustand sind beide Eingänge A und B "Niedrig". Der Ausgang eines NAND-Gatters ist nur dann "Niedrig", wenn alle Eingänge "Hoch" sind. Daher sind, weil ein Eingang jedes der NAND-Gatter 10 und 12 "Niedrig" ist, die Ausgänge C und D "Hoch", gleich wie die kreuz weise gekoppelten zweiten Eingänge der Gatter 10 und 12. Da beide Eingänge des Differenzdetektorgatters 14 "Hoch" sind, ist der Ausgang E des Gatters 14 "Hoch". Da beide Eingänge des NOR-Gatters 16 "Hoch" sind, ist der Ausgang F "Niedrig". Auf gleiche Weise ist, weil beide Eingänge des NOR-Gatters 18 "Hoch" sind, der Ausgang G "Niedrig". Dies ist der Fall, weil der Ausgang eines NOR-Gatters "Niedrig" ist, wenn irgendein Eingang "Hoch" ist.

Da die Ausgänge F und G "Niedrig" sind, sind die invertierten Eingänge, die zu den dritten Eingängen der NAND-Gatter 12 bzw. 10 führen, "Hoch", aber beeinflussen den Zustand dieser Gatter nicht, weil einer ihrer Eingänge "Niedrig" ist.

Der Anfangszustand der Schaltung und die betreffen den Wellenformen sind in dem äußerst linken Teil des Wellenformdiagramms der Fig. 2 dargestellt.

Es sei nun angenommen, daß der Eingang A vor dem Eingang B "Hoch" wird, wie in Fig. 2 dargestellt ist. Wenn A "Hoch" wird und B "Niedrig" bleibt, wird C "Niedrig", weil A, und D und I, die alle drei Eingänge des NAND- Gatters 10 sind, "Hoch" sind. Der Ausgang F des Gatters 16 bleibt "Niedrig", weil C "Niedrig", jedoch E "Hoch" ist. Da jedoch C "Niedrig" und D "Hoch" ist, wird nun der Aus gang E des Gatters 14 "Niedrig" werden. Da beide Eingänge C und E des Gatters 16 "Niedrig" sind, wird F "Hoch" werden, während das rückgekoppelte invertierte Signal II "Niedrig" wird, aber den Zustand des Eingangsgatters 12 nicht be einflußt. Der Eingang E des Gatters 18 ist "Niedrig", aber der Eingang D ist "Hoch", so daß der Ausgang G des Gatters 18 "Niedrig" bleibt, der Ausgang I des Inverters 22 "Hoch" bleibt und das Eingangsgatter 10 nicht beeinflußt wird. Von den Ausgangsklemmen ist nun J "Hoch" und K "Niedrig".

Wenn B "Hoch" wird, während A "Hoch" bleibt, wird die die Gatter 10 und 12 enthaltende Verriegelungsschaltung nicht beeinflußt, weil der Ausgang C des Gatters 10, der den Eingang des Gatters 12 bildet, "Niedrig" bleibt.

Ein ähnlicher Vorgang findet statt, wenn der Eingang B "Hoch" und der Eingang A "Niedrig" wird infolge der Symmetrie der Schaltung, aber unter diesen Bedingungen ist die Ausgangsklemme J "Niedrig" und ist die Ausgangs klemme K "Hoch", was gerade das Umgekehrte des obenbeschrie benen Zustandes der Eingangssignale ist, in dem A "Hoch" und B "Niedrig" ist.

Mit Hilfe der in Fig. 3 dargestellten Wellenformen wird nun der Zustand beschrieben, in dem sowohl A als auch B gleichzeitig "Hoch" werden; dies ist der Zustand, in dem die Schiedsgerichtsschaltung einen schiedsgerichtlichen Beschluß fassen muß, welchem der beiden Eingänge A oder B der Vorzug gegeben werden soll, d. h., daß die Schaltung eine Schiedsgerichtsfunktion erfüllen muß. In bezug auf den Anfangszustand, in dem beide Eingänge A und B "Niedrig" sind, was durch den Zeitpunkt T₀ dargestellt ist, wurde bereits erwähnt, daß C und D "Hoch" sind, E "Hoch" ist und F und G "Niedrig" sind. Wenn A und B "Hoch" werden, kann eine der folgenden zwei Reihen von Vorgängen statt finden.

Die erste Reihe von Vorgängen, die stattfinden kann, ist folgende: Einige Zeit nachdem A und B "Hoch" werden, werden C und D "Niedrig". Wenn C und D "Niedrig" werden, bewirken sie, daß D bzw. C wieder "Hoch" werden wegen der kreuzgekoppelten "Niedrigen" Eingänge der Gatter 12 und 10. Wenn D und C "Hoch" werden, bewirken ihre kreuzgekoppelten "Hoch" Eingänge der Gatter 10 und 12, daß C bzw. D wieder "Niedrig" werden. Dieser Oszillationszustand bleibt be stehen, bis der Ausgang eines der Gatter 10 oder 12 "Niedrig" bleibt und das andere Gatter "Hoch" bleibt.

Die zweite Reihe von Vorgängen, die stattfinden kann, ist folgende. Einige Zeit nachdem A und B "Hoch" werden, was durch den Zeitpunkt T ₁ dargestellt ist, werden C und D "Niedrig". Wenn C und D "Niedrig" werden, bewirken ihre kreuzgekoppelten "niedrigen" Eingänge der Gatter 12 bzw. 10, daß die Ausgänge D und C wieder "Hoch" werden, wodurch an jedem der Ausgänge C bzw. D ein "RUT"-Impuls erzeugt wird, was durch den Zeitpunkt T ₁ dargestellt ist. Der "RUT"-Impuls, der an jedem Eingang des Gatters 10 und 12 erzeugt wird, kann bewirken, daß die Ausgänge C und D zum Zeitpunkt T ₂ in den dritten Zustand versetzt werden, der metastabil ist. Dies ist ein unstabiler Zustand und nach einer gewissen Zeitspanne wird einer der zwei Ausgänge C oder D "Niedrig", während der andere Ausgang "Hoch" wird.

Während jeder der obengenannten Reihen von Vor gängen bleibt der Punkt E "Hoch" und bleiben F und G "Niedrig", solange C und D nicht um mehr als eine V _BE-Span nung voneinander verschieden sind. Die Ausgangs-NOR-Gatter 16 und 18 können nicht auf die Ausgangssignale C und D an sprechen, während E "Hoch" bleibt. Es läßt sich erkennen, daß während der Erzeugung des "RUT"-Impulses zum Zeitpunkt T ₁ die Ausgangssignale C und D gleichphasig sind und nahezu die gleiche Amplitude aufweisen. Daher bleibt das Ausgangs signal E des Differenzdetektors "Hoch", während die "RUT"- Impulse nicht zu den NOR-Gattern 16 und 18 durchgelassen werden. Nachdem jedoch die die Gatter 10 und 12 enthaltende Verriegelungsschaltung den metastabilen Zustand verlassen hat und sobald der Spannungsunterschied zwischen C und D größer als eine V _BE-Spannung wird, was durch den Zeit punkt T ₃ dargestellt ist, spricht das Gatter 14 auf diesen Unterschied an, wodurch E "Niedrig" wird, so daß die Ausgangs-NOR-Gatter 16 und 18 auf die Ausgangssignale C und D der NAND-Gatter 10 und 12 ansprechen können.

Wenn der Eingang A um viel weniger als eine Gatter verzögerung von B "Hoch" wird, ist es wahrscheinlich, daß ein "RUT"-Impuls am Ausgang D des Gatters 12 erzeugt werden kann. Dieser Impuls wird sich nicht zu dem Ausgang des Gatters 18 fortpflanzen. Dies hat zwei Gründe:

1. Die Verzögerung des Differenzdetektors 14 ist etwa anderthalb- bis zweimal größer als für die NAND-Gatter 10 und 12, wodurch sein Ausgang (Punkt E) während dieser Zeitspanne "Hoch" gehalten wird;
2. durch die Art des Entwurfes ist der Differenzdetektor 14 unempfindlich für "RUT"-Impulse und hat die Neigung, sie durch Integration auf einen Pegel herabzusetzen, auf den auffolgende Gatter nicht ansprechen können. Diese Reihe von Vorgängen ist in Fig. 4 veranschaulicht.

Die Inverter 20 und 22 dienen dazu, zu verhindern, daß der Ausgang der R-S-Verriegelungsschaltung, die durch die Gatter 10 und 12 gebildet wird, von dem "Hohen" Zustand in einen "Niedrigen"-Zustand übergeht, bevor das Differenz detektorgatter 14 zu seinem anfänglichen hohen Pegel zu rückkehrt. Wenn somit der Eingang A vor dem Eingang B "Hoch" werden würde, wäre der Ausgang F "Hoch" und der Ausgang G "Niedrig". Dann würde, wenn A "Niedrig" werden würde, C "Hoch" werden. Wenn C "Hoch" werden würde, könnte D "Niedrig" werden, wenn keine Inverter vorhanden wären. Zu gleicher Zeit wird E "Hoch", weil seine beiden Eingänge "Hoch" waren. D wird "Niedrig" etwa zu dem gleichen Zeitpunkt, zu dem E "Hoch" wird, wonach der Ausgang G "Hoch" werden kann infolge des "Hohen" Eingangs D und dann "Niedrig" werden kann in folge des "Hohen" Eingangs E und dann wieder "Hoch" werden kann infolge des "Niedrigen" Eingangs E. Der Inverter 20 würde im vorliegenden Beispiel verhindern, daß diese Reihe von Vorgängen stattfinden würde, weil das vom Inverter 20 auf das Eingangsgatter 12 rückgekoppelte "Niedrige" Signal den Ausgang D des Gatters 12 "Hoch" halten würde, bis der Ausgang des Gatters 16 "Niedrig" werden würde, wodurch der Ausgang des Gatters 14 zu diesem Zeitpunkt zu seinem anfänglichen hohen Pegel zurückkehren könnte.

Die Wirkungsweise des Differenzdetektorgatters 14 wird an Hand der Fig. 5 näher erläutert, in der schematisch im Detail die Schiedsgerichtsschaltung nach der Erfindung dargestellt ist. Es sei bemerkt, daß ein Puffer 24 hier zwischen dem Ausgang E des Differenzdetektorgatters 14 und den Ausgang-NOR-Gattern 16 und 18 eingeschaltet ist.

Der Ausgang des Puffers 24 liegt am Knotenpunkt L. Zuerst sei jedoch darauf hingewiesen, daß der Strang von vier Dioden 26, die hier zwischen Erde und dem Anschlußpunkt V _REF eingeschaltet sind, durch V _BE-Klemmelemente gebildet wird. Sie dienen dazu, den hohen Pegel an den Ausgängen C und D der Schmitt-NAND-Gatter 10 und des NAND-Gatters 12 auf einen Wert zu beschränken, der 3V _BE nicht überschreitet. Dies hat zur Folge, daß dem Differenzdetektorgatter 14 zwangsweise ein vorhersagbarer Spannungspegel auferlegt wird. Die Diodenklemmelemente 26 beschränken auch den hohen Pegel von dem Differenzdetektorgatter 14 zu dem Puffer 24 . Dies hat eine größere Geschwindigkeit und auch eine bessere Strompegelsteuerung zur Folge, weil nun ein kleinerer Wert des Widerstandes R ₂ erhalten werden kann, der somit aus demselben Material wie die Widerstände R ₁ in den Emittern von Q 11 und Q 12 bestehen kann.

Beim Betrieb im Anfangs- oder Normalzustand, wenn beide Eingänge A und B "Niedrig" sind, sind nun die Ein gänge C und D des Differenzdetektorgatters 14 beide "Hoch". Der Punkt C weist einen Wert von etwa 3V _BE und der Emitter des Transistors Q 11 weist einen Wert von etwa 2V _BE auf. Der Punkt D weist etwa einen Wert von 3V _BE und der Emitter des Transistors Q 12 weist einen Wert von etwa 2V _BE auf. Da der Emitter des Transistors Q 11 mit der Basis von Q 13 und mit dem Emitter des Transistors Q 14 verbunden und der Emitter des Transistors Q 12 mit der Basis des Transistors Q 14 und mit dem Emitter des Transistors Q 13 verbunden ist, ist die Basis-Emitter-Spannung jedes der Transistoren Q 13 und Q 14 gleich Null, wobei die Transistoren Q 13 und Q 14 somit ausgeschaltet werden. Der Punkt E steigt auf 2V _BE an, wodurch der Transistor Q 15 des Puffers 24 eingeschaltet wird. Der Transistor Q 16 wird ausgeschaltet und der Transistor Q 18 wird eingeschaltet, wodurch bewirkt wird, daß der Punkt C "Hoch" wird.

Es sei angenommen, daß der Signaleingang A "Hoch" wird und der Eingang B "Niedrig" bleibt. Der Ausgang C ist "Niedrig" und der Ausgang D ist "Hoch" und der folgende Vorgang findet statt. Der Transistor Q 11 wird ausgeschaltet; der Transistor Q 13 wird ausgeschaltet und der Transistor Q 12 wird eingeschaltet. Der Emitter des Transistors Q 14 wird durch den Punkt D gebildet, der an -(2V _BE) oder etwa an 1V _BE liegt. Der Punkt E liegt an etwa 2V _BE-V _SCH oder etwa 1V, was niedrig ist, wobei V _SCH der Durchlaßspannungs abfall über der Schottky-Klemmdiode des Transistors ist.

Es sei nun angenommen, daß der Eingang A "Niedrig" und der Eingang B "Hoch" ist, wobei der Ausgang C "Hoch" und der Ausgang D "Niedrig" ist. Q 11 und Q 13 werden einge schaltet und Q 12 und Q 14 werden ausgeschaltet. Der Emitter von Q 13 wird durch den Punkt C gebildet der an -(2V _BE) oder etwa 1V _BE liegt. Der Punkt E liegt an etwa 2V _BE-V _SCH- oder etwa 1V, was niedrig ist.

In beiden obenstehenden Fällen, in denen der Ausgang E des Differenzdetektorgatters 14 "Niedrig" ist, wird ein "Niedriges" Signal dem Puffer 24 zugeleitet. Infolgedessen ist Q 15 ausgeschaltet, ist Q 16 eingeschaltet und ist Q 17 eingeschaltet. Der Punkt L ist dann "Niedrig" und ist etwa 0,25 V.

Es sei nun angenommen, daß der Punkt C "Hoch" ist oder an etwa 3V _BE liegt und der Punkt D an einer Spannung <1V _BE unter der des Punktes C oder an einer Spannung <2V _BE liegt. Der Emitter von Q 11 liegt an 2V _BE und der Emitter von Q 12 liegt an 1V _BE. Q 13 ist eingeschaltet, weil seine Basis um 1V _BE über der Spannung des Emitters liegt, aber Q 14 ist ausgeschaltet, weil seine Basis um 1V _BE unter der Spannung des Emitters liegt. Der Punkt E ist "Niedrig".

Die Eingangsverriegelungsschaltung, die aus den Gattern 10 und 12 besteht, kann entweder durch zwei Standard- NAND-Gatter oder durch ein Standard-NAND-Gatter und ein Schmitt-NAND-Gatter gebildet werden. Versuche haben ergeben, daß die Kombination eines Standard-NAND-Gatters und eines Schmitt-NAND-Gatters mit geringerer Wahrscheinlichkeit als die Kombination von zwei Standard-NAND-Gattern in den metastabilen Zustand übergeht. Weiter hat sich aus Versuchen ergeben, daß die Anwendung von zwei Schmitt-NAND-Gattern eine leichte Oszillation fördert. Aus den obenstehenden Gründen wird die Verriegelungsschaltung vorzugsweise durch ein Standard-NAND-Gatter und ein Schmitt-NAND-Gatter ge bildet, wie dargestellt und beschrieben ist.

Statt der NOR-Gatter 16 und 18 ist es auch möglich, OR-Gatter zu verwenden. In diesem Fall können die Inverter 20 und 22 weggelassen werden. Die Ausgangssignale F und G sind dann natürlich in bezug auf die Eingangssignale A und B invertiert.

Claims

1. Schaltung mit zwei Eingängen und zwei diesen zugeordneten Ausgängen, bei denen abhängig von der zeitlichen Folge von Signal änderungen an den Eingängen nur auf einem der Ausgänge ein vor gegebenes Signal erscheint,
mit zwei NAND-Gattern, bei denen der erste Eingang jedes Gatters mit jeweils einem Eingang der Schaltung verbunden ist und ein zweiter Eingang jedes Gatters mit dem Ausgang des jeweils anderen Gatters kreuzgekoppelt ist, und mit zwei weiteren Gattern, von denen ein erster Eingang jeweils mit einem Ausgang der NAND- Gatter gekoppelt ist und deren Ausgänge mit den Ausgängen der Schaltung verbunden sind, dadurch gekennzeichnet, daß ein Differenzdetektor (14) vorgesehen ist, von dem Eingänge mit den Ausgängen (C, D) der NAND-Gatter (10, 12) verbunden sind und von dem ein Ausgang (E) mit je einem zweiten Eingang der weiteren Gatter (16, 18) verbunden ist und diese weiteren Gatter blockiert, wenn der Spannungsunterschied zwischen den Ausgängen (C, D) der NAND-Gatter (10, 12) einen be stimmten vorgegebenen Wert nicht überschreitet.

2. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß eines der NAND-Gatter (10, 12) aus einem Schmitt-Trigger-NAND- Gatter (10) besteht.

3. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die beiden weiteren Gatter (16, 18) NOR-Gatter sind und die Schaltung weiter enthält:
einen ersten Inverter (20), der ein Signal von dem Ausgang (F) des ersten NOR-Gatters (16) auf einen dritten Eingang des zweiten NAND-Gatters (12) rückkoppelt, und
einen zweiten Inverter (22), der ein Signal von dem Ausgang (G) des zweiten NOR-Gatters (18) auf einen dritten Eingang des ersten NAND-Gatters (10) rückkoppelt.

4. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß der Differenzdetektor (14) bei einem Spannungsunterschied von weni ger als einer Basis-Emitter-Durchlaßspannung die weiteren Gatter (16, 18) blockiert.