DE3042105A1 - Ripple-registereinrichtung - Google Patents

Ripple-registereinrichtung

Info

Publication number
DE3042105A1
DE3042105A1 DE19803042105 DE3042105A DE3042105A1 DE 3042105 A1 DE3042105 A1 DE 3042105A1 DE 19803042105 DE19803042105 DE 19803042105 DE 3042105 A DE3042105 A DE 3042105A DE 3042105 A1 DE3042105 A1 DE 3042105A1
Authority
DE
Germany
Prior art keywords
data
register
ripple
input
rank
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE19803042105
Other languages
English (en)
Other versions
DE3042105C2 (de
Inventor
Maurice Leron Vadnais Heights Minn. Hutson
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Control Data Corp
Original Assignee
Control Data Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Control Data Corp filed Critical Control Data Corp
Publication of DE3042105A1 publication Critical patent/DE3042105A1/de
Application granted granted Critical
Publication of DE3042105C2 publication Critical patent/DE3042105C2/de
Granted legal-status Critical Current

Links

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F5/00Methods or arrangements for data conversion without changing the order or content of the data handled
    • G06F5/06Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
    • G06F5/08Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor having a sequence of storage locations, the intermediate ones not being accessible for either enqueue or dequeue operations, e.g. using a shift register
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00Baseband systems
    • H04L25/02Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/05Electric or magnetic storage of signals before transmitting or retransmitting for changing the transmission rate

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Communication Control (AREA)
  • Shift Register Type Memory (AREA)
  • Information Transfer Systems (AREA)

Description

Die Erfindung bezieht sich auf eine Ripple-Registereinrichtung und auf Datenübertragungssysteme unter Verwendung einer derartigen Ripple-Registereinrichtung. Unter der Bezeichnung "Ripple-Registereinrichtung" soll hierbei eine Registereinrichtung verstanden werden, bei der die Weiterleitung von Daten und Signalen wellenförmig durch einzelne Einrichtungen hindurch erfolgt.
Der Erfindung liegt die Aufgabe zu Grunde, eine Ripple-Registereinrichtung bzw. ein Datenübertragungssystem dieser Art zu schaffen, das eine Vergrößerung des Wirkungsgrades der Datenübertragung ermöglicht.
Diese Aufgabe wird gemäß einem Grundgedanken der Erfindung dadurch gelöst, daß eine Ripple-Registereinrichtung geschaffen wird, die ein Primärdatenrangregister und ein Sekundärdatenrangregister aufweist, das einen Datenausgang aufweist, der mit einem Eingang des Primärdatenrangregisters verbunden ist, daß Einrichtungen zur Lieferung von Eingangsdaten an die Primär-·;.und Sekundärdatenrangregister vorgesehen sind, daß eine erste Steuereinrichtung zumindest eine erste und eine zweite Signaleingangseinrichtung aufweist und ein Steuersignal an die Primär- und Sekundärdatenrangregister liefert, daß die erste Signaleingangseinrichtung zur Verbindung mit einer vorhergehenden Ripple-Registereinrichtung in einem Datenübertragungspfad bestimmt ist, während die zweite Signaleingangseinrichtung zur Verbindung mit einer darauffolgenden Ripple-Registereinrichtung in dem Übertragungspfad bestimmt ist, daß eine zweite Steuereinrichtung mit zumindest eirer ersten und einer zweiten Signaleingangseinrichtung vorgesehen ist und ein Steuerausgangssignal liefert, daß die erste Signaleingangseinrichtung mit einem Ausgang der ersten Steuereinrichtung verbunden ist, während die zweite Signaleingangseinrichtung zur Verbindung mit einer vorhergehenden Ripple-Registereinrichtung in dem Datenübertragungs-
130021/0846
30421ÖS
pfad bestimmt ist, daß eine Taktsteuereinrichtung mit zumindest einem Taktsignaleingang zur Steuerung der Torsteuerung von Daten von dem Primärdatenrangregister an eine nachfolgende Ripple-Registereinrichtung in dem Datenübertragungspfad vorgesehen ist und daß die Ripple-Registereinrichtung im Betrieb Eingangsdaten in dem Primärdatenrangregister empfängt, wenn dieses Register zu Anfang leer ist, während es Eingangsdaten in dem Sekundärdatenrangregister empfängt, wenn das Primärdatenrangregister voll ist.
Entsprechend einem weiteren Grundgedanken der Erfindung wird eine Ripple-Registereinrichtung geschaffen, die eine Taktsignalquelle zur Lieferung eines Einphasen-Taktsignals, ein Primärdatenrangregister.und ein Sekundärdatenrangregister aufweist, das einen mit einem Eingang des Primärdatenrangregisters verbundenen Ausgang und einen Taktsignaleingang zur Zeitsteuerung von Datenübertragungen aufweist, daß Einrichtungen zur Lieferung von Eingangsdaten an die Primär- und Sekundärdatenrangregister vorgesehen sind, daß eine erste Steuereinrichtung zumindest eine erste und eine zweite Signaleingangseinrichtung auf? weist und ein Steuersignal an die Primär- und Sekundärdatenrangregister liefert, daß die erste Signaleingangseinrichtung zur Verbindung mit einervvorhergehenden Ripple-Registereinrichtung in einem Datenübertragungspfad bestimmt ist, während die zweite Signaleingangseinrichtung zur Verbindung mit einer nachfolgenden Ripple-Registereinrichtung in dem Datenübertragungspfad bestimmt ist, daß die erste Steuereinrichtung einen Taktsignaleingang zur Steuerung der zeitlichen Lage von AusgangsSignalen aufweist, daß eine zweite Steuereinrichtung mit zumindestens einer ersten und einer zweiten Signaleingangseinrichtung vorgesehen ist,, um ein Steueraus gangs signal zu liefern, daß die erste Signaleingangseinrichtung mit einem Ausgang der ersten
V30021/0846
30421C5
Steuereinrichtung verbunden ist,während die zweite Signaleingangseinrichtung mit einer vorhergehenden Ripple-Registereinrichtung in dem Übertragungspfad verbunden ist, daß eine Einphasen-Taktsteuereinrichtung mit zumindest einem Taktsignaleingang zur Steuerung der Torsteuerung von Daten von dem Primärdatenrangregister zu einer nachfolgenden Ripple-Registereinrichtung in dem Datenübertragungspfad vorgesehen ist, daß die Taktsteuereinrichtung mit dem Primärdatenrangregister und de'n zweiten Steuereinrichtungen verbunden ist, und daß die Ripple-Registereinrichtung im Betrieb Eingangsdaten in dem Primärdatenrangregister empfängt, wenn dieses Register zu Anfang leer ist, während sie Eingangsdaten in dem Sekundärdatenrangregister empfängt, wenn das Primärdatenrangregister voll ist.
Ein erfindungsgemäß ausgebildetes Datenübertragungssyste^m besteht aus einer Anzahl von identischen Ripple-Registereinrichtungen, die in Serie geschaltet sind und die jeweils einen Dateneingangs- und Datenausgangsanschluß, einen HALTE-Eingangsanschluß, der mit einer nachfolgenden Ripple-Registereinrichtung verbunden ist, einen HALTE-Ausgangsanschluß, der mit einer vorhergehenden Ripple-Registereinrichtung verbunden ist, einen VOLL-Ausgafisanschluß, der mit einer vorhergehenden Ripple-Registereinrichtung verbunden ist, und einen VOLL-Eingangsanschluß aufweisen, der mit einer vorhergehenden Ripple-Registereinrichtung verbunden ist, wobei im Betrieb der VOLL-Anschluß Informationen überträgt, daß die bestimmte Ripple-Registereinrichtung zur Übertragung von Daten bereit ist, während der HALTE-Anschluß Informationen überträgt, daß die bestimmte Ripple-Registereinrichtung keine Daten empfanger kann und wobei jede:· einzelne Ripple-Registereinrichtung:
130021/0846 original inspected
zumindestens zwei Datenrangregister aufweist, so daß Daten in Abhängigkeit von unabhängigen Signalen an den VOLL-Eingangs- und den HALTE-Eingangsanschlussen gleichzeitig sowohl empfangen als auch ausgesandt werden.
Weitere vorteilhafte Ausgestaltungen und Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.
Die Erfindung wird im folgenden anhand von in der Zeichnung dargestellten Ausführungsbeispieles noch näher erläutert.
In der Zeichnung zeigen:
Figur 1 ein Blockschaltbild einer Ausführungsform eines Datenübertragungssystems;
Figur 2 ein ausführliches Logikschaltbild einer Ausführungsform der Ripple-Registereinrichtung;
Figur 3 eine schematische Darstellung von drei Ripple-Registereinrichtungen in einem Datenübertragungspfad;
Figur H ein Zeitdiagramm, das verschiedene Funktionen in der Betriebsweise des Übertragungspfades nach Figur 3 zeigt;
Figur 5 ein Schaltbild der Anschlüsse der Ausführungsform der Ripple-Registereinrichtung;
Figur 6 ein Zeitdiagramm der Ausführungsform der Ripple-Registereinrichtung nach Figur 5 in Form einer Wahrheitstabelle zur Zusammenfassung der möglichen Betriebs zustände.
130021/0846
30421C5
- ίο -
Eine Ausfiihrungsform des Datenübertragungssystems 10 ist in Figur 1 gezeigt. Eine Datenquelle 12 überträgt Daten über einen Übertragungspfad an eine Empfangseinrichtung 14. Der Anfang des Übertragungspfades von der
s cli
Datenquelle 12 aus Aießt eine Ripple-Registereinrichtung 28, irgendeine Anzahl von zusätzlichen (nichtgezeigten) Ripple-Registereinrichtungen und eine abschließende Ripple-Registereinrichtung 30 direkt vor der Empfangseinrichtung 14 ein. Aus Vereinfachungsgründen wird die Figur 1 im folgenden jedoch so beschrieben, als ob die Ripple-Registereinrichtungen 28, 30 direkt miteinander verbunden sind.
Der Übertragungspfad benötigt theoretisch lediglich eine einzige Ripple-Registereinrichtung zwischen der Datenquelle und der Empfangseinrichtung. Die Datenquelle 12 und die Empfangseinrichtung 14 benötigen jedoch jeweils eine spezielle Ripple-Register-Verbindungseinrichtung für den Datenaustausch mit dem Übertragungspfad. Diese Verbindungseinrichtungen sind innerhalb sowohl der Datenquelle als auch der Empfangseinrichtung .-. angeordnet, wie dies noch erläutert wird, doch könnten die Datenquelle und die Empfangseinrichtung direkt miteinander verbunden sein, weil das einzelne Ripple-Regis ;er intern gebildet ist.
Die Datenquelle 12 besteht aus einem.Datenpuffer 16 mit einer Eingangsdatenquelle. Der Puffer 16 spricht auf Datenlesesignale an, die von einem Lesesteuer-Verknüpfuigsglied 18 empfangen werden. Die Lesesteuersignale werden von dem Lesesteuer-Verknüpfungsglied 18 dem Puffer 16 an der Leitung 26 zugeführt. Der Puffer l6 liefert Date:i an eine in der Datenquelle angeordnete Ripple-Registere Lnrichtun?; 20 über eine übertragungsleitung 22. Ein Daten-VOLL-Signal wird von dem Puffer 16 der Ripple-Registere Lnrichtung 20 sowie dem Lesesteuer-Verknüpfungsglied 18
130021/0846
- ii -
über eine Steuerleitung 24 zugeführt. Jede Ripple-Registereinrichtung ist so mit Bezeichnungen versehen, daß sie Dateneingansleitungen, Datenausgangsleitungen sowie VOLL- bzw. HALTE-Eingangs- und Ausgangsleitungen aufweist. Das VOLL-Ausgangssignal entspricht hier dem vollen Zustand des Primärdatenregisters, während das HALTE-Ausgangssignaljäem vollen Zustand des Sekundärdatenregisters entspricht. Entsprechend ist die in der Datenquelle 12 angeordnete Ripple-Registereinrichtung über eine Datenausgangsleitung 32 mit der ersten Ripple-Registereinrichtung 28 des Übertragungspfades verbunden. Die Ripple-Registereinrichtung 20 ist mit ihrer VOLL-Ausgangsleitung über eine Steuerleitung 34 mit der VOLL-Eingangsleitunp; der Ripple-Registereinrichtung 28 verbunden. Andererseits ist die HALTE-Ausgangsleitung der Ripple-Registereinrichtung 28 über eine Steuerleitung 36 mit der HALTE-Eingangsleitung der Ripple-Registereinrichtung 20 verbunden.
In ähnlicher Weise empfängt die Ripple-Registereinrichtung 30 Eingangsdaten an einer Leitung 38 von der Ripple-Registereinrichtung 28 und VOLL-Steuersignale an einer VOLL-Eingangsleitung 40, und sie sendet HALTE-Ausgangssignale über eine Leitung 42 an die Ripple-Registereinrichtung 28.
Schließlich enthält die Empfangseinrichtung 14 eine Empfangs-Ripple-Registereinrichtung 48. Eine HALTE-Ausgangsleitung 56 der Ripple-Registereinrichtung 48 ist mit der HALTE-Eingangsleitung der Ripple-Registereinrichtung 30 verbunden. Die Datenausgangsleitung der Ripple-Registereinrichtunp; 48 ist über eine Leitung 52 mit einem Datenpuffer 44 verbunden, der die Daten in der Empfangseinrichtung weiter überträgt. Eine Puffer-VOLL-Leitung 53 in der Empfangseinrichtung zeigt die fehlende Bereitschaft zum Empfang von
130021/0846
Daten an. Eine Schreibsteuereinrichtung 46 spricht auf das VOLL-Ausgangssignal von der Registereinrichtung an einer Leitung 50 an. Die Schreibsteuereinrichtung 46 ist über eine Steuerleitung 54 mit dem Puffer 44 verbunden.
In Figur 2 ist ein ausführliches Logikschaltbild der Ripple-Registereinrichtüng 28 in dem Übertragungspfad nach Figur 1 gezeigt. In Figur 2 sind die Dateneingangsleitung 32, die VOLL-Eingangsleitung 34 und die HALTE-Eingangsleitung 42 sowie ein Takteingang gezeigt, um die Registereinrichtung nach Figur 2 zu dem Schaltbild nach Figur 1 in Beziehung zu setzen. In ähnlicher Weise sind die HALTE-Ausgangsleitung 36 und die VOLL-Ausgangsleitung 40 ebenso wie in Figur 1 gezeigt. Die Ripple-Registereinrichtung 28 besteht aus einem Primärdatenrangregister 104 und einem Sekundärdatenrangregister 102. Eine FliprFlop-Schaltung 106 bildet das Primär-VOLL-Bit, während eine zweite Flip-Flop-Schaltung 100 das Sekundär-VOLL-Bit bildet. Die Taktsteuerung des Primärdatenrangregisters und des Primär-VOLL-Bits wird durch eine Taktsteuereinrichtung 108 erreicht.
Das Sekundärdatenrangregister 102 ist ein Satz von 16 identischen Registern, die durch ein oberes Rechteck unter Verwendung von üblichen Standard-Logiksymbolen und ein unteres Rechteck dargestellt ist, das ein für alle 16 Bit gemeinsames Steuerdiagramm ist.
Das Sekundärdatenrangregister 102 weist zwei Eingänge auf. Der Eingang 1 ist der Takt und das kleine Dreiecksymbol innerhalb des Rechteckes zeigt eine Impulsflankentriggerung entsprechend der Zeitdiagramme nach den Figuren 4 und 6 an. Diese Steuerung wird wirksam, wenn das Taktsignal von einem hohen zu einem niedrigen Pegel überwechselt. Daher ergibt sich ein Ausgang eines UND-Verkhüpfungsgliedes
130021/0846
des Sekundärdatenrangregisters, wenn der Eingang 1 von einem hohen auf einen niedrigen Pegel überwechselt. Der Eingang 2 ist aktiv, wenn an ihm ein hoher Pegel anliegt. Daher ergibt sich lediglich dann ein ■ Steuerausgang C von dem UND-Verknüpfungsglied, wenn am Eingang 2 ein hoher Pegel anliegt und der Pegel am Eingang 1 von einem hohen auf einen niedrigen Pegel an dieser Impulsflanke überwechselt. Zu dieser Zeit ist der Steuerausgang C aktiv* Daten an den Eingangsleitungen des Sekundärdatenrangregisters werden taktgesteuert in dieses lediglich zu den Zeiten eingeleitet, wenn der Steuerausgang C aktiv ist.
Das Primärdatenrangregister 104 weist zwei Eingänge für Daten auf, die im oberen Teil des Symbols gezeigt sind. Ein ODER-Verknüpfungsglied für die Dateneingänge wird in Abhängigkeit von Eingangsleitungen Gl, G2 aktiv, die in einem Steuerteil des Primärdatenrangregisters gezeigt sind. Wenn die Eingangsleitung Gl aktiv ist,ist der Eingang 1 an das Primärdatenrangregister wirksam, wenn die Eingangsleitung Gl einen niedrigen Pegel aufweist. Die Eingangsleitung G2 ist aktiv, wenn sie einen hohen Pegel aufweist. Der Eingang 3 ist der Takteingang. Der Takt aktiviert die Überführung von Daten in ein Datenregister CD.
Die Flip-Flop-Schaltung 100 wird durch ein UND-Verknüpfungsglied gesetzt, das in einem oberen linken Kasten der Symboldarstellung für die Flip-Flop-Schaltung 100 gezeigt ist. Die Flip-Flop-Schaltung wird durch ein UND-Verknüpfungsglied in einem unteren linken Kasten des Symbols rückgesetzt oder gelöscht. Beginnend mit dem Eingang 1 des Setz-UND-
130021/0846
30421C5
- IH -
Verknüpfungsgliedes wird dieses UND-Verknüpfungsglied durchgeschaltet, wenn dieser Eingang einen niedrigen Pegel aufweist und wenn der Eingang 2 ebenfalls einen niedrigen Pegel aufweist. Das UND-Verknüpfungsglied wird an der Flanke des Impulses am Eingang 3 durchgeschaltet, wenn dieser Impuls von einem hohen zu einem niedrigen Pegel übergeht. Hierzu ist es weiterhin erforderlich, daß der Eingang h einen niedrigen Pegel aufweist.
Das Rücksetz-UND-Verknüpfungsglied für die Flip-Flop-Schaltung 100 wird aktiviert, wenn sein Eingang 1 von einem hohen auf einen niedrigen Pegel überwechselt und wenn der Eingang 2 einen hohen Pegel aufweist. Die Flip-· Flop-Schaltung folgt einfach diesen beiden UND-Verknüpfungsgliedern und wird durch diese entweder gesetzt oder rückgesetzt.
Die Flip-Flop-Schaltung 106 weist zwei Eingänge auf, die mit Eingang 1 und Eingang 2 am oberen Teil des Symbols für diese Flip-Flop-Schaltung bezeichnet sind. Diese Ein-, gänge sind aktiv, wenn sie einen niedrigen Pegel in ein ODER-Verknüpfungsglied aufweisen. Die überführung in den Flip-Flop- oder CD-Teil des Symbols wird durch den Steuerteil am unteren Ende des Symbols bewirkt, und erfolgt, wenn der Eingang einen niedrigen Pegel aufweist.
Die Taktsteuereinrichtung 108 weist drei Eingänge auf, von denen der Eingang 1 ein ODER-Verknüpfungsglied speist, das aktiviert wird, wenn dieser Eingang einen hohen Pegel aufweist. Der Eingang 2 steuert ebenfalls das gleiche OHER-Verknüpfungsglied. Das ODER-Verknüpfungsglied ist ebenfc.lls aktiv, wenn der Eingang 2 einen hohen Pegel aufweist, so daß, wenn einer dieser Eingänge einen hohen Pegel aufweist, das ODER-Verknüpfungsglied aktiviert wird. Der dritte Eingang
130021/0848
ist ein Impulsflanken-Triggereingang. Dieser Eingang wird wirksam, wenn der Eingang von einem hohen auf einen niedrigen Pegel überwechselt. Ein UND-Verknüpfungsglied für den Ausgang der Taktsteuereinrichtung 108 wird aktiviert, wenn der Eingang 3 einen Pegelwechsel von einem hohen auf einen niedrigen Pegel aufweist und einer der Eingänge 1 oder 2 einen hohen Pegel aufweist.
In Figur 3 sind einzelne Ripple-Registereinrichtungen 200, 202 und 201I in einem durchgehenden Datenübertragungspfad gezeigt, der sich hypothetisch in beiden Richtungen von der Figur aus kontinuierlich erstreckt, wie dies gezeigt ist. Die Ripple-Registereinrichtungen sind in einer der Bezeichnung nach Figur 1 und 2 entsprechenden Weise bezeichnet und ein Taktsignal ist ebenso wie in Figur 2 gezeigt. Die Figur 4 zeigt ein Zeitdiagramm bezüglich aller Eingänge und Ausgänge nach Figur 3 wobei auf diese näheren Angaben der Figur 1J ausdrücklich verwiesen wird. Die Ripple-Registereinrichtungen 200, 202 und 201I entsprechen den Bezeichnungen A, B und C in Figur
Im folgenden wird die Betriebsweise des beschriebenen Datenübertragungssystems erläutert.
Die Idee der Verwendung zusätzlicher Speicher oder Puffer zur Unterstützung des Vorganges der überführung von Daten zwischen zwei räumlich getrennten Datenverarbeitungseinrichtungen ist alt. Neu ist die erfindungsgemäße Ausgestaltung dieser Datenpufferung. Der grundlegende Gedanke dieser gerätemäßigen Ausführung besteht darin, daß jede Ripple-Registereinrichtung aus zwei Datenregistern und zwei Steuer-Flip-Flop-Schaltungen zusammen mit einer einzigen Taktsteuereinrichtung besteht. Für eine einzelne
13 0021/0846
30421C5
Ripple-Registereinrichtung, beispielsweise die Ripple-Registereinrichtung 28, die ausführlich in Figur 2 dargestellt ist, gelten die folgenden Charakteristiken: Das primäre Datenrangregister 104 und die Flip-Flop-Schaltung 106 führen immer einen Zyklus bei dem nächsten Taktimpuls durch, wenn das Primär-VOLL-Bit gelöscht ist. d.h. einen hohen Pegel aufweist, und zwar unabhängig vom Zustand der HALTE-Eingangssteuerleitung 42. Das Sekundärdatenrangregister 102 empfängt und speichert Daten bei dem nächsten Taktimpuls lediglich dann,wenn es leer ist, und das Primärdatenrangregister 104 mit Daten gefüllt ist, und die VOLL-EingangsSteuerleitung 34 und die HALTE-Steuereingangsleitung 42 auf einen niedrigen Pegel gesetzt sind. Das Sekundärdatenrangregister 102 hält Daten solange, bis die HALTE-Eingangsleitung 42 auf einen hohen Pegel überwechselt. Sobald das Primärdatenrangregister 104 und das Sekundärdatenrangregister 102 voll sind, gehen alle zusätzlichen Daten, die an der Dateneingangsleitung 32 und der VOLL-Eingangsleitung; 34 zugeführt werden, verloren, sofern sie nicht an diesem Leitungen festgehalten werden, bis das Sekundärdatenranj;-' register 102 für eine Taktperiode leer ist. Neue Informationen werden nur dann in das Primärdatenrangregister 104 oder das Sekundärdatenrangregister 102 taktgesteuert eingeleitet, wenn das Sekundärdatenrangregister für eine; Taktperiode leer war. Diese Eigenschaften der Betriebsweise der Ripple-Registereinrichtung .sind zweckmäßig, um die Bereitschafts-ZWiederaufnahme-Probleme der Datenübertragung zu lösen, wie sie bei bekannten Systemen dieser Art auftreten.
Das Datenübertragungssystem kann in der folgenden Weise analysiert werden, um zu zeigen, wie es eine Lösung für die Bereitschafts-ZWiederaufnahme-Probleme bei der Daten-
130021/0846
Übertragung ergibt. Unter der Annahme, daß die Datenquelle 12 in Figur 1 Daten an die Empfangseinrichtung 14 überträgt, müssen die Einrichtungen synchron insofern sein, daß sie das gleiche grundlegende Taktsignal aufweisen. Die von der Datenquelle 12 erzeugten Daten erreichen die Empfangseinrichtung I1I in Stößen von massiven Daten, d.h. jeder Taktzyklus überträgt neue Daten, worauf Leerstellen oder Abstände in den Daten folgen, d.h. Taktperioden ohne neue Daten. Daher können die Stöße und Leerstellen grundsätzlich zufällig sein, was die Empfangseinrichtung 1*1 betrifft, weil diese Stöße und Leerstellen vollständig eine Punktion der internen Betriebsweise der Datenquelle 12 sind. Daher kann die Empfangseinrichtung 14 Daten in Form von Stößen von massiven Daten aufnehmen, muß jedoch auf Grund von Bedingungen ihrer eigenen internen Betriebsweise gelegentlich aus verschiedenen. Gründen Pausen einlegen und den Empfang von Daten stoppen. Diese Pausen sind zufällig in dem Sinn, daß sie vollständig außerhalb des Einflußbereiches der Datenquelle 12 liegen. Das System erfordert jedoch, daß alle Daten von der Empfangseinrichtung 14 in der ursprünglichen Reihenfolge angenommen werden, ohne daß Daten verloren gehen und ohne das Maßnahmen für die Wiederholung verlorener Daten getroffen werden.
Eine Lösung für Datenübertragungssysteme, wie sie allgemein üblich ist und nicht in einer der Zeichnungen der vorliegenden Anmeldung gezeigt ist, und auch nicht die Verwendung einer Ripple-Registereinrichtung einschließt, würde die Bedingung ergeben, daß die Empfangseinrichtung 14 vorhersagen muß, wann sie Daten empfangen könnte und wieviel. Dies würde möglicherweise, einige Auswirkungen auf die Datenübertragung haben, die unmöglich vorhergesagt werden
130021/0846
30421C5
können. Weiterhin würde, wenn die Datenquelle nicht zur Aussendung von Daten während eines Teils der Zeit bereit wäre, während der die Empfangseinrichtung bereit ist, Zeit dadurch verloren, daß keine Datenübertragung zu einer Zeit erfolgt, zu der es möglich wäre, Daten zu empfangen. In diesem Fall könnten die Datenquelle und die Empfangseinrichtung die Form von zwei Puffern der gleichen Größe aufweisen. Die Größe würde so gewählt, daß die Bedingungen einer wirkungsvollen Datenübertragung erfüllt sind, und beispielsweise könnte der Schwellwert der Datenübertragung derart sein, daß der erste Puffer in der ersten Einrichtung zu der Zeit, zu der die Datenübertragung beginnen würde, halb voll sein würde.
Dann würden folgende Ereignisse in diesen bekannten Beispiel auftreten:
Der Puffer der Empfangseinrichtung könnte von einem Zustand, in dem er über die Hälfte gefüllt ist, auf Grund des Datenflusses aus dem Puffer und in das Empfangssystem hinein in einen Zustand übergehen, in dem er gleich oder weniger als halb voll ist. Diese Information könnte an die Sendeeinrichtung über eine Steuerleitung zurück übertragen werden. Wenn dann die Datenquelle das Signal empfängt, daß der Puffer der Empfangseinrichtung weniger als halb voll ist,beginnt der Puffer der Datenquelle erneut, Daten auszusenden, solange er halbvoll oder mehr als halbvoll ist und somit eine Hälfte des Inhaltes der Datenquellen-Pufferdaten in den Übertragungspfad zusammen mit einem Steuersignal übertragen, um zu· bewirken, daß der Puffer der Empfangseinrichtung diese Daten empfängt. Dieser bekannte Vorgang könnte wiederholt werden, doch ergibt sich eine Zeitperiode, während der der Puffer der Datenquelle teilweise in den übertragungspfad entleert wurde, die jedoch vor dem Zeitpunkt liegt,
130021/0846
zu dem die Empfangseinrichtung den Zustand des Pufferkapazitätssignals, das an die Datenquelle zurückgesandt wird, geändert hat. Bei diesem Beispiel ergibt sich für die übertragung jedes halben Datenpuffers eine Zeitperiode ohne übertragung und eine Überhangzeit, die an das System verloren geht, die anderenfalls für die Datenübertragung verwendet werden könnte. Diese Zeit umfaßt eine erhebliche Anzahl von Taktperioden und hängt von der Länge des Datenpfades, der Ansprechzeit der Empfangsschaltung auf empfangene Steuersignale und der Ansprechzeit der Sendeschaltung :-,ur Rückführung von Signalen von dem Empfänger ab. Eine theoretische Analyse zeigt, daß selbst bei Puffern großer Kapazitätjdie lange übertragungszeiten ermöglichen, der Wirkungsgrad zwar hohe Werte, jedoch niemals 100 % erreichen kann, selbst wenn hypothetisch ein willkürlich kurzer Übertragungspfad und eine willkürlich große Pufferspeicherkapazität angenommen wird.
Gemäß der vorliegenden Erfindung kann ein sehr hoher Wirkungsgrad erreicht werden, der in jedem Fall höher als bei bekannten Systemen ist, und zwar auf Grund der Verwendung der Ripple-Registereinrichtungen in dem Ripple-Registerübertragungssystem. Diese Ripple-Registereinrichtungen sind gleichmäßig entlang des Übertragungspfades verteilt und die gleichen Bedingungen wie für die Forderungen bekannter Systeme sind gegeben.
Bezüglich der bekannten Lösung des Datenübertragungsproblems berücksichtigte die Wirkungsgradberechnung nicht irgendeine verlorene Übertragungszeit auf Grund der Tatsache, daß der Datenquellenpuffer weniger als bis zu einem bestimmten vorgegebenen Prozentsatz voll war, noch berücksichtigte sie irgendeine verlorene Zeit auf Grund der Tatsache, daß der zweite Puffer der Empfangseinrichtung zu voll war, um Daten empfangen zu können. Dies bedeutet nicht,
130021/0846
30421C5
daß diese Vorfälle in dem Wert für den Gesamtwirkungsgrad nicht berücksichtigt werden müssen, sondern die Berechnung des Datenübertragungssystem-Wirkungsgrades muß auch dann richtig sein, wenn eine Einrichtung auf die andere bis zum Empfang des richtigen Steuersignals wartet.
Wenn bei bekannten Systemen der Empfangspuffer weniger als zur Hälfte gefüllt ist, wird eine Steuerleitung bzw. ein Steuersignal vorgesehen, um den Empfangspuffer gegen ein überlaufen zuschützen,doch wird der Wirkungsgrad des Systems lediglich durch das gesamte Umlaufsystem zur übertragung dieses Signals zurück zum Sender und zusätzlich durch die Auffüllzeit für den Übertragungspfad bestimmt. Die Puffer der bekannten Systeme waren immer sendebereit. Die gleiche Logik wird bei dem erfindungsgemäßen System angewandt und der schlechte Wirkungsgrad der Puffereinrichtungen wird in dem Datenübertragungssystem dadurch beseitigt, daß angenommen wird, daß der Sendepuffer immer sendebereit und der Empfangspuffer immer empfangebereit ist. Der Wirkungsgrad der erfindungsgemäßen Lösung kann 100£ unabhängig von der Größe der Puffer in den Sende- oder Empfangseinrichtungen oder der Länge des Übertragungspfades zwischen diesen sein. Zum Beweis hierfür kann anhand des Zeitdiagramms nach Figur *J gezeigt werden, daß ein HALTE-Signalj das von der letzten Ripple-Registereinrichtung durch jede vorhergehende Ripple-Registereinrichtung hindurchgeleitet wird, entsteht, wenn der Puffer der Empfangseinrichtung den vollen Zustand erreicht. Das VOLL-Signal an der Folge von Ripple-Registereinrichtungen ist das Ergebnis der Tatsache, daß die Datenquelleneinrichtung nicht vollständig leer ist, und es wird angenommen, daß dieser Zustand niemals eintritt, so daß
130021/0846
sich unter diesen Bedingungen Daten über 100? der Zeit bewegen können.
Bei der Betrachtung des Zeitdiagramms für die drei Ripple-Registereinrichtungen nach Figur 3 sein darauf hingewiesen, daß der hohe Zustand des HALTE-Signals sich in umgekehrter Richtung zu den Daten- und VOLL-Signalen ausbreitet. Jeder der jemals eine Schlange gesehen hat, die über den Boden kriecht, hat gesehen, wie eine Welle oder "Ripple" in dem Schlangenkörper vom Kopf zum Schwanz weiter läuft und den gesamten Schlangenkörper vorwärtsdrückt. Dies ist der optische Effekt des hohen Zustandes des HALTE-Signals, das sich entgegengesetzt zum Datenfluß bewegt und ihn dennoch vorwärtsbewegt.
Das HALTE-Ausgangssignal der Ripple-Registereinrichtunß 200 teilt der Datenquelle mit, wenn weitere Daten in den Übertragungspfad eintreten können. Die Ripple-Registereinrichtung 200 ist der Datenquelle benachbart und kann auf jedes Wort ansprechen und das HALTE-FliprFlop setzen, um das nächste auszusendende Wort zu stoppen. Die Gesamtlänge des Übertragungspfades, d.h. die Anzahl der Taktperioden pro übertragung, beeinflußt die Datenrate der Ansprechzeit auf Steuersignale odegtiie Bedingungen bezüglich des Bereitschafts-/Wiederaufnahme-Problems in der Datenübertragung, nicht. Die Puffer der Datenquelle und der Empfangseinrichtung werden durch die Länge des Übertragungspfades bei der Verwendung dieses Ripple-Registerübertragungssystems nicht in nachteiligerweise beeinflußt.
In den Figuren 5 und 6 ist ein Zeitdiagramm für eine einzelne Ripple-Registereinrichtung gezeigt, aus der die möglichen Zustände zu entnehmen sind, die diese Registereinrichtung im Betrieb einnehmen kann. Das Zeitdiagramm nach Figur 6 bezieht sich auf die Ripple-Registereinrichtung nach Figur 5 und faßt die Erfindung in ähnlicher Weise
130021/0846
zusammen, wie dies bei einer logischen Wahrheitstabelle der Fall sein würde. Als Folge der Impulsflanken-Torsteuerung können in das Primärdatenrangregister Daten im wesentlichen zur gleichen Zeit eingegeben werden, d.h. während der gleichen Periode, während der Daten ausgegeben werden. Die folgenden Bedingungen charakterisieren die Ripple-Registereinrichtung:
1. Das Primärdatenrangregister und das Primär-VOLL-Bit werden immer dann taktgesteuert, wenn das Primär- VOLL-Bit gelöscht ist (hoch ist), unabhängig vom Zustand der HALTE-Leitung.
2. Das Sekundärdatenrangregister speichert Daten lediglich dann, wenn das Primärdatenrangregister voll ist, und das VOLL-Eingangssignal und das HALTE-Eingangssignal einen niedrigen Pegel aufweisen. Dieses Sekundärdatenrangregister speichert die Daten, bis das HALTE-Eingangssigral einen hohen Pegel annimmt.
3. Sobald die Primär- und Sekundärdatenrangregister voll sind,gehen alle zusätzlichen Daten, die von den Dateneingangs- und VOLL-Eingangsleitungen angeboten und nicht aufgehalten werden, bis das Sekundärdatenrangregister für eine Taktperiode leer ist, verloren.
4. Neue Informationen werden niemals taktgesteuert in das Primär- oder Sekundärdatenrangregister eingegeben, wenn nicht das Sekundärdatenrangregister für zumindestens eine Taktperiode leer war.
130021/0846

Claims (1)

  1. Pa-tecitanwälte DIρi.:- Γηg. C u
    Dipl.«Ing. Günther Koch
    304210 5 Dipl.-Phye. Dr.Tino Haibach Dipl.-Ing. Rainer Feldkamp
    D-8000 München 2 · Kaufingerstraße 8 · Telefon (0 89) 24 02 75 · Telex 5 29 513 wakai d
    Datum: t 7· NOV. 1980
    Unser Zeichen: 17 Q15 - Fk/Vi
    PATENTANSPRÜCHE :
    1. Ripple-Registereinrichtung,
    dadurch gekennzeichnet,
    daß ein Primärdatenrangregister (1O1O und ein Sekundärdatenrangregister (102) vorgesehen sind, daß das Sekundärdatenrangregister (102) einen Datenausgang aufweist, der mit einem Eingang des Primärdatenrangregisters verbunden ist, daß Einrichtungen (32) zur Lieferung von Eingangsdaten an die Primär- und Sekundärdatenrangregister vorgesehen sind, daß eine erste Steuereinrichtung (100) erste und zweite Signaleingangseinrichtungen aufweist und ein Steuersignal an die Primär- und Sekundärdatenrangregister liefert, daß die ersten Signaleingangseinrichtungen zur Verbindung mit einer vorhergehenden Ripple-Registereinrichtung in einem Datenübertragungspfad bestimmt ist während die zweite Signaleingangseinrichtung für eine Verbindung mit einer nachfolgenden Ripple-Registereinrichtung in dem Übertragungspfad bestimmt ist, daß eine zweite Steuereinrichtung (106) zumindest eine erste und eine zweite Signaleingangseinrichtung aufweist und ein Steuerausgangssignal liefert, daß die erste Signaleingangseinrichtung mit einem Ausgang der ersten Steuereinrichtung verbunden ist, während die zweite Signaleingangseinrichtung zur Verbindung mit einer vorhergehenden Ripple-Registereinrichtung in dem Übertragungspfad bestimmt ii-.t,
    daß eine Taktsteuereinrichtung (108) mit zumindestens einem Taktsignaleingang vorgesehen ist, um die Torsteuerung von Daten von dem Primärdatenrangregister an eine nachfolgende Ripple-Registereinrichtung in dem Übertragungspfad zu steuern, und daß die Ripple-Registereinrichtung im Betrieb Eingangsdaten in dem Primärdatenrangregister empfängt, wenn dieses Register zu Anfang leer ist, und Eingangsdaten in dem Sekundärdatenrangregister empfängt, wenn das Primärdatenrangregister Itoll ist.
    2. Ripple-Registereinrichtung,
    dadurch gekennzeichnet,
    daß eine Taktsignalquelle zur Lieferung eines Einphasen--Taktsignals, ein Primärdatenrangregister (104) und ein Sekundärdatenrangregister (102) vorgesehen ist, daß das Sekundärdatenrangregister (102) einen mit einem Eingang des Primärdatenrangregisters verbundenen Ausgang und einen TaktSignaleingang zur Zeitsteuerung der Datenübertragungen aufweist, daß Einrichtungen (32) zur Lieferung von Eingangsdaten an die Primär- und Sekundärdatenrangregister vorgesehen sind, daß eine erste Steuer-' einrichtung (100) zumindest eine erste und eine zweite Signaleingangseinrichtung aufweist, und ein Steuersigna] an die Primär- und Sekunäärdatenrangregister liefert, daß die ersteüSignaleingangseinrichtung zur Verbindung mit einer vorhergehenden Ripple-Registereinrichtung in einem Datenübertragungspfad bestimmt ist,während die zweite Signaleingangseinrichtung zur Verbindung mit einer nachfolgenden Ripple-Registereinrichtung in dem Daten— Übertragungspfad bestimmt ist, daß die erste Steuereinrichtung einen Taktsignaleingang zur Steuerung der zeitlichen Lage von AusgangsSignalen aufweist, daß eine zweite Steuereinrichtung (106) mit zumindestens einer ersten urd einer zweiten Signaleingangseinrichtung vorgesehen ist, und ein Steuerausgangssignal liefert, daß die erste Sigral-
    130021/0846
    eingangseinrichtung mit einem Ausgang der ersten Steuereinrichtung verbunden ist, während die zweite Signaleingangseinrichtung zur Verbindung mit einer vorhergehenden Ripple-Registereinrichtung in dem Datenübertragungspfad bestimmt ist, daß eine Einphasen-Taktsteuereinrichtung (108) mit zumindestens einem Taktsignaleingang vorgesehen ist, um die Torsteuerung von Daten von dem Primärdatenrangregister an eine nachfolgende Ripple-Registereinrichtung in dem Datenübertragungspfad zu steuern, daß die Taktsteuereinrichtung mit dem Primärdatenrangregister (1O1I) und der zweiten Steuereinrichtung (106) verbunden ist und daß die Ripple-Registereinrichtung im Betrieb Eingangsdaten in dem Primärdatenrangregister empfängt, wenn dieses Register zu Anfang leer ist, und Eingangsdaten in dem Sekundärdatenrangregister empfängt, wenn das Primärdatenrangregister voll ist.
    3. Ripple-Registereinrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet,
    daß die erste Steuereinrichtung (100) eine Flip-Flop-Schaltung und/oder die zweite Steuereinrichtung (106) eine Flip-Flop-Steuereinrichtung ist.
    4. Ripple-Registereinrichtung nach einem der vorhergehenden Ansprüche,
    dadurch gekennzeichnet,
    daß die erste Steuereinrichtung ein HALTE-Ausgangssignal zur Zuführung an eine vorhergehende Ripple-Registereinrichtung in dem Übertragungspfad erzeugt, das die vorhergehende Ripple-Registereinrichtung so ansteuert, daß sie Daten hält, wenn das sekundäre Datenrangregister Daten enthält.
    130021/0846
    30421C5
    -I1-
    Ripple-Registereinrichtung nach einem der vorhergehenden Ansprüche,
    dadurch gekennzeichnet,
    daß die zweite Steuereinrichtung (106) ein VOLL-Ausgangs signal erzeugt, das einer nachfolgenden Ripple-Registereinrichtung in dem Datenübertragungspfad zugeführt wird, wenn das Primärdatenrangregister Daten enthält.
    Ripple-Registereinrichtung nach einem der vorhergehenden Ansprüche,
    dadurch gekennzeichnet,
    daß sie ausgebildet ist, daß sie Eingangsdaten in dem Primärdatenrangregister empfängt, wenn dieses Register zu Anfang leer ist oder wenn Daten aus diesem Register heraus übertragen werden, während es Eingangsdaten in dem Sekundärdatenrangregister empfängt, wenn das Primärdatenrangregister voll ist und voll bleibt.
    Datenübertragungssystem,
    dadurch gekennzeichnet,
    daß es aus einer Anzahl von identischen Ripple-Register- , einrichtungen (200, 202, 204) besteht, die in Serie miteinander geschaltet sind und jeweils einen Dateneingangs- und einen Datenausgangsanschluß, einen HALTE-Eingangsanschluß, der mit einer nachfolgenden Ripple-Registereinrichtung verbunden ist, einen HALTE-Ausgangsanschluß, der mit einer vorhergehenden Ripple-Registereinrichtung (20C) verbunden ist, einen VOLL-Ausgangsanschluß, der mit einer nachfolgenden Ripple-Registereinrichtung (20*0 verbunder ist, und einen VOLL-Eingangsanschluß einschließen, der mit einer vorhergehenden Ripple-Registereinrichtung (20C) verbunden ist, daß im Betrieb der VOLL-Anschluß eine Information überträgt, daß eine bestimmte Ripple-Registereinrichtung zur übertragung von Daten bereit ist, daß der HALTE-Anschluß Informationen überträgt, daß die spezielle
    130021/0846
    Ripple-Registereinrichtung keine Daten empfangen kann, und daß jede einzelne Ripple-Registereinrichtung zumindest zwei Datenrangregister aufweist, so daß Daten in Abhängigkeit von unabhängigen Signalen an den VOLL-Eingangsanschlüssen und den HALTE-Eingangsanschlüssen gleichzeitig sowohl empfangen als auch übertragen werden.
    8. Datenübertragungssystem nach Anspruch 7» dadurch gekennzeichnet,
    daß jede Ripple-Registereinrichtung gemäß einem der Anj;prü· ehe 1 bis 6 ausgebildet ist.
    130021/0846
DE19803042105 1979-11-19 1980-11-07 Ripple-registereinrichtung Granted DE3042105A1 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US06/095,698 US4296477A (en) 1979-11-19 1979-11-19 Register device for transmission of data having two data ranks one of which receives data only when the other is full

Publications (2)

Publication Number Publication Date
DE3042105A1 true DE3042105A1 (de) 1981-05-21
DE3042105C2 DE3042105C2 (de) 1990-04-26

Family

ID=22253203

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19803042105 Granted DE3042105A1 (de) 1979-11-19 1980-11-07 Ripple-registereinrichtung

Country Status (7)

Country Link
US (1) US4296477A (de)
JP (1) JPS6027060B2 (de)
AU (1) AU537192B2 (de)
CA (1) CA1125406A (de)
DE (1) DE3042105A1 (de)
FR (1) FR2470496B1 (de)
GB (2) GB2064180B (de)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4433391A (en) * 1981-08-17 1984-02-21 Burroughs Corporation Buffered handshake bus with transmission and response counters for avoiding receiver overflow
JPS62211725A (ja) * 1986-03-12 1987-09-17 Sanyo Electric Co Ltd デ−タ伝送路制御装置
US4833655A (en) * 1985-06-28 1989-05-23 Wang Laboratories, Inc. FIFO memory with decreased fall-through delay
JPH0823807B2 (ja) * 1987-08-26 1996-03-06 松下電器産業株式会社 Fifoメモリ
US5095462A (en) * 1990-05-25 1992-03-10 Advanced Micro Devices, Inc. Fifo information storage apparatus including status and logic modules for each cell
US5418910A (en) * 1992-05-05 1995-05-23 Tandy Corporation Dual buffer cache system for transferring audio compact disk subchannel information to a computer
CA2106271C (en) * 1993-01-11 2004-11-30 Joseph H. Steinmetz Single and multistage stage fifo designs for data transfer synchronizers
IT1293652B1 (it) * 1997-07-25 1999-03-08 Alsthom Cge Alcatel Sistema di implementazione di una memoria elastica
TWI560552B (en) * 2015-01-30 2016-12-01 Via Tech Inc Interface chip and control method therefor
JP6390806B1 (ja) 2017-08-02 2018-09-19 株式会社明電舎 インバータ装置
CN114816319B (zh) * 2022-04-21 2023-02-17 中国人民解放军32802部队 一种fifo存储器的多级流水读写方法和装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3665424A (en) * 1969-07-03 1972-05-23 Siemens Ag Buffer store with a control circuit for each stage
US3727204A (en) * 1971-04-23 1973-04-10 Philips Corp Asynchronous buffer device
US3745535A (en) * 1970-10-08 1973-07-10 Philips Corp Modular synchronous buffer unit for a buffer having a capacity depending on the number of interconnected identical buffer units

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR1259397A (fr) * 1960-02-19 1961-04-28 Alsthom Cgee Bascule binaire logique
BE636474A (de) * 1962-09-06
US3460098A (en) * 1967-03-15 1969-08-05 Sperry Rand Corp Non-synchronous design for digital device control
US3704452A (en) * 1970-12-31 1972-11-28 Ibm Shift register storage unit
US3742466A (en) * 1971-11-24 1973-06-26 Honeywell Inf Systems Memory system for receiving and transmitting information over a plurality of communication lines
US3781821A (en) * 1972-06-02 1973-12-25 Ibm Selective shift register
FR2231295A1 (en) * 1973-05-25 1974-12-20 Cit Alcatel Buffer memory between data input and processor - supplies input data to processor with different priority
US3992699A (en) * 1974-11-13 1976-11-16 Communication Mfg. Co. First-in/first-out data storage system
US3988601A (en) * 1974-12-23 1976-10-26 Rca Corporation Data processor reorder shift register memory
US4051353A (en) * 1976-06-30 1977-09-27 International Business Machines Corporation Accordion shift register and its application in the implementation of level sensitive logic system

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3665424A (en) * 1969-07-03 1972-05-23 Siemens Ag Buffer store with a control circuit for each stage
US3745535A (en) * 1970-10-08 1973-07-10 Philips Corp Modular synchronous buffer unit for a buffer having a capacity depending on the number of interconnected identical buffer units
US3727204A (en) * 1971-04-23 1973-04-10 Philips Corp Asynchronous buffer device

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
DE-Firmenschrift: Das TTL-Kochbuch, Texas Instruments Deutschland GmbH, Freising, 1972, S. 129-153 *

Also Published As

Publication number Publication date
GB2132456B (en) 1985-01-09
US4296477A (en) 1981-10-20
JPS6027060B2 (ja) 1985-06-27
DE3042105C2 (de) 1990-04-26
GB2064180B (en) 1984-07-25
CA1125406A (en) 1982-06-08
JPS5674731A (en) 1981-06-20
FR2470496B1 (fr) 1986-05-09
GB8314578D0 (en) 1983-06-29
AU6291380A (en) 1981-05-28
AU537192B2 (en) 1984-06-14
FR2470496A1 (fr) 1981-05-29
GB2064180A (en) 1981-06-10
GB2132456A (en) 1984-07-04

Similar Documents

Publication Publication Date Title
DE3004827C2 (de) Datenverarbeitungsanlage
DE3106204C2 (de) Integrierte Halbleiterschaltung für ein digitales Steuersystem
DE3038639C2 (de) Anordnung zur Datenübertragung zwischen einer Zentraleinheit und n E/A-Einheiten
DE2807175C2 (de) Anordnung zur Steuerung von Informationsübertragungen zwischen zwei Rechenanlagen
DE2727876B2 (de) Steuereinrichtung mit einem Mikroprozessor
DE2503111A1 (de) Vermittlungs-verfahren zur multiplexen uebertragung von informationen und schaltungsanordnung zur durchfuehrung dieses verfahrens
DE3218741A1 (de) Datentransfersystem
DE2905675A1 (de) Schaltungsanordnung zur sperrung des zugangs zu einem speicher
DE1774052B1 (de) Rechner
DE3042105A1 (de) Ripple-registereinrichtung
DE2645341C2 (de)
DE2905676A1 (de) Integrierte schaltung mit einem einzigen chip
DE2351890A1 (de) Multiplexereinrichtung
DE2707820C3 (de) Datenverarbeitungsanlage
CH634189A5 (de) Digitale zeitdurchschalte-einrichtung fuer pulscodemodulierte netzwerke.
DE2610428C3 (de) Anordnung zur Steuerung der Zwischenspeicherung von zwischen zwei Funktionseinheiten zu übertragenden Daten in einem Pufferspeicher
DE2404887C2 (de) Schaltungsanordnung für den Informationsaustausch mit einem Rechner
DE1159187B (de) Vorrichtung zur Verarbeitung von Angaben
DE1524133B1 (de) Von einem Rechner gesteuerter Puffer
DE2702055A1 (de) Datenuebertragungssystem
DE3003340A1 (de) Verfahren und schaltungsanordnung zur uebertragung von binaeren signalen zwischen ueber ein zentrales busleitungssystem miteinander verbundenen anschlussgeraeten
DE2917822A1 (de) Schaltungsanordnung zur zweirichtungsuebertragung von signalen
DE1524133C3 (de)
DE1524133C2 (de) Von einem Rechner gesteuerter Puffer
DE3210462A1 (de) Schaltungsanordnung zur uebertragung von datensignalpaketen zwischen teilnehmerstellen und einer paketvermittlungsstelle

Legal Events

Date Code Title Description
8110 Request for examination paragraph 44
8125 Change of the main classification

Ipc: G06F 13/38

D2 Grant after examination
8364 No opposition during term of opposition
8339 Ceased/non-payment of the annual fee