JPS62211725A - デ−タ伝送路制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明はデータ伝送路制御方式に関し、特にたとえば
自走式シフトレジスタを用いるデータ伝送路の制御方式
に関る、。

（従来技術） 本件出願人は、先に、たとえば特願昭６０−１０６２７
２号において、データのブツシュインとポツプアウトと
を独立かつ同時的に行うことができ、さらに、ブツシュ
インされたデータが前段のレジスタの空きを条件として
自動的に前段にシフトされるような、自送式シフトレジ
スタを用いたデータ伝送路を提案した。

この提案した技術では、データ伝送路は、通常（初期リ
セット以後は）停止解除状態であり、特定の条件が成立
したときにのみ停止状態とし、その後再び停止解除状態
に戻るように制御していた（発明が解決しようとる、問
題点） 一方、たとえばデータ処理に長時間を要る、場合や２つ
のデータ伝送路間で同期をとる必要がある場合など、一
定の条件が成立したとき特定のレジスタ段において、デ
ータ伝送を停止させる必要が生じる。特に、同じデータ
伝送路上を複数のデータが隙間なく伝送される場合、停
止させるべきデータが該当のレジスタ段に到達したこと
に応答して、それより前のレジスタ段への伝送を禁止し
なければならない。

このような場合、伝送指令信号から停止信号までの時間
よりデータ伝送路上のレジスタ段間のデータ伝搬遅延時
間の方が大きくなれば、誤動作を生じる。そのため、停
止信号が出力されるまでの時間遅れより以上の伝搬遅延
の大きいデータ伝送路を設計しなければならず、伝送レ
ートが犠牲になるばかりでなく、他方、データ伝送路の
伝搬遅延を誤動作の生じない範囲で最小に設計る、こと
は困難である。

それゆえに、この発明の主たる目的は、データ伝送路の
伝搬遅延を考慮る、必要のない、誤動作の生じないデー
タ伝送路の制御方式を提供る、ことである。

（問題点を解決る、ための手段） この発明は、簡単に言えば、前段のレジスタの空きが検
出されたことに応じて、後段のレジスタから出力された
データをその前段のレジスタに転送させるための転送手
段、および転送手段に作用し、通常は転送手段を停止状
態とし、必要なときに停止状態を解除る、ための伝送制
御手段を備える、データ伝送路制御方式である。

（作用） 伝送制御手段は、後段のレジスタにあるデータが伝送さ
れるべきときは、そのデータを伝送る、ための信号（た
とえばＴＲ０）の入力に応答して停止状態を解除して前
段のレジスタヘデータをシフトさせる。そして、その信
号の次の入力までの間に再び停止状態に戻す。通常は、
伝送制御手段はデータ伝送信号（ＴＲＯ）が到来しても
停止を解除せず、その後特定の条件が成立したとき、停
止を解除し、データを前段のレジスタにシフトしてから
、再び停止状態に戻す。

（発明の効果） この発明によれば、データ伝送路の伝搬の遅延の大小に
かかわらず誤動作のないデータ処理装置が得られる。そ
れとともに、処理時間や処理量との関係で許容される最
大速度でデータ処理やデータ伝送を行うことができる。

この発明の上述の目的、その他の目的、特徴および利点
は、図面を参照して行なう以下の実施例の詳細な説明か
ら一層明らかとなろう。

（実施例） 第２図はこの発明が実施され得るデータ処理装置の一例
としての並列処理形エミュレータの一例を示すシステム
概念図である。システム１０は、データ伝送路として非
同期遅延線リング１２を含み、この非同期遅延線リング
１２には、合流部１４を通して処理すべきデータパケッ
トが与えられるとともに、その処理されたデータは分岐
部１６を通して出力される。合流部１４から与えられた
データパケットは、非同期遅延線リング１２を通って、
分岐部１８によって分岐されて、機能記憶部２０に与え
られる。機能記憶部２０から読み出されたデータは、合
流部２２を通して再び非同期遅延線リング１２に与えら
れる。

機能記憶部２０から与えられたデータパケットは、たと
えば第１０図に示すように、ヘッダＨＤとそれに後続る
、複数のデータワードＤＷ、〜ＤＷｎを含む。ヘッダＨ
Ｄは、処理コードＰＣおよび制御コードＣＣを含み、こ
の処理コードＰＣには、パケット構造を示すコードと処
理内容を示すコードとが含まれる。パケット構造を示す
コードとしては、たとえばヘッダであることや最後のデ
ータワードであることなどを示す順番コードがたとえば
第１７番目および第１６番目の２ビツトで与えられる。

処理内容を示すコードは、特にＦコードと呼ばれ、たと
えばｒ＋Ｊ、ｒ−Ｊ、　　・・・またはデータの置換あ
るいは挿入など、処理の種類を特定る、ために用いられ
る。制御コードＣＣには、プログラム構造に起因る、ノ
ード情報すなわち物理的な行先情報やカラー情報など論
理的な情報が含まれる。

非同期遅延線リング１２によって伝送される上述のよう
なデータパケットは、分岐部２４および合流部２６を通
して、発火部２７を構成る、第１のループ状のデータ伝
送路２８に与えられる。異なるデータパケットが、異な
る分岐部３０および合流部３２を通して、発火部２７を
構成る、第２のループ状のデータ伝送路３４に取り込ま
れる。

第１および第２のループ状のデータ伝送路２８および３
４に与えられたデータパケットは、それぞれのループを
互いに逆方向に伝送され、これら伝送路とともに発火部
２７を構成る、発火検出部３６に与えられる。発火検出
部３６では、２つのデータパケットの間でそれぞれのデ
ータパケット中に含まれる制御コードの比較を行なうこ
とによって、第１のループ状のデータ伝送路２８上に存
在る、データパケットと第２のループ状のデータ伝送路
３４上に存在る、データパケットとが対をなすか否かを
判定し、データパケット対として検出された特定のデー
タパケットに基づいて１つの新しいデータパケットを生
成る、。このようにして生成された新しいデータパケッ
トは、たとえば第１のループ状のデータ伝送路２８上に
置かれ、分岐部３８および合流部４０を通して再び非同
期遅延線リング１２上にもたらされる。

非同期遅延線リング１２上を転送される新しいデータパ
ケットは、たとえば分岐部４２を通して演算処理部４４
に与えられ、そこでそのデータパケットのヘッダに含ま
れる処理コードに従ってそのデータパケットに含まれヘ
ッダに後続る、単一または複数の処理対象データを処理
る、。この演算処理部４４によって処理されたデータが
、合流部４６を通して再び非同期遅延線リング１２に合
流される。この処理結果は、再び機能記憶部２０に与え
られるか、あるいは分岐部１６を通して出力されるので
ある。

なお、システム１０には、さらに、制御コード処理部４
８およびカラー管理部５０が設けられるこの発明は第２
図に示すシステム１０における演算処理部４４に適用さ
れ得る。しかしながら、このような演算処理部４４は、
主データ伝送路１２に対して並列的ではなく、第２図に
おいて点線で示すように、そのデータ伝送路１２上に直
列的に介挿されてもよい。

第１図はこの発明の一実施例を示す概略ブロック図であ
る。演算処理部４４は、多段接続された並列データバッ
ファＢ　Ｏ＋　Ｂ　ｌ　＋　Ｂ　３＋　Ｂ　４．・・・
およびそれらのそれぞれに関連して設けられるＣ要素（
Ｃｏｉｎｃｉｄｅｎｔ　Ｅｌｅｍｅｎｔ）　Ｃａｌ　Ｃ
Ｉ＋　Ｃａｌ　Ｃ３１・・・を含む。これら並列データ
バッファ３０〜Ｂ３およびＣ要素Ｃ０〜Ｃ３は、協働し
て、非同期自走式シフトレジスタを構成る、。この非同
期自走式シフトレジスタとは、データのブツシュインと
ポツプアウトとを独立的かつ同時的に行なうことができ
、さらにブツシュインされたデータが前段のレジスタな
いし並列データバッファが空いていることを条件として
、シフトクロックを用いずに、自動的に転送されるよう
なシフトレジスタをいう。このような非同期自走式シフ
トレジスタは、主データ伝送路１２およびループ状の第
１および第２のデータ伝送路２８および３４としても用
いられ得る。

ここで、第４図および第５図を参照して、非同期自走式
シフトレジスタを構成る、Ｃ要素について説明る、。Ｃ
要素Ｃは、６つの端子Ｔ、−Ｔ。

を含み、端子Ｔ、には後段のＣ要素からの信号ＴＰ　Ｔ
　　（Ｔｒａｎｓｆｅｒ　Ｉｎ　）が与えられ、端子Ｔ
！からは後段のＣ要素に対して信号Ａ　Ｋ　Ｏ（Ａｃｋ
ｎｏｗｌｅｄｇｅ　Ｏｕｔ　）が出力される。端子Ｔ、
からは前段のＣ要素に対して信号Ｔ　Ｐ　Ｏ（Ｔｒａｎ
ｓｆｅｒ　０ｕｔ）が出力され、端子Ｔ４からは前段の
Ｃ要素からの信号ＡＫ　Ｉ　　（Ａｃｋｎｏｗｌｅｄｇ
ｅ　Ｉｎ）が与えられる。信号ＴＰＯは、さらに、その
対応る、並列データバッファに転送指令信号として与え
られる。そして、信号ＡＫＩは、前段の並列データバッ
ファの空き信号として与えられる。

なお、端子Ｔ、にはリセット信号ＲＥＳＥＴが与えられ
、端子Ｔ、には停止信号５ＴＯＰが与えられる。

第４図の回路において、端子Ｔ、からりセット信号ＲＥ
ＳＥＴが与えられると、それがインバータによって反転
され、この信号が与えられる４つのナントゲートＣｌｌ
Ｇ４．１ＣＩ＋およびＧ１４の出力がともにハイレベル
になる。ナントゲートＧｌ、Ｇ４およびＧｔｌ、　　Ｇ
１４の出力がハイレベルであり、したがってそれを受け
るナントゲートＧ３およびＧ１、の出力がともにローレ
ベルとなる。ナントゲートＧ４のハイレベルの出力が信
号ＡＫＯとなり、端子Ｔ２から後段のＣ要素への信号Ａ
ＫＩとして与えられる。これが前段の並列データバッフ
ァの空きの状態を表わす信号である。このとき、データ
がまだ到着していないとすれば、端子Ｔ１への信号ＴＲ
Ｉがローレベルである。端子ＴＳへのリセット信号ＲＥ
ＳＥＴが解除されると、インバータの出力がハイレベル
となり、一方ナンドゲートＧＩ４からの信号ＡＫ’もま
たハイレベルであり、この状態が初期状態である。

初期状態においては、したがって、ナントゲートＧＩお
よびＧｌｌのそれぞれの出力がハイレベルであり、オア
ゲートＧ！およびＧＩｚの一方入力がハイレベルである
。そのため、ナントゲートＧ３およびＣＩ３の２つの入
力はともにそれぞれハイレベルであり、したがってこの
ナントゲートＧ３およびＧ１ｆｆの出力はともにローレ
ベルである。すなわち、信号ＴＲ’および端子Ｔ、から
の信号ＴＲＯがローレベルである。ナンドゲー）Ｇ４お
よびＧ、４の入力は、それぞれ、ローレベル、ハイレベ
ルおよびハイレベルとなり、これらナントゲートＧ、お
よびＣＩ４の出力はそれぞれハイレベルとなる。

データが転送されてきて、後段のＣ要素から与えられる
端子ＴＩへの信号ＴＲＩが第５図に示すようにハイレベ
ルに転じると、ナントゲートＧ。

の３つの入力はすべてハイレベルとなり、その出力はロ
ーレベルとなる。そうる、と、ナントゲートＧ３の出力
すなわち信号ＴＲ’が第５図に示すようにハイレベルと
なり、ナントゲートＧ、の出力がローレベルとなる。信
号ＴＲ’がハイレベルとなると、ナントゲートＧＩｌの
出力がローレベルとなり、ナントゲートＧ１３の出力Ｔ
ＰＯがハイレベル、ナントゲートＧ　ｌ　４の出力ＡＫ
’がローレベルとなる。ナンドゲー）Ｇ４およびＧ１４
の出力がそれぞれナンドゲー）ＧｌおよびＧ１３の入力
に戻り、これらナントゲートＧ３およびＧｌ３の出力が
ハイレベルの状態でロックされる。このようにして、第
５図に示すように端子Ｔ２からの信号ＡＫＯがローレベ
ルとなり、このＣ要素Ｃの対応る、並列データバッファ
にデータが転送されたこと、すなわちその状態ではもは
やデータの転送を受は付けないことが後段のＣ要素に伝
えられる。また、ナントゲートＧＩ３の出力がハイレベ
ルであり、端子Ｔ３から、前段のＣ要素にハイレベルの
信号ＴＰＯが与えられる。このハイレベルの信号ＴＲＯ
が、それに対応る、並列データバッファへの転送指令と
して与えられ、その並列データバッファのデータが前段
に送られる。

４ｇ　号Ａ　Ｋ　Ｏがローレベルになると、第５図に示
すように゛信号ＴＲＩがローレベルになり、したがって
、ナントゲートＧ１の出力ＴＲ’がハイレベルに戻る。

さらに、前述のようにして、ナンドゲ−トＧ１４の出力
ＡＫ′がローレベルに変わることによって、ナントゲー
トＧ４の出力ＡＫＯはハイレベルに戻り、ナンドゲー）
Ｇ３の出力ＴＲ’はローレベルに戻る。

前段のＣ要素からの信号ＡＫＯすなわち端子Ｔ４から与
えられる信号ＡＫＩが、第５図に示すように、ハイレベ
ルからローレベルに変わると、すなわち、前段の並列デ
ータバッファの空きが抽出されると、オアゲートＧｌｚ
の入力がローレベルとなり、信号ＴＲ’もまたローレベ
ルであるため、このオアゲートＧＩｚの出力もまたロー
レベルとなる。このとき、ナントゲートＧ１３の出力は
ハイレベルになっているので、ナントゲートＧＩ４の出
力がハイレベルに変わる。そのため、ナントゲートＧＩ
３の入力がハイレベルとなり、ナントゲートＧＩ３の出
力はローレベルに戻る。このようにして、初期状態と同
じ状態に戻る。

もし前段のＣ要素からの信号ＡＫＯすなわち端子Ｔ４か
らの信号ＡＫＩがローレベルのままであるとる、と、す
なわち前段のＣ要素に対応る、並列データバッファがま
だ空き状態でないとる、と、ナントゲートＧ１１の１つ
の入力はローレベルのままとなるため、端子Ｔ、からの
信号ＴＲＩがハイレベルとして与えられ、信号ＴＲ’が
ハイレベルに変わっても、ナントゲートＧ、は作用せず
、信号ＴＲＯがハイレベルにはならないので、それによ
って後段からのデータの受は付けが拒否され、したがっ
てこのＣ要素に対応る、並列データバッファにはその状
態ではデータが転送できない。

このようにして、第３図に示すように、並列データバッ
ファＢ０〜Ｂ３およびＣ要素Ｃ０〜Ｃ３によって、非同
期自走式シフトレジスタが構成される。

なお、このＣ要素Ｃに端子Ｔ６から、停止信号５ＴＯＰ
が与えられると、そのハイレベルの信号がオアゲートＧ
、を通してナンドゲー）Ｇ１３に与えられる。したがっ
て、このナントゲートＧ１３の出力がローレベルとなり
、この状態では端子Ｔ。

からの信号ＴＲＯがローレベルとなり、データの転送が
停止される。

第１図に示すように、非同期自走式シフトレジスタを構
成る、並列データバッファＢ１およびＢ２の間に、たと
えばＡ　Ｌ　Ｕ　（Ａｒｉｔｈｍａｔｉｃ　Ｌｏｇｉｃ
　Ｕｎｉｔ　）　＋乗算器などを含むデータ処理要素５
４が配置される。

この実施例には、さらに、伝送制御路制御回路５８が設
けられ、この伝送路制御回路５８は、前段の並列データ
バッファＢ、に関連る、Ｃ要素Ｃ１からの信号ＡＫＩを
受けるとともに、後続る、並列データバッファに関連る
、Ｃ要素Ｃ２からの信号ＴＰＯを受ける。伝送路制御回
路５８には、さらに、データ処理要素５４からの処理終
了信号や条件判定回路６０からの制御条件信号が与えら
れる。処理終了信号は、そのデータ処理要素５４におけ
る処理たとえば演算、修飾、変形などの、処理コードＰ
Ｃによって指定されるデータ処理の終了に応じて出力さ
れる。条件判定回路６０は、第６図に示すように、１つ
のデコーダ６２を含み、このデコーダ６２の入力として
は、後段の並列データバッファＢ、からＢ２に送られる
データパケットに含まれる処理コードＰＣを受け、「１
」または「０」によって表される、停止または停止解除
のための制御条件を出力る、。

第７図を参照して、伝送路制御回路５８はＤフリップフ
ロップ６４を含み、このＤフリップフロップ６４のデー
タ人力りには先の条件判定回路６０に含まれるデコーダ
６２からの制御条件信号が与えられる。Ｄフリップフロ
ップ６４のクロック入力ＣＫには後段のＣ要素Ｃ２から
のデータ伝送信号ＴＲＯが与えられ、プリセット入力Ｐ
Ｒ３には、前段のＣ要素Ｃ１からの認識信号ＡＫＩと初
期リセット信号とのアンドが与えられる。詳しくいうと
、信号ＡＫＩは立上がりエツジ検出回路６６に与えられ
、この立上がりエツジ検出回路６６の出力と初期リセッ
ト信号（ローレベルのパルス）とがアンドゲート６８の
２人力として与えられる。そして、このアンドゲート６
８の出力がＤフリップフロップの入力ＰＲ５に与えられ
る。

Ｄフリップフロップ６４のクリア人力ＣＬＲには、さら
に、データ処理要素５４からの処理終了信号が、立上が
り工・７ジ検出回路６６を通して、Ｄフリップフロップ
６４のクリア人力ＣＬＲに与えられる。

立上がりエツジ検出回路６６は、第８図に示すように、
入力信号とその反転を受けるナントゲート７０を含む。

したがって、立上がりエツジ検出回路６６は、入力信号
（信号ＡＫＩや処理終了信号）が与えられると、その立
上がりエツジでローレベルのパルスを出力る、。

第１図実施例の動作について説明る、。まず、第２図に
示すような１ワード構成のデータパケットが第１図にお
ける最後段の並列データバッファＢ３にロードされると
、このデータパケット中の識別データたとえば処理コー
ドＰＣが条件判定回路６０に入力される。条件判定回路
６０からは、その処理コードＰＣの内容をデコーダした
結果、そのデータパケットが停止されるべきであるか否
かの制御条件信号が「１」または「０」で出力される。

初期状態においては、伝送路制御回路５８は初期リセッ
ト信号を受ける。このとき、信号ＡＫＩもまたローレベ
ルのままであるので、Ｄフリップフロップのプリセット
入力としてハイレベルが与えられ、このＤフリップフロ
ップ６４すなわち伝送路制御回路５８からはハイレベル
（ｒｌＪ）の伝送路制御信号が出力される。この伝送路
制御信号がＣ要素Ｃ３の停止信号５ＴＯＰとしてその端
子Ｔ６　　（第４図）に入力される。したがって、この
初期リセットでは、Ｃ要素ＣＩは、停止状態とされる。

並列データバッファＢＺに入力されたデータパケットが
、前段の並列データバッファＢ、に送られるべきもので
あるときには、条件判定回路６０から停止解除のための
ローレベルの制御条件信号が得られる。したがって、伝
送路制御回路５８のＤフリップフロップ６４は、関連の
Ｃ要素Ｃ２からの伝送信号ＴＲＯの立上がりで、そのロ
ーレベルを読み込み、そのため出力Ｑは、その信号ＴＰ
Ｏを立上がりでローレベルとなる。応じて、伝送路制御
回路５８からの停止信号５ＴＯＰがなくなり、前段のＣ
要素Ｃ８の停止状態が解除される。

そうる、と、後段のＣ要素Ｃ２の伝送信号ＴＲＯによっ
て、このＣ要素ＣＩの信号ＴＲＯも立上がる。一方、こ
のＣ要素Ｃ，からの認識信号ＡＫＩが立下がる。したが
って、後段の並列データバッファＢ、からの前段の並列
データバッファＢｌへのデータ伝送が行われる。

このようにして、データパケットが並列データバッファ
ＢｔからＢ、へ伝送されると、Ｃ要素Ｃ１からの信号Ａ
ＫＩが立上がる。この信号ＡＫＩの立上がりエツジが、
エツジ検出回路６６によって検出され、そのタイミング
でＤフリップフロップ６４には「０」ないしローレベル
がプリセットされ、Ｃ要素ＣＩは再び停止状態に戻され
る。

条件判定回路６０からの制御条件信号がローレベルすな
わち前段へ伝送すべきデータパケットであるときには、
上述の動作を繰り返し、データパケットは停止されるこ
となく、データ伝送路上を伝送される。

条件判定回路６０からの制御信号がハイレベルであると
き、すなわち、並列データバッファＢ２にロードされた
データパケットが前段の並列データバッファＢＩに伝送
されるべきものでないときには、Ｃ要素Ｃ２からのデー
タ伝送信号ＴＲＯが立上がると、伝送路制御回路５８の
Ｄフリップフロップ６４には、制御信号のハイレベルが
読み込まれる。応じて、このＤフリップフロップ６４の
出力Ｑはハイレベルとなる。そのため、前段の並列デー
タバッファＢ、に関連のＣ要素ＣＩは停止状態のままと
される。したがって、データパケットは並列データバッ
ファＢ、で停止し、データ処理要素５４ではその停止さ
れたデータパケットに対して処理を施す。

データ処理要素５４はそのデータ処理中ローレベルを出
力しているため、伝送路制御回路５８のＤフリップフロ
ップ６４はクリアされない。データ処理が終了して、デ
ータ処理要素５４からハイレベルのデータ処理終了信号
が得られると、それがエツジ検出回路６６によって検出
され、このエツジ検出回路６６からローレベルパルスが
出力すれ、Ｄフリップフロップ６４はクリアされ、Ｄフ
リップフロップ６４の出力Ｑはローレベルに転じる。応
じて、この伝送路制御回路５８からの停止信号が解除さ
れて、Ｃ要素Ｃ２の信号ＴＲＯが立上がり、データパケ
ットは前段の並列データバッファＢ、に伝送される。る
、と、その関連のＣ要素ＣＩからの信号ＡＫＩが立上が
り、Ｄフリップフロップ６４は再びプリセットされて、
その出力Ｑがハイレベルになる。したがって、Ｃ要素Ｃ
９は再び停止状態とされる。

このようにして、伝送路制御回路５８がデータパケット
の前段への伝送を制御る、。すなわち、通常ではデータ
伝送路を停止状態としておき、必要に応じてそのつど停
止解除る、。

第９図はこの発明の他の実施例を示すブロック図である
。この実施例は、第１０図に示すように、丁ワード目に
処理コードなどが、２コード目に対象データが含まれる
、２ワード構成のデータパケットを処理る、のに好適る
、。

第９図実施例では、伝送路制御回路５８は、第１図の実
施例と同じ、第７図に示す構成および動作のものとして
構成される。しかしながら、この実施例では、１つのデ
ータパケットのうちの最初のデータワードが並列データ
バッファＢ、に停止した後、後続のデータワードが並列
データバッファＢ２にロードされたとき、データ処理要
素５４がそのデータワードを処理る、ことになる。

なお、この第９図実施例では、処理指示回路５６が設け
られる。そして、前段の並列データバッファＢ、からの
データ特にデータパケットに含まれる処理コードＰＣ（
第２図）がこの処理指示回路５６へ与えられる。この処
理指示回路５６は、簡単にいうと、並列データバッファ
Ｂ、に含まれる処理コードに応じて、データ処理要素５
４に対してデータ処理の種類ないし態様を指示る、ため
の指示信号を与える。したがって、データ処理要素５４
に後段の並列データバッファＢ２のデータが与えられ、
それがそこで処理される際に、前段の並列データバッフ
ァＢ、からの処理コードによって、その処理の内容が制
御されることになる。換言すれば、後続る、データに対
る、処理の種類もしくは処理の種類の系列が、先行る、
データによって決定される。したがって、データ処理要
素５４はこの処理指示回路５６からの指示に従った処理
を行う。

（以下余白） 第１１図はこの発明のその他の実施例を示すブロック図
である。この実施例は、特に発火部２７（第２図）のよ
うに２つのデータ伝送路上を伝送されるデータパケット
をデータ処理要素５４によって処理る、とき、２つのデ
ータ伝送路の同期をとるために、伝送路制御回路５８′
が用いられる詳しくいうと、第１のデータ伝送路は縦続
接続された並列データバッファＢｌ＋１１　　Ｂ１１１
　　Ｂ＋□、・・・とその関連のＣ要素Ｃｏｏ、　　Ｃ
ＩＩ、　　Ｃ＋□、・・・を含み、第２のデータ伝送路
は並列データバッファＢ２゜＋　Ｂｔ＋＋　Ｂｔ□、・
・・とＣ要素Ｃ２゜、Ｃ２＋＋　　Ｃ２Ｚ＊　　・・・
を含む。そして、並列データバッファＢ、。とＢ、との
間およびＢ２゜とＥ３ｚ＋との間からデータ処理要素５
４にそれぞれ対象データが与えられる。

一方、識別データすなわち処理コードＰＣは、それらに
後続る、並列データバッファＢ１□とＢ１３およびＢｔ
ｌとＢ１１ｆｆとから、それぞれ取出され、対応の識別
データ検出回路７２および７４に与えられる。この識別
データ７２および７４は、たとえば、第１２図に示すよ
うに構成され、それぞれ関連のデータ伝送路上を伝送さ
れるデータパケットから識別データ（処理データ）を検
出ないし抽出る、。

第１２図は第１１図実施例に適用できる識別データ検出
回路の一例を示すブロック図である。この第１２図では
、一方のデータ伝送路から識別データを取り出す第１の
識別データ検出回路７２のみが図示され説明される。

第１２図において、識別データ検出回路７２は、第１の
データ伝送路に含まれる並列データバッファＢ　Ｉ！＋
　８１３１　Ｂ　１ｍおよび８１５から、データを受け
るマルチプレクサ７６を含む。すなわち、マルチプレク
サ７６には、後段の並列データバッファから前段の並列
データバッファにデータパケットが転送される際、４つ
の並列データバッファＢＩ□〜ＢＩＳの出力が入力され
る。

並列データバッファＢ、〜ＢＩｓのそれぞれの第１７番
目のビ・ノドすなわち順番コードの１ビツトには、ヘッ
ダ信号線Ｈ３Ｌが接続される。並列データバッファＢ目
およびＢ、□の間のヘッダ信号線Ｈ３Ｌ、は、マルチプ
レクサ７６に与えられるとともに、インバータによって
反転されてアントゲ−１−Ｇ、の一方入力に与えられる
。並列データバッファＢＩ２およびＢＩ３の間に接続さ
れるヘッダ信号線ＨＳ　Ｌ　ｚは、そのアンドゲートＧ
Ｉの他方入力に与えられる。アンドゲートＧｌの出力は
、マルチプレクサ７６に与えられるとともに、インバー
タによって反転されてアンドゲートＧ、の一方入力に与
えられる。並列データバッファＢ１３およびＢＩ４の間
に接続されたヘッダ信号線Ｈ３Ｌ、は、そのアンドゲー
トＧ、の他方入力に与えられる。アンドゲートＧ２の出
力は、マルチプレクサ７６に与えられるとともに、イン
バータによって反転されて２人力アンドゲー１−ｃａの
一方人力に与えられる。このアンドゲートＧ３の他方入
力には、並列データバッファＢＩ４およびＢＩＳの間に
接続されるヘッダ信号線Ｈ３Ｌ４の出力が与えられ、そ
の出力はマルチプレクサ７６に与えられる。

これらヘッダ信号線Ｈ３Ｌ、およびアンドゲートＧ、〜
Ｇ３の出力は、マルチプレクサ７６に含まれる対応のラ
ンチ回路（図示せず）に対る、イネーブル信号として与
えられる。

マルチプレクサ７６からは、識別データ線を通して、条
件判定回路６０′　（第１１図）へ第１のデータ伝送路
２８から抽出された識別データが与えられる。

初期状態においては、すべてのヘッダ信号線Ｈ３Ｌ、〜
ＨＳ　Ｌ　＜はローレベルである。後段の並列データバ
ッファから並列データバッファＢＳｓヘデータパケット
のヘッダが転送されると、ヘッダ（１線Ｈ５Ｌ４がハイ
レベルになる。一方、並列データバッファＢＩ４および
Ｂ１ｆｆの間のヘッダ信号線Ｈ３Ｌ、はまだローレベル
であり、したがってアンドゲートＧ２の出力はローレベ
ルである。このローレベルが反転されてアントゲ−）０
３に与えられるため、この時点で、このアンドゲートＧ
、からハイレベルが出力される。

アントゲ−）Ｇ３の出力がハイレベルになると、マルチ
プレクサ７６に含まれる対応のラッチ回路がイネーブル
され、並列データバッファＢＩＳおよびＢ１４の間の識
別データ線からの識別データがそのラッチ回路にラッチ
される。

その後、Ｃ要素Ｃ３によって並列データバッファＢ＋ｇ
の空きが検出されると、並列データバッファＥ３＋ｓか
らこの並列データバッファＢＩ４にデータパケットのヘ
ッダが転送される。応じて、ヘッダ信号線Ｈ３Ｌ、がハ
イレベルになり、アンドゲートＧ３と同じようにして、
アンドゲートＧ２の出力がハイレベルとなる。このアン
ドゲートＧ２のハイレベルの出力が反転されてアンドゲ
ートＧ３に与えられるため、アンドゲートＧ、の出力は
ローレベルに転じる。一方、アンドゲートＧｚがマルチ
プレクサ７６に含まれる対応のラッチ回路のイネーブル
信号として働き、そのタイミングで並列データバッファ
Ｂ１４から並列データバッファＢ、３に転送されるヘッ
ダに含まれる識別データが取り込まれる。

このようなことを繰り返して、並列データバッファＢ、
□に並列データバッファＢＩ３からデータパケットのヘ
ッダが転送されるとき、ヘッダ信号線Ｈ３Ｌ、がハイレ
ベルになる。そのため、アンドゲートＧ１の出力は、ア
ントゲ−）ＧｚおよびＧ、ト同じように、ローレベルに
なる。ヘッダ信号ＨＳ　Ｌ　、がハイレベルになると、
マルチプレクサ７６に含まれる対応のランチ回路がイネ
ーブルされ、そのラッチ回路に並列データバッファＢ１
□からのデータパケットに含まれる識別データが書き込
まれる。すなわち、マルチプレクサ７６の４つのラッチ
回路（図示せず）には、データパケットを４つのレジス
タにおいて転送る、間、順次同じ識別データが書き込ま
れることになる。そのため、その期間においては、マル
チプレクサ７６からは、同じ識別データが出力され続け
る。このようにして、マルチプレクサ７６を用いて、識
別データを一定時間保持る、ことができる。このように
、この実施例では、ヘッダ信号線Ｈ３Ｌ、−Ｈ３Ｌ４の
いずれかがハイレベルになっている場合には、そのうち
の最も前段に存在る、識別データが選択される。

並列データバッファＢ１□からデータパケットのへンダ
が最前段の並列データバッファＢｌ＋に転送され、並列
データバッファ１３＋ｚに後続る、ヘッダ以外のデータ
ワードが転送されると、ヘッダ信号線Ｈ３Ｌ、が再びロ
ーレベルとなり、したがって、後続る、データパケット
のヘッダによってヘッダ信号線ＨＳ　Ｌ　＋　−ＨＳ　
Ｌ　＜のうちいずれかがハイレベルになっている場合に
は、これまで述べた回路構成によってヘッダ信号線Ｈ３
Ｌ、〜ＨＳ　Ｌ。

４のうち最も前段に存在る、識別データが選択されるこ
とになる。

なお、第１２図の例において、マルチプレクサ５８がデ
ータを受ける並列データバッファの段数は、必要な時間
に応じて、任意に設定る、ことができる。

第１１図に戻って、識別データ検出回路７２および７４
によって検出された識別データは、条件判定回路６０′
に入力される。条件判定回路６０′は、第１３図に示す
ように比較回路７７を含み、２つの識別データの一定の
関係たとえば一致、不一致を判定る、。そして、条件判
定回路６０′からは、２つの識別データが一致したとき
、制御信号として「１」を出力る、。この制御信号は、
伝送路制御回路５８′に入力される。

伝送路制御回路５８′には、さらに、各データ伝送路か
らのヘッダ信号線Ｈ３Ｌ、およびＨ３Ｌ２が接続される
。このヘッダ信号線ＨＳ　Ｌ　＋およびＨ３Ｌ、は、そ
れぞれ並列データバッファＢ、。

、１３＋＋＋　　・・・およびＢ２゜＋Ｂ２１＋　　・
・・の１７ビツト目に接続され、ヘッダＨＤ（第１０図
）が到来したことを示す信号を取り出す。

伝送路制御回路５８′は、第１４図に示すように、２組
のＤフリ７プフロソプ７８．８０および８２．８４を含
む。そして、Ｄフリップフロップ７８および８０のデー
タ人力りには、その一方入力としてヘッダ信号線Ｈ３Ｌ
、からのヘッダ信号を受けるアンドゲート８６からの出
力が与えられる。他方、Ｄフリップフロップ８２および
８４のデータ人力りには、その一方入力としてヘッダ信
号線Ｈ３Ｌ、からのヘッダ信号を受けるアンドゲート８
８からの出力が与えられる。オアゲート９０が設けられ
、このオアゲートの３つの入力としては、前述の条件判
定回路６０’からの制御条件信号およびＤフリップフロ
ップ７８および８２のそれぞれの出力Ｑが与えられる。

そして、このオアゲート９０の出力は、上述のアンドゲ
ート８６および８８のそれぞれの他方入力として与えら
れる。

一方、Ｃ要素ＣＩＯからの信号ＡＫＩは、立ち上がりエ
ツジ検出回路６６を通してアンドゲート９２の一方入力
に与えられ、また、Ｃ要素Ｃ２゜からの信号ＡＫＩも同
様に立ち上がりエツジ検出回路６６を通して、アンドゲ
ート９４の一方入力に与えられる。そして、２つのアン
ドゲート９２および９４の他方入力には、それぞれ、初
期リセット信号が与えられる。アンドゲート９２の出力
はＤフリップフロップ７８のクリア人力ＣＬＲに与えら
れるとともに、Ｄフリップフロップ８０のプリセット入
力ＰＲ５に与えられる。同じように、アンドゲート９４
の出力も、Ｄフリップフロップ８２のクリア人力ＣＬ　
ＲおよびＤフリップフロップ８４のプリセット入力ＰＲ
３に与えられる。

Ｄフリップフロップ７８および８２の両方の出力Ｑは、
アンドゲート９６を通して、立ち上がりエツジ検出回路
６６に与えられる。そして、この立ち上がりエツジ検出
回路６６の出力は、Ｄフリップフロップ８０および８４
のそれぞれのクリア人力ＣＬＲとして与えられる。これ
らＤフリップフロップ８０および８４の出力Ｑは、それ
ぞれ、制御信号１および制御信号２として、関連のＣ要
素ＣＩＧおよびＣ２゜に与えられる。すなわち、第１４
図に示す４つのＤフリソプフロフプ７８〜８４のうち、
Ｄフリップフロップ７８および８０が一方のデータ伝送
路を、Ｄフリップフロップ８２および８４が他方のデー
タ伝送路にそれぞれ制御る、。したがって、Ｄフリップ
フロップ８０および８４からの制御信号１および制御信
号２は、いずれも、停止状態のときに「１」として、停
止解除状態のときに「０」として出力される。

初期リセット信号が与えられると、Ｄフリップフロップ
８０および８４にプリセット入力が与えられ、これらＤ
フリップフロップ８０および８４はそれぞれその出力Ｑ
がローレベルにセットされる。したがって、制御信号１
および制御信号２を受けるＣ要素Ｃ１゜およびＣ２゜は
、いずれも、停止状態とされる。

同期させるべき２つのデータパケットすなわち識別デー
タの一致る、データが検出されないときは、条件判定回
路６０′の比較回路７７からの制御条件信号は「０」で
ある。したがって、このとき４つのＤフリップフロップ
のデータ人力りはいずれもローレベルのままである。し
たがって、Ｄフリップフロップ７８および８０は、それ
ぞれ、Ｃ要素Ｃ２１からの信号ＴＲＯおよびＣ要素Ｃ１
，からの信号ＴＲＯのそれぞれの立ち上がりでそのロー
レベルのデータ入力を読み込み、その後Ｃ要素Ｃ２゜か
らの信号ＡＫＩおよびＣ要素ＣＩＯからの信号ＡＫＩの
立ち上がりでハイレベル（「１」）にセットされる動作
を繰り返す。したがって、２つのデータ伝送路は独立し
て、後段の並列データバッファから前段の並列データバ
ッファにデータパケットの伝送を行う。この動作は先の
第７図による制御の場合と同様であり、このときＤフリ
ップフロップ８２および８４はローレベルのままである
。

条件判定回路６０’によって、同期させるべき２つのデ
ータパケットが検出されると、この回路６０’からの制
御信号は「１」となる、そして、２つのデータパケット
のうちの一方が下側のデータ伝送路１に先に到着したと
る、と、ヘッダ信号６％Ｈ３Ｌ、がハイレベルとなり、
関連のＣ要素Ｃ目からの信号ＴＰＯが立ち上がる。そう
る、と、Ｄフリップフロップ７８がセットされ、その出
力Ｑがハイレベルとなる。このＤフリップフロップ７８
の出力は、オアゲート９０に入力されている。したがっ
て、このＤフリップフロップ７８は、その一致状態を保
持る、。一方、このときＤフリップフロップ８０はセッ
トされる。そして、これら２つのＤフリップフロップ７
８および８０の出力は、対となるべきもう一方のデータ
パケットが上側のデータ伝送路２に到着る、まで保持さ
れる。すなわち、データ伝送路１は、停止状態のままで
、他方のデータ伝送路２におけるデータパケットの到着
を待つ。

その後データ伝送路２に対となるべきデータパケットが
到着る、と、ヘッダ信号線ＳＬＨ，がハイレベルとなり
、関連のＣ要素ＣＷｔからの信号ＴＰＯが立ち上がる。

したがって、Ｄフリップフロップ８４がセットされたま
まで、Ｄフリップフロップ８２がセットされる。したが
って、これらＤフリップフロップ８２および８４の出力
Ｑがいずれもハイレベルとなり、アンドゲート９６の出
力がローレベルからハイレベルに転じる。応じて、Ｄフ
リップフロップ８０および８４のクリア入力に、エツジ
検出回路６６からのローレベルパルスが人力され、Ｄフ
リ・ノブフロップ８０および８４はともにリセットされ
る。したがって、２つのＤフリップフロップ８０および
８４の出力Ｑはいずれもローレベルに転じ、そのため２
つのデータ伝送路の停止状態は同時に解除され、データ
パケットの伝送が同時に開始される。このようにして、
２つのデータパケットの同期が確立される。

停止状態が解除されると、データパケットの伝送の終了
とともに、前段の並列データバッファに関連る、Ｃ要素
ＣＩＯおよびＣ２０からの信号ＡＫＩがいずれもハイレ
ベルに立ち上がり、Ｄフリップフロップ８０および８４
は再び「１」にセットされ、Ｄフリップフロップ７８お
よび８２は「０」にリセツトされて初期状態に戻る。こ
の初期状態においては、Ｄフリップフロップ８０および
８４の出力Ｑはいずれもハイレベルであるため、２つの
データ伝送路１および２上におけるデータパケットの伝
送が停止される。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すブロック図である。 第２図はこの発明が実施され得る並列処理形エミュレー
タの一例を示すシステム概念図である。 第３図は処理されるべきデータパケットの一例を示す図
解図である。 第４図はＣ要素を示す回路図である。 第５１図は第４図に示すＣ要素の動作を説明る、ための
タイミング図である。 第６図はこの実施例の条件判定回路の一例を示すブロッ
ク図である。 第７図はこの実施例の伝送路制御回路の一例を示すブロ
ック図である。 第８図はこの実施例のエツジ検出回路の一例を示すブロ
ック図である。 第９図はこの発明の他の実施例を示すブロック図である
。 第１０図は第９図実施例において処理されるべきデータ
パケットの構造を示す図解図である。 第１１図はこの発明のその他の実施例を示すブロック図
である。 第１２図は第１１図実施例の識別データ検出回路の一例
を示すブロック図である。 第１３図は第１１図実施例の伝送制御回路の一例を示す
ブロック図である。 第１４図は第１１図実施例の伝送路制御回路の一例を示
すブロック図である。 図において、５４はデータ処理要素、５６は処理指示回
路、８０〜Ｂ３およびＢ、〜Ｂ、□は並列データバッフ
ァ、００〜Ｃ３およびＣ１１”’Ｃ１？はＣ要素を示す
。 特許出願人　三洋電機株式会社（ほか３名）代理人　弁
理士　山１）　義人（ほか１名）第２図 第５図 図面の浄用内）“Ｆに変更なし） 第　６　図 （ローしベルのハ１ルス） 品　８　図 第１０図 第１３図 Ｗクヂー７２ １へ刃づテ゛−夕１ だ智六　Ｎ　　　　　　　　　　　芝塑唸　−に面の浄
コニ（内容に変更なし） 第１４内

Claims (1)

1. 【特許請求の範囲】 １　前段のレジスタの空きが検出されたことに応じて、
   後段のレジスタから出力されたデータを前段のレジスタ
   に転送させるための転送手段、および 前記転送手段に作用し、通常は前記転送手段を停止状態
   とし、必要なときに前記停止状態を解除するための伝送
   制御手段を備える、データ伝送路制御方式。 ２　前記転送手段は与えられる停止信号に応じて後段の
   レジスタから前段のレジスタへのデータの転送を停止し
   、 前記伝送制御手段は前記停止信号を前記転送手段に与え
   る、特許請求の範囲第１項記載のデータ伝送路制御方式
   。 ３　後段のレジスタにロードされたデータに応じて、停
   止を解除すべきかどうかを判定するための条件判定手段
   を含み、 前記伝送制御手段は前記条件判定手段からの条件信号に
   応じて前記転送手段を制御する、特許請求の範囲第１項
   または第２項記載のデータ伝送路制御方式。 ４　前段のレジスタと後段のレジスタとの間あるいはそ
   れよりもさらに後方に配置されるデータ処理要素を含み
   、 前記データ処理要素は停止信号によって停止したデータ
   に対する処理が終了したとき終了信号を出力し、 前記伝送制御手段は前記終了信号に応答して前記転送手
   段の停止状態を解除する、特許請求の範囲第１項ないし
   第３項のいずれかに記載のデータ伝送路制御方式。 ５　前記伝送手段は、後段のレジスタから前段のレジス
   タへのデータ転送が終了したことに応じて、前記転送手
   段に停止信号を与える、特許請求の範囲第１項ないし第
   ４項のいずれかに記載のデータ伝送路制御方式。