JPS62219391A - フア−ストインフア−ストアウトメモリ - Google Patents
フア−ストインフア−ストアウトメモリInfo
- Publication number
- JPS62219391A JPS62219391A JP61062953A JP6295386A JPS62219391A JP S62219391 A JPS62219391 A JP S62219391A JP 61062953 A JP61062953 A JP 61062953A JP 6295386 A JP6295386 A JP 6295386A JP S62219391 A JPS62219391 A JP S62219391A
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- Japan
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- Pending
Links
- 230000015654 memory Effects 0.000 title claims description 8
- 238000001514 detection method Methods 0.000 claims abstract description 18
- 230000009191 jumping Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
データラッチを縦続に接続して構成したファーストイン
ファーストアウトメモリにおいて、データのスタックさ
れた最終データラッチ段を検出する手段を設け、データ
のスタックされた最終段（ここで、最終データラッチ段
若しくは最終段とは時間的に最後の時期にデータをスタ
ックしたデータラッチ段を意味するものとする）を検出
し、スタックされるべき次ぎのデータはデータバスから
直接、該最終段の前段へ転送する−ことにより、スタッ
クデータの高速転送を可能としたものである。
ファーストアウトメモリにおいて、データのスタックさ
れた最終データラッチ段を検出する手段を設け、データ
のスタックされた最終段（ここで、最終データラッチ段
若しくは最終段とは時間的に最後の時期にデータをスタ
ックしたデータラッチ段を意味するものとする）を検出
し、スタックされるべき次ぎのデータはデータバスから
直接、該最終段の前段へ転送する−ことにより、スタッ
クデータの高速転送を可能としたものである。
本発明はファーストインファーストアウトメモリ装置の
改良に関する。
改良に関する。
メモリに書込まれたデータを、書込みの順番で読み出す
メモリをファーストインファーストアウトメモリ装置と
いう。
メモリをファーストインファーストアウトメモリ装置と
いう。
この様なメモリ装置はデータスタックメモリとして使用
される。この場合、ポインタ方式のスタ・ツクメモリ、
或いはシフト方式のスタ・ツクメモ１ノとして構成する
ことが出来る。
される。この場合、ポインタ方式のスタ・ツクメモリ、
或いはシフト方式のスタ・ツクメモ１ノとして構成する
ことが出来る。
一般に、ポインタ方式の場合、装置番よ入力ポインタ部
、出力ポインタ部、入出カポインタ制御部メモリ部、セ
レクタ部から構成されるが回路規模力く大きくなるので
、回路規模の小さいシフト方式力（望ましい。
、出力ポインタ部、入出カポインタ制御部メモリ部、セ
レクタ部から構成されるが回路規模力く大きくなるので
、回路規模の小さいシフト方式力（望ましい。
シフト方式のファーストインファーストアウトメモリ装
置を第５図、第６図のブロック図に示す。
置を第５図、第６図のブロック図に示す。
図において、縦続するデータラッチ１−１〜１−５は各
対応して設けたフラグラッチ２−１〜２−５を備える。
対応して設けたフラグラッチ２−１〜２−５を備える。
フラッグランチからインプットレディ信号ｉＲが出てい
るとき、シフトイン信号Ｓｉを与えると入力データＤｎ
はＤｏ、Ｄｉ、Ｄ２．Ｄ３のように、データラッチ１−
１に書込まれる。データラッチ１−１に書込まれたデー
タはデータラッチ１−２〜１−５が第５図の様に空きの
ときは自動的に右シフトされ、第６図のように、データ
ラッチ１−５に達する。この時フラグラッチ２−５のフ
ラグ″１″により、有効データが表示される。若し次ぎ
のデータが入力すれば、データラッチ１−４に達し、フ
ラグラッチ２−４のフラグが“１ ”になり、有効デー
タを表示する。
るとき、シフトイン信号Ｓｉを与えると入力データＤｎ
はＤｏ、Ｄｉ、Ｄ２．Ｄ３のように、データラッチ１−
１に書込まれる。データラッチ１−１に書込まれたデー
タはデータラッチ１−２〜１−５が第５図の様に空きの
ときは自動的に右シフトされ、第６図のように、データ
ラッチ１−５に達する。この時フラグラッチ２−５のフ
ラグ″１″により、有効データが表示される。若し次ぎ
のデータが入力すれば、データラッチ１−４に達し、フ
ラグラッチ２−４のフラグが“１ ”になり、有効デー
タを表示する。
スタックされた有効データはフラグラッチ２−５へシフ
トアウト信号ＳＯを与えればデータＡＯ，Ａ１．Ａ２、
Ａ３としてＱｎデータが取出される。
トアウト信号ＳＯを与えればデータＡＯ，Ａ１．Ａ２、
Ａ３としてＱｎデータが取出される。
上記のような、従来のシフト方式によるファーストイン
ファーストアウトメモリ装置はスタ・ツクデータの数に
比較してデータラッチ段数が多いと、入力データが多数
のデータラッチ段を順次シフトして出力部へ達しなくて
はならないから、時間を要し、また大量のデータを一時
にスタックしようとする場合は、スタック段数を増加し
なくてはならないから、スループット時間が大となる欠
点がある。
ファーストアウトメモリ装置はスタ・ツクデータの数に
比較してデータラッチ段数が多いと、入力データが多数
のデータラッチ段を順次シフトして出力部へ達しなくて
はならないから、時間を要し、また大量のデータを一時
にスタックしようとする場合は、スタック段数を増加し
なくてはならないから、スループット時間が大となる欠
点がある。
上記の問題点は、第１図の本発明の原理図に示す様に、
フラグラッチ１２を備えるデータラッチ１１と、データ
バス３若しくは前段データラッチ１１を選択的に切換え
るセレクタ１４と、有効データのあるデータラッチ最終
段検出部５とを設け、該最終段検出部５ヘフラグラッチ
１４からの信号を供給して最終有効データラッチ段を検
出し、該検出信号により前段入力部のセレクタ１４をデ
ータバス３の入力データへ接続するようにした、本発明
のファーストインファーストアウトメモリ装置によって
解決される。
フラグラッチ１２を備えるデータラッチ１１と、データ
バス３若しくは前段データラッチ１１を選択的に切換え
るセレクタ１４と、有効データのあるデータラッチ最終
段検出部５とを設け、該最終段検出部５ヘフラグラッチ
１４からの信号を供給して最終有効データラッチ段を検
出し、該検出信号により前段入力部のセレクタ１４をデ
ータバス３の入力データへ接続するようにした、本発明
のファーストインファーストアウトメモリ装置によって
解決される。
本発明によれば、セレクタ１４がデータバス３を各段の
データラッチ１１に直接接続出来る様にする。
データラッチ１１に直接接続出来る様にする。
それによって、スタックされるべきデータは迅速に所望
のデータラッチヘスタックされる。
のデータラッチヘスタックされる。
スタックされるべきデータラッチは、有効データを持つ
データラッチ最終段の直前のデータラ・ソチであり、こ
れはフラッグラッチ１２のセットリセ・ノド状態により
検出可能であり、例えば論理積回路からなる最終段検出
部５により検出し、途中のデータラッチ段を飛び越して
、データを最終段直前データラッチヘスタックすること
が出来、転送に要する時間が短縮し、出力側待ち時間を
減少し、高速処理を可能とする。
データラッチ最終段の直前のデータラ・ソチであり、こ
れはフラッグラッチ１２のセットリセ・ノド状態により
検出可能であり、例えば論理積回路からなる最終段検出
部５により検出し、途中のデータラッチ段を飛び越して
、データを最終段直前データラッチヘスタックすること
が出来、転送に要する時間が短縮し、出力側待ち時間を
減少し、高速処理を可能とする。
図示実施例に従い本発明の詳細な説明する。
第２図は本発明一実施例のファーストインファーストア
ウトメモリ装置の回路図を示す。
ウトメモリ装置の回路図を示す。
図において、１１−１〜１１−５はデータラッチ、１２
−１〜１２−５はフラグラッチ、３はデータバス、４−
２〜４−５はセレクタ、５−１〜５−５は有効データラ
ッチの最終段検出部、６−２〜６−５はデータ書込指定
部、７−３〜７−５はマスクゲートである。
−１〜１２−５はフラグラッチ、３はデータバス、４−
２〜４−５はセレクタ、５−１〜５−５は有効データラ
ッチの最終段検出部、６−２〜６−５はデータ書込指定
部、７−３〜７−５はマスクゲートである。
データラッチ１１−１〜１１−５は入力データをスタ・
７りする。スタックされた有効データはセソトリセツト
ラソチからなるフラグラッチ１２−１〜１２−５ の
状態で表示される。フラグが“１ ”のとき対応データ
ラッチのデータは有効データであることを示す。
７りする。スタックされた有効データはセソトリセツト
ラソチからなるフラグラッチ１２−１〜１２−５ の
状態で表示される。フラグが“１ ”のとき対応データ
ラッチのデータは有効データであることを示す。
セレクタ４−２〜４−５は前段データラッチからのデー
タ、若しくは直接にデータバス３からのデータを次段デ
ータラッチヘスタックする。
タ、若しくは直接にデータバス３からのデータを次段デ
ータラッチヘスタックする。
セレクタ４−２〜４−５の切換えは有効データラッチ最
終段検出部５−２〜５−５からの信号により行われる。
終段検出部５−２〜５−５からの信号により行われる。
セレクタはＡとＢの接続状態があり、最終段検出部５−
２〜５−５からＳ端子にハイレベルが与えられるとＡ接
続となりデータバスを次段へ接続させる。
２〜５−５からＳ端子にハイレベルが与えられるとＡ接
続となりデータバスを次段へ接続させる。
最終段検出部５−１〜５−５は論理積回路からなり、フ
ラッグラッチ１２の状態信号を監視し、データラッチ１
１−１〜１１−５に対するデータ書込指定信号およびセ
レクタ４−２〜４−５に対するセレクタ切換信号を発生
する。最終段検出部５−２〜５−５は、論理和回路から
なるマスクゲート７−３〜７−５を備え、有効データラ
ッチ最終段以前のデータラッチ段にデータをラッチしな
いように、検出部５−２〜５−５の論理積回路をマスク
する。
ラッグラッチ１２の状態信号を監視し、データラッチ１
１−１〜１１−５に対するデータ書込指定信号およびセ
レクタ４−２〜４−５に対するセレクタ切換信号を発生
する。最終段検出部５−２〜５−５は、論理和回路から
なるマスクゲート７−３〜７−５を備え、有効データラ
ッチ最終段以前のデータラッチ段にデータをラッチしな
いように、検出部５−２〜５−５の論理積回路をマスク
する。
第３図及び第４図は本発明実施例の動作説明のブロック
図である。
図である。
本発明のデータＤｎの転送動作は第３図に示すように、
データバス３から直接データラッチ１１−１〜１１−５
へ転送可能であり、またデータラッチ１１−１〜１１−
５間を転送することも可能である。
データバス３から直接データラッチ１１−１〜１１−５
へ転送可能であり、またデータラッチ１１−１〜１１−
５間を転送することも可能である。
図示の様にデータラッチが各段とも空き状態にあった場
合、データ転送は直接データバス３からデータラッチ１
１−５へ行われ、対応したフラグラッチ１２−５にフラ
グ１ ”が表示される。
合、データ転送は直接データバス３からデータラッチ１
１−５へ行われ、対応したフラグラッチ１２−５にフラ
グ１ ”が表示される。
次ぎに、データラッチ１１−１〜１１−５中にデータが
既にスタックされ有効データを持っている場合を第４図
に示す。
既にスタックされ有効データを持っている場合を第４図
に示す。
ここではフラグラッチ１２−３と１２−５が“１”レベ
ルである。従って新たにスタックされるべきデータは１
１−２若しくは１１−４のデータラッチヘスタックされ
るべきである。本発明の実施例においては、この場合、
最後にラッチされたデータラッチの前段１１−２へのデ
ータ転送がデータバス３から行われる。
ルである。従って新たにスタックされるべきデータは１
１−２若しくは１１−４のデータラッチヘスタックされ
るべきである。本発明の実施例においては、この場合、
最後にラッチされたデータラッチの前段１１−２へのデ
ータ転送がデータバス３から行われる。
即ち、第２図の実施例では最終段検出部５−２は、論理
和回路から構成されるマスクゲート７−３を備え・有効
データラッチ最終段以前のデータラ・ノチ段、即ち１１
−３〜１１−５へデータがラッチされないように、最終
段検出部５−３〜５−５の論理積回路をマスクする。即
ちマスクゲート７−３の出力は最終段検出部５−３〜５
−５からセレクタ４−３〜４−５へ、データバス３への
切換信号が与えられないようにする。
和回路から構成されるマスクゲート７−３を備え・有効
データラッチ最終段以前のデータラ・ノチ段、即ち１１
−３〜１１−５へデータがラッチされないように、最終
段検出部５−３〜５−５の論理積回路をマスクする。即
ちマスクゲート７−３の出力は最終段検出部５−３〜５
−５からセレクタ４−３〜４−５へ、データバス３への
切換信号が与えられないようにする。
この様にすれば、データ移動中にフラングラッチが“０
”レベル状態になることがあっても、入力段に近い方を
優先させデータをランチさせることが出来る。
”レベル状態になることがあっても、入力段に近い方を
優先させデータをランチさせることが出来る。
以上、データラッチ５段の実施例につき説明したが、こ
れと異なる段数にすることは容易である。
れと異なる段数にすることは容易である。
即ち、必要なスタック段数に応じ、任意の多段構成とす
ることが出来る。
ることが出来る。
以上述べたように、本発明によれば、データをデータバ
スから直接出力段に近いデータラッチへ転送可能で、ス
タック段数が多い場合においても、スルーブツトが大き
く、また回路規模を増大することなくにファーストイン
ファーストアウトメモリ装置の実現を可能とするもので
、その作用効果は極めて大きい。
スから直接出力段に近いデータラッチへ転送可能で、ス
タック段数が多い場合においても、スルーブツトが大き
く、また回路規模を増大することなくにファーストイン
ファーストアウトメモリ装置の実現を可能とするもので
、その作用効果は極めて大きい。
第１図は本発明の原理図、
第２図は本発明一実施例のファーストインファーストア
ウトメモリ装置の回路図、 第３図及び第４図は本発明実施例の動作説明のブロック
図、 第５図、第６図は従来のファーストインファーストアウ
トメモリ装置構成図である。 図において、 １−１〜１−５．１１．１１−１〜１１−５はデータラ
ッチ、２−１〜２−５．１２．１２−１〜１２−５はフ
ラグラッチ、３はデータバス、 ４−２〜４−５．１４はセレクタ、 ５．５−１〜５−５は最終段検出部、 ６−２〜６−５はデータ書込指定部、 ７−３〜７−５はマスクゲート、 Ｄｎはデータ入力部、Ｑｎはデータ出力部、ｉＲはイン
プットレディ信号、 Ｓｉはシフト信号、 ＯＲはアウトプットレディ信号・ 第 １ 図 本発明実施例の動作説明ブロック図 第 ３ 図
ウトメモリ装置の回路図、 第３図及び第４図は本発明実施例の動作説明のブロック
図、 第５図、第６図は従来のファーストインファーストアウ
トメモリ装置構成図である。 図において、 １−１〜１−５．１１．１１−１〜１１−５はデータラ
ッチ、２−１〜２−５．１２．１２−１〜１２−５はフ
ラグラッチ、３はデータバス、 ４−２〜４−５．１４はセレクタ、 ５．５−１〜５−５は最終段検出部、 ６−２〜６−５はデータ書込指定部、 ７−３〜７−５はマスクゲート、 Ｄｎはデータ入力部、Ｑｎはデータ出力部、ｉＲはイン
プットレディ信号、 Ｓｉはシフト信号、 ＯＲはアウトプットレディ信号・ 第 １ 図 本発明実施例の動作説明ブロック図 第 ３ 図
Claims (1)
- 有効データの有無を表示するフラグラッチ（１２）を
備えたデータラッチ（１１）、データバス（３）若しく
は前段データラッチ（１１）を次段データラッチ（１１
）へ切換接続させるセレクタ（１４）、最終データをス
タックしているデータラッチ（１１）段を検出する最終
段検出部（５）とを備え、該最終段検出部がフラグラッ
チ（１２）からの出力信号によって最終データをスタッ
クしているデータラッチ段を検出したとき、該最終段検
出部の検出出力により該データラッチ段前段の入力部の
セレクタ（１４）を直接データバス（３）へ接続するよ
うに構成したことを特徴とするファーストインファース
トアウトメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61062953A JPS62219391A (ja) | 1986-03-20 | 1986-03-20 | フア−ストインフア−ストアウトメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61062953A JPS62219391A (ja) | 1986-03-20 | 1986-03-20 | フア−ストインフア−ストアウトメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62219391A true JPS62219391A (ja) | 1987-09-26 |
Family
ID=13215193
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61062953A Pending JPS62219391A (ja) | 1986-03-20 | 1986-03-20 | フア−ストインフア−ストアウトメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62219391A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01188973A (ja) * | 1988-01-22 | 1989-07-28 | Sharp Corp | データ伝送装置 |
| JPH01188974A (ja) * | 1988-01-22 | 1989-07-28 | Sharp Corp | 半導体集積回路 |
| JP2002150763A (ja) * | 2000-11-06 | 2002-05-24 | Naltec Inc | メモリ装置およびその制御方法 |
-
1986
- 1986-03-20 JP JP61062953A patent/JPS62219391A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01188973A (ja) * | 1988-01-22 | 1989-07-28 | Sharp Corp | データ伝送装置 |
| JPH01188974A (ja) * | 1988-01-22 | 1989-07-28 | Sharp Corp | 半導体集積回路 |
| JP2002150763A (ja) * | 2000-11-06 | 2002-05-24 | Naltec Inc | メモリ装置およびその制御方法 |
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