JPH0421899B2 - - Google Patents

Description

【発明の詳細な説明】

［産業上の利用分野］ この発明は、データ伝送装置に関し、特にたと
えば複数の非同期システム間のデータ伝送を可能
にするネツトワークの構成要素として用いられる
データ伝送装置に関する。 ［従来の技術］ 従来、非同期システム間のデータ伝送を行なう
方法としては、FIFO（フアーストイン・フアース
トアウト）メモリをシステム間のバツフアとして
用いる方法が一般的であつた（インタフエイス
1984年８月号 PP268〜270）。たとえば、第９図
に示すように、非同期に動作するＡシステム７１
の出力とＢシステム７２の入力との間にFIFOメ
モリ７３を接続し、Ａシステム７１の出力をバツ
フアする構成がとられる。 また、複数の非同期システム８１〜８４を接続
する場合には、第１０図に示すように、各非同期
システム間をFIFOメモリ８５〜８７で接続する。 ［発明が解決しようとする問題点］ ところで、上述のような従来のFIFOメモリは、
単にデータのバツフア機能を有するだけである。
そのため、このようなFIFOメモリを非同期シス
テム間のデータ伝送に用いると、第９図あるいは
第１０図に示すように各非同期システムを直列的
にしか接続することができなかつた。そのため、
FIFOメモリによつて接続された全体システムは
第１０図に示すような単純なカスケード接続によ
るパイプライン処理機構を構築するにすぎず、そ
の自由度が極めて低いという問題点があつた。 この発明は、上記のような問題点を解決するた
めになされたもので、非同期システム間を接続し
て全体システムを構築する際に大きな自由度を与
えることができるようなデータ伝送装置を提供す
ることを目的とする。 ［問題点を解決するための手段］ この発明は、非同期自走式シフトレジスタを用
いて入力データ伝送路と出力データ伝送路と分岐
データ伝送路とを構成する。そして、分岐データ
伝送路の空き状態を監視しておき、通常は入力デ
ータ伝送路上のデータを出力データ伝送路に与
え、一方、分岐データ伝送路に空きバツフアが存
在するときは入力データ伝送路上のデータを分岐
データ伝送路に伝送するようにしたものである。 また、第２の発明では、非同期自走式シフトレ
ジスタを用いて入力データ伝送路と出力データ伝
送路と合流データ伝送路とを構成し、入力データ
伝送路および出力データ伝送路の空き状態を監視
しておき、通常は入力データ伝送路上のデータを
出力データ伝送路に与え、一方、入力データ伝送
路および出力データ伝送路の両方に空きバツフア
が存在するときは合流データ伝送路上のデータを
出力データ伝送路に与え、この間入力データ伝送
路に到着したデータは待たせるようにしたもので
ある。 ［作用］ この発明では、従来のFIFOメモリが有するデ
ータのバツフア機能以外にデータの分岐あるいは
合流機能を有する。そのため、非同期システムを
直列的のみならず並列的にも接続することができ
る。 ［実施例］ 第１図はこの発明の一実施例を示すブロツク図
であるが、この第１図はデータの合流機能を有す
るデータ伝送装置の実施例を示している。図にお
いて、入力データ伝送路１０１にはデータが入力
される。この入力データ伝送路の出力は分岐制御
部１０４に与えられる。分岐制御部１０４の出力
は出力データ伝送路１０２あるいは分岐データ伝
送路１０３に与えられる。入力データ伝送路１０
１には入力データ到着監視部１０６が接続され
る。この入力データ到着監視部１０６の出力は分
岐制御部１０４に与えられる。分岐データ伝送路
１０３には空きバツフア監視部１０５が接続され
る。この空きバツフア監視部１０５の出力は分岐
制御部１０４に与えられる。なお、入力データ伝
送路１０１，出力データ伝送路１０２および分岐
データ伝送路１０３は、非同期自走式シフトレジ
スタ（詳細は後述する）を用いて構成され、デー
タのバツフア機能を有している。 次に、第１図の装置の動作を簡単に説明する
と、空きバツフア監視部１０５が分岐データ伝送
路１０３に空きバツフアが存在するか否かを常時
監視しており、空きバツフアがある場合にはその
旨を分岐制御部１０４に伝える。分岐制御部１０
４は通常はデータ伝送路１０１に入力されたデー
タを出力データ伝送路１０２に与えるが、分岐デ
ータ伝送路１０３に空きバツフアの存在すること
を空きバツフア監視部１０５が検出すると、入力
データ伝送路１０１上のデータを分岐データ伝送
路１０３に与えるように制御する。 第２図は第１図に示す入力データ伝送路１０
１、出力データ伝送路１０２および分岐データ伝
送路１０３に用いられる非同期自走式シフトレジ
スタの一例を示す概略ブロツク図である。にに
で、非同期自走式のシフレジスタとは、データの
プツシユインとポツプアウトを独立的かつ同時的
に行なうことができ、さらにプツシユインされた
データが次段のレジスタが空いていることを条件
としてシフトクロツクを用いずに自動的に出力方
向へシフトされていくようなシフトレジスタをい
う。このような非同期自走式シフトレジスタは、
データのバツフア機能を有し、非同期システム間
の接続に用いることができるものである。以下
に、第２図に示す非同期自走式シフトレジスタの
構成および動作について説明する。 シフトレジスタの各段は、並列データバツフア
と、この並列データバツフアの開閉を制御するＣ
素子（Coincidence Element）と呼ばれる制御回
路から構成されている。Ｃ素子は２入力Ｘ，Ｙに
対してＣ，（はＣの反転信号）を出力する
が、以下に示す論理値表に従つて動作する。な
お、下記の論理値表において、「１」，「０」とは、
それぞれ、信号値のハイレベル、ローレベルを示
すものとする。

【表】 Ｃ素子のＣ出力が１のとき、このＣ素子に対応
する並列データバツフアのゲートが開き、前段の
データを伝搬し、有効なデータを保持しているも
のとする。逆に、Ｃ素子のＣ出力が０のとき、こ
のＣ素子に対応する並列データバツフアのゲート
は開かず、前段のデータを伝搬せず、有効なデー
タを保持していないものとする。すなわち、Ｃ出
力が１であるＣ素子に対応している並列データバ
ツフアのみ有効なデータを保持しており、Ｃ出力
が０のＣ素子に対応する並列データバツフアはた
とえデータを保持していてもそれは無意味なデー
タである。第２図の回路では、Ｃ素子のＣ出力は
次段のＣ素子のＸ入力となり、出力は前段のＣ
素子のＹ入力となるように接続されている。 今、初期状態において、全Ｃ素子３０１〜３０
５のＣ出力を０とし、出力を１とする。このと
き、左側の入力端からＣ素子３０１のＸ入力に１
を入力すると同時に並列データバツフア３１１の
入力端にデータを与えると、最初のＣ素子３０１
は２入力とも１となるので、Ｃ出力が１に反転
し、並列データバツフア３１１の入力端に与えら
れたデータを伝搬する。同様に、２段目以降のＣ
素子も前段のＣ素子の出力１を受けてＣ出力を１
に反転させ、出力を０に反転させると同時に、
並列データバツフアのゲートを開いて前段の保持
しているデータを伝搬する。次に、左側の入力端
からＣ素子３０１のＸ入力に０を入力すると、各
Ｃ素子３０１〜３０５のＹ入力は０になつている
ので、左端から順にＣ素子のＣ出力が０になり、
Ｃ出力は１になる。 上述のごとく、シフトレジスタ左端のＣ素子３
０１のＸ入力にパルス信号を与え、このパルス信
号が１の間、左端の並列データバツフア３１１に
データを入力すると、シフトレジスタにデータが
プツシユインされる。Ｃ素子３０１のＸ入力に入
力された信号レベル１は、入力されたデータとと
もに左から右に（第２図において）伝搬してい
く。また、Ｃ素子３０１のＸ入力に入力された信
号レベルを１から０に変化させると、信号レベル
０が左から右に伝搬していく。しかし、右端のＣ
素子３０５のＹ入力が０のとき、このＣ素子３０
５のＣ出力の初期値が０であれば、前段のＣ出力
が１になつたことによつてＸ入力が１に変化して
も、Ｃ出力は０のままである。このとき、前段の
Ｃ素子３０４のＹ入力は１であるので、さらに前
段のＣ素子３０３からＣ出力０が伝搬されてきて
も、Ｃ素子３０４の出力は１のままであり変化し
ない。したがつて、Ｃ素子のＣ出力信号レベルの
０が１を追い越したり、１を消滅させたりするこ
とはない。このように、右端のＣ素子３０５のＹ
入力を０に保持したまま、左端からプツシユイン
動作を行なうことにより、右端のＣ素子３０５の
Ｃ出力から左に向かつて、０，１，０，１，…と
なる。また、このとき右端のＣ素子３０５のＹ入
力を１に変化させると、右端のＣ素子３０５の２
入力が１となるために、右端のＣ素子３０５のＣ
出力が１に変化し、右端から順番にＣ素子のＣ出
力は、１，０，１，０，１，…となり、並列デー
タバツフア３１５の出力端子には、左端からプツ
シユインされた第１語目のデータが出力される。
このようにして、右端のＣ素子３０５のＹ入力に
パルス信号を与えることにより、左端の並列デー
タバツフア３１１からプツシユインされたデータ
をポツプアウトすることができる。 なお、上記説明では簡単のためにプツシユイン
動作とポツプアウト動作に分けて動作説明を行な
つたが、実際にはプツシユイン動作とポツプアウ
ト動作を同時に行なうことができるので、この非
同期自走式のシフトレジスタは非同期FIFOメモ
リと同様のデータバツフア機能を有し、プツシユ
インは左端のＣ素子３０１のＸ入力、ポツプアウ
トは右端のＣ素子３０５のＹ入力にパルス信号を
与えることによつて可能となる。 なお、参考のために、第３図に、非同期自走式
シフトレジスタの１段分のCMOSトランジスタ
回路の一例を示しておく。図示のごとく、並列デ
ータバツフアはＮチヤネルMOSトランジスタ４
０５〜４０７と、インバータ４０８〜４１３を含
んで構成される。また、Ｃ素子はＰチヤネル
MOSトランジスタ４０１および４０２と、Ｎチ
ヤネルMOSトランジスタ４０３および４０４と、
インバータ４１４とを含んで構成される。 第４図は第１図に示すデータ伝送装置の具体的
な回路構成の一例を示す図である。図において、
入力データ伝送路１０１は並列データバツフア５
４０〜５４３と、Ｃ素子５２０〜５２３とを含む
非同期自走式シフトレジスタによつて構成され
る。出力データ伝送路１０２は並列データバツフ
ア５４４〜５４６と、Ｃ素子５２４〜５２６とを
含む非同期自走式シフトレジスタによつて構成さ
れる。分岐データ伝送路１０３は並列データバツ
フア５４７〜５４９と、Ｃ素子５２７〜５２９と
を含む非同期自動式シフトレジスタによつて構成
される。分岐制御部１０４は、マルチプレクサ５
０５と、セレクタ５０６と、SRフリツプフロツ
プ５１１と、２入力ANDゲート５１３と、イン
バータ５１４とを含んで構成される。入力データ
到着監視部１０６は、Ｄ型フリツプフロツプ５１
０と、３入力アンドゲート５１２とを含んで構成
される。 なお、この実施例では、データは複数のワード
からなるバケツトの形態をとつており、かつ各ワ
ードはデータ部とは別にBOP，EOPの２ビツト
のタグビツトを持ち、先頭ワードのBOPが１，
末尾ワードのEOPが１であり、その他の場合に
はBOP，EOPともに０であるものとする。 次に、第４図に示すデータ伝送装置の動作を説
明する。まず、２ワードによつて構成されたバケ
ツトが、入力データ伝送路１０１上を左から右へ
伝搬されくると、先頭ワードに対応するＣ出力レ
ベル１がノードＡに達すると並列データバツフア
５４０のゲートがオン状態となり前段の並列デー
タバツフア（図示せず）が保持していたデータが
伝搬されてバケツトの先頭ワードであることを示
すBOPビツトに相当するノードＢの信号レベル
が１となる。このとき、分岐データ伝送路１０３
のＣ出力がオープンドレイン接続によりワイヤー
ドORがとられており、この信号Ｅの論理値がＤ
型フリツプフロツプ５１０によつてノードＢの信
号の立上がりエツジでラツチされる。すなわち、
バケツトの先頭が並列データバツフア５４０まで
到達した時点で分岐の可否が決定され、分岐が可
能な場合には３入力ANDゲート５１２の入力信
号のうちノードＦの論理値を１にし、分岐データ
伝送路１０３のワイヤードORされたＣ出力のう
ち１つでも１があればノードＦを０にする。次
に、先頭ワードが並列データバツフア５４１に到
達すると、ノードＧの論理値が１となり、さらに
Ｃ素子５２２のＣ出力が０から１に反転すること
によつてノードＨの論理値が１となる。したがつ
て、分岐データ伝送路１０３に１バケツトを受入
れ可能な空き並列データバツフアがありノードＦ
が１である場合には、３入力ANDゲート５１２
の出力は０から１に反転する。逆に、ノードＦが
０である場合には、３入力ANDゲート５１２の
出力は０のままである。３入力ANDゲート５１
２の出力が０から１に反転した場合のみ、SRフ
リツプフロツプ５１１はリセツトされてＱ出力を
０にし、出力を１にする。このとき、Ｃ素子５
２３のＣ出力に対するマルチプレクサ５０５を構
成するＮチヤネルMOSトランジスタのうちMO
１とMO４のゲートにＱ出力を与え、MO２と
MO３のゲートには出力を与え、またＣ素子５
２３のＹ入力に対するセレクタ５０６を構成する
ＮチヤネルMOSトランジスタのうちMO５のゲ
ートにはＱ出力を与え、MO６のゲートには出
力を与えることにより、入力データ伝送路１０１
と分岐データ伝送路１０３の伝送制御線のＩと
Ｍ，ＪとＮを導通させ、一方、入力データ伝送路
１０１と出力データ伝送路１０２の伝送制御線の
ＩとＫ，ＪとＬを非導通状態にする。すなわち、
入力データ伝送路１０１を伝搬中のバケツトがＣ
素子５２３まで到達したときに、分岐データ伝送
路１０３に伝搬させ、出力データ伝送路１０２に
は伝わらないように制御する。反対に、分岐デー
タ伝送路１０３にデータが残つているために、ノ
ードＥが論理レベル０のときに、バケツトの先頭
がノードＢに到達したにもかかわらずSRフリツ
プフロツプ５１１がリセツトされなかつた場合に
は、バケツトは出力データ伝送路１０２に伝搬さ
れる。バケツトが分岐データ伝送路１０３に伝搬
された場合、バケツトの末尾ワードが分岐データ
伝送路１０３に到達して、並列データバツフア５
４７のEOPビツトに相当するノードＰの出力が
１となり、かつ入力データ伝送路１０１の最終段
のＣ素子５２３のＣ出力が０となつたとき、２入
力ANDゲート５１３の２入力が１となり、SRフ
リツプフロツプ５１３にクロツクを入力し、Ｑ出
力を０から１に、を１から０に反転させて、入
力データ伝送路１０１中の次のバケツトが、出力
データ伝送路１０２に伝搬されるように制御す
る。 上記のように回路を構成し、制御を行なうこと
により、分岐データ伝送路１０３の先頭に１バケ
ツトを受入れることが可能なバツフアが存在する
ときのみに、入力データ伝送路１０１中のバケツ
トを分岐データ伝送路１０３に伝搬させることが
できる。 第５図はこの発明の他の実施例を示す概略ブロ
ツク図であるが、この第５図はデータの合流機能
を有するデータ伝送装置の実施例を示している。
図において、入力データ伝送路１１１および合流
データ伝送路１１３には別系統からデータが入力
される。入力データ伝送路１１および合流データ
伝送路１１３の出力は合流制御部１１５に与えら
れる。合流制御部１１５は入力データ伝送路１１
１および合流データ伝送路１１３からのデータの
いずれかを選択して出力データ伝送路１１２に与
える。入力データ伝送路１１１および出力データ
伝送路１１２には空きバツフア監視部１１４が接
続される。この空きバツフア監視部１１４は入力
データ伝送路１１１および出力データ伝送路１１
２の空き状態を常時監視しており、両方の伝送路
に空きバツフアがあるときその旨を合流制御部１
１５に伝える。また、合流データ伝送路１１３に
は合流データ到着監視部１１６が接続される。こ
の合流データ到着監視部１１６は合流データ伝送
路１１３にデータが到着したか否かを監視し、デ
ータが到着したときはその旨を合流制御部１１５
に伝える。なお、入力データ伝送路１１１、出力
データ伝送路１１２および合流データ伝送路１１
３は前述のような非同期自走式のシフトレジスタ
を用いて構成されている。 次に、第５図に示す実施例の動作を簡単に説明
する。合流制御部１１５は通常は入力データ伝送
路１１１から出力されるデータを出力データ伝送
路１１２に与える。しかし、空きバツフア監視部
１１４が入力データ伝送路１１１および出力デー
タ伝送路１１２の両方に空きバツフアのあること
を検出すると、合流制御部１１５は合流データ伝
送路１１３上のデータを出力データ伝送路１１２
に与える。このように、入力データ伝送路１１１
および出力データ伝送路１１２の両方に空きバツ
フアがあることを検出するのは、合流制御部１１
５においてデータ入力先を入力データ伝送路１１
１から合流データ伝送路１１３に切換える動作が
完了する以前に入力データ伝送路上にデータが合
流制御部１１５に到着するのを防止するためと、
出力データ伝送路１１２において合流データを格
納するためのバツフアを確保するためである。 第６図は第５図に示す実施例の具体的な回路構
成の一例を示す図である。図において、入力デー
タ伝送路１１１は並列データバツフア６４０〜６
４２と、Ｃ素子６２０〜６２２とを含む非同期自
走式シフトレジスタによつて構成される。出力デ
ータ伝送路１１２は並列データバツフア６４３〜
６４５と、Ｃ素子６２３〜６２５とを含む非同期
自走式シフトレジスタによつて構成される。合流
データ伝送路１１３は並列データバツフア６４６
〜６４８と、Ｃ素子６２６〜６２８とを含む非同
期自走式シフトレジスタによつて構成される。合
流制御部１１５はセレクタ６０４および６０６
と、マルチプレクサ６０５と、SRフリツプフロ
ツプ６１１〜６１３と、２入力NORゲート６１
５と、２入力ANDゲート６１６と、２入力
NANDゲートとによつて構成される。合流デー
タ到着監視部１１６は２入力ORゲート６１４に
よつて構成される。 次に、第６図に示す実施例の動作を説明する。
まず、合流制御を行なう３つのSRフリツプフロ
ツプ６１１〜６１３がすべてセツト状態のとき、
出力データ伝送路１１２の入口のＣ素子６２３の
Ｘ入力に対するセレクタ６０４、出力に対する
マルチプレクサ６０５を構成するＮチヤネル
MOSトランジスタのゲートおよび並列データバ
ツフア６４３の入力に対するセレクタ６０６を構
成するＮチヤネルMOSトランジスタのゲートを
制御して入力データ伝送路１１１が出力データ伝
送路１１２とつながつた状態となる。オープンド
レインのＮチヤネルMOSトランジスタで構成し
た空きバツフア監視部１１４の出力は１であり、
このとき合流データ伝送路１１３の出口にデータ
が到着していれば、２入力ORゲート６１４の出
力が１となるので、２入力ANDゲート６１６の
出力が１となり、３つのSRフリツプフロツプ６
１１〜６１３をすべてリセツトする。これによ
り、入力データ伝送路１１１と出力データ伝送路
１１２は遮断された状態となり、合流データ伝送
路１１３と出力データ伝送路１１２とが接続され
た状態となつて、バケツト形式のデータが合流し
始める。バケツトの末尾ワードが、合流データ伝
送路１１３の最終段の並列データバツフア６４８
に到着すると、EOPビツトが立つのでノードＷ
が０から１に反転して、第１のSRフリツプフロ
ツプ６１１のＱ出力がセツトされ、末尾ワードが
本線に合流したことを記憶する。第１のフリツプ
フロツプ６１１のＱ出力が１のときに、Ｃ素子６
２８のＣ出力が１から０に変化すると、２入力
NORゲート６１５の出力が０から１に変化する。
そのため、第２のSRフリツプフロツプ６１２の
Ｑ出力が０から１に反転して、バケツトの末尾ワ
ードが合流データ伝送路１１３から送出完了した
ことを記憶する。それと同時に、合流データ伝送
路１１３の最終段のＣ素子６２８のＹ入力を選択
するＮチヤネルMOSトランジスタMO７のゲー
トにはＱ出力１を与え、MO８のゲートには出
力０を与えることにより、Ｙ入力に０を与え、仮
に次のバケツトが連続的に到着しても、これが合
流することを防止する。そして、第２のSRフリ
ツプフロツプ６１２のＱ出力が１にときに、出力
データ伝送路１１２の第１段目のＣ素子６２３の
Ｃ出力が１から０に変化することによつて、第３
のSRフリツプフロツプ６１３のＱ出力を０から
１に反転させて、再び入力データ伝送路１１１と
出力データ伝送路１１２をつなぐ。 上記のように、合流のためのバツフアが確保さ
れているときにのみ、合流データ伝送路１１３の
バケツトか出力データ伝送路１１２に合流できる
ように構成したことにより、合流機構を実現する
ことが可能となつた。 第１図あるいは第４図に示すデータ伝送装置
と、第５図あるいは第６図に示すデータ伝送装置
をネツトワークの構成要素として用いることによ
り、負荷分散システムの構築が可能である。負荷
分散ネツトワークの一構成例を第７図に示す。 第７図において、外部系からインタフエイス２
００を介して流入するバケツトは、ネツトワーク
要素２０３〜２０６の間を巡回しながら処理要素
２０７〜２０９のうちで受取り可能は処理要素に
到達し、すなわち処理要素２０７〜２０９間で負
荷分散処理された後、ネツトワーク要素２０１お
よび２０２によつて処理結果が収集されてインタ
フエイス２００を介して再び外部系へ送出され
る。 また、上述のような負荷分散システムを、パイ
プライン処理の処理ネツクとなつているパイプラ
イン段に施すことによりこのパイプライン段の処
理能力を向上させて、均整のとれた高速のパイプ
ライン処理が可能となる。その一例を第８図に示
す。この第８図のシステムでは、処理要素Ａから
出力されたデータはネツトワーク要素９３３〜９
３６の間を巡回しながら、処理要素９１１〜９１
３のうちで受取り可能な処理要素に到達し、すな
わちこれら処理要素９１１〜９１３で負荷分散処
理された後、ネツトワーク要素９３１および９３
２によつて処理結果が収集された後処理要素Ｃへ
伝送される。従来は、Ａ，Ｂ，Ｃの３つの処理要
素によつてパイプライン処理が行なわれる場合、
もし処理要素Ｂのスルートツプが他の処理要素よ
りも小さい場合は、処理要素Ｂの能力にシステム
全体のスルートツプが規制されてしまうこととな
つていた。これに対し、第８図のシステムでは、
処理要素ＢをＢ１〜Ｂ３の３つの処理要素９１１
〜９１３によつて分散処理を行なうことができる
ため、高速なパイプライン処理を行なうことがで
きる。 ［発明の効果］ 以上のように、この発明によれば、単にデータ
のバツフア機能のみならずデータの分岐機能ある
いは合流機能を併わせ持つので、このようなデー
タ伝送装置を用いてネツトワークを構成した場
合、極めて自由度の高いネツトワークを実現する
ことができる。そして、このようなデータ伝送装
置を用いて負荷分散ネツトワークを構成した場
合、各処理要素が個別に有するべきデータバツフ
アをデータ伝送装置上に統合することができるた
め、システム全体としてのバツフアサイズを低減
することができる。 また、この発明によれば、伝送路として非同期
自走式シフトレジスタを用いているので、RAM
のようなメモリを用いてバツフアを行なう場合に
比べて、素子遅延だけの伝搬遅延でデータを高速
に伝送することができる。また、このような非同
期自走式シフトレジスタは、通常のFIFOメモリ
に対するプツシユ動作、ポツプ動作と同様の簡単
な方法でデータの転送制御を行なうことができ
る。さらに、このような非同期自走式シフトレジ
スタを用いると、分岐機能を備えたデータ伝送装
置と合流機能を備えたデータ伝送装置を接続する
場合に単に互いの入出力端子同士を接続するだけ
でよく、間にインターフエイスを設ける必要がな
い。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す概略ブロツ
ク図であり、データの分岐機能を備えたデータ伝
送装置の一例を示している。第２図は第１図に示
す入力データ伝送路１０１、出力データ伝送路１
０２、分岐データ伝送路１０３に用いられる非同
期自走式シフトレジスタの一例を示す概略ブロツ
ク図である。第３図は第２図に示す非同期自走式
シフトレジスタの１段を表わした回路図である。
第４図は第１図に示す実施例の具体的な回路構成
の一例を示す図である。第５図はこの発明の他の
実施例を示す概略ブロツク図であり、データの合
流機能を備えたデータ伝送装置の具体的な一例を
示している。第６図は第５図に示す実施例の具体
的な回路構成の一例を示す図である。第７図は第
１図および第５図に示した実施例を用いて構成さ
れるネツトワークの一例を示す図である。第８図
は第１図および第５図に示す実施例を用いて構成
されるネツトワークの他の例を示す図である。第
９図および第１０図は従来の非同期システムの構
成を示す図である。 図において、１０１および１１１は入力データ
伝送路、１０２および１１２は出力データ伝送
路、１０３は分岐データ伝送路、１０４は分岐制
御部、１０５および１１４は空きバツフア監視
部、１０６は入力データ到着監視部、１１３は合
流データ伝送路、１１５は合流制御部、１１６は
合流データ到着監視部を示す。

Claims (1)

1. 【特許請求の範囲】 １ 非同期システム間のデータ伝送を行なうデー
   タ伝送装置であつて、 入力データ伝送路と、 出力データ伝送路と、 分岐データ伝送路と、 前記分岐データ伝送路の空き状態を監視するた
   めの空きバツフア監視手段と、 通常は前記入力データ伝送路上のデータを前記
   出力データ伝送路に与え、前記空きバツフア監視
   手段が前記分岐データ伝送路に空きバツフアの存
   在することを検出したことに応答して、入力デー
   タ伝送路上のデータを分岐データ伝送路に与える
   ように制御を行なう分岐制御手段とを備え、 前記入力データ伝送路，出力データ伝送路およ
   び分岐データ伝送路は、データのプツシユインと
   ポツプアウトとを独立的かつ同時的に行なうこと
   ができ、さらにプツシユインされたデータが次段
   のレジスタが空いていることを条件としてシフト
   クロツクを用いずに自動的に出力方向へシフトさ
   れていくような非同期自走式シフトレジスタを用
   いて構成されている、データ伝送装置。 ２ 非同期システム間のデータ伝送を行なうデー
   タ伝送装置であつて、 入力データ伝送路と、 出力データ伝送路と、 合流データ伝送路と、 前記入力データ伝送路および出力データ伝送路
   の空き状態を監視するための空きバツフア監視手
   段と、 通常は前記入力データ伝送路上のデータを前記
   出力データ伝送路に与え、前記空きバツフア監視
   手段が前記入力データ伝送路および出力データ伝
   送路の両方に空きバツフアの存在することを検出
   したことに応答して、前記合流データ伝送路上の
   データを出力データ伝送路に与え、この間入力デ
   ータ伝送路に到着したデータは持たせるように制
   御を行なう合流制御手段とを備え、 前記入力データ伝送路、出力データ伝送路およ
   び合流データ伝送路は、データのプツシユインと
   ポツプアウトとを独立的かつ同時的に行なうこと
   ができ、さらにプツシユインされたデータが次段
   のレジスタが空いていることを条件としてシフト
   クロツクを用いずに自動的に出力方向へシフトさ
   れていくような非同期自走式シフトレジスタを用
   いて構成されている、データ伝送装置。