JPS61190627A - デ−タ伝送装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、データ伝送装置に関し、特にたとえば複数
の非同期システム間のデータ伝送を可能にするネットワ
ークの構成要素として用いられるデータ伝送装置に関す
る。

［従来の技術］ 従来、非同期システム間のデータ伝送を行なう方法とし
ては、ＦＩＦＯ（７フーストイン・ファーストアウト）
メモリをシステム園のバッファとして用いる方法が一般
的であった（インタフェイス　１９８４年８月号　ｐｐ
２６８〜２７０）。たとえば、第９図に示すように、非
同期に動作するＡシステム７１の出力と８システム７２
０人力との間にＦＩＦＯメモリ７３を接続し、Ａシステ
ム７１の出力をバッファする構成がとられる。

また、複数の非同期システム８１〜８４を接続する場合
には、第１０図に示すように、各非同期システム閤をＦ
ｒＦＯメモリ８５〜８７で接続する。

し発明が解決しようとする問題点］ ところで、上述のような従来のＦＩＦＯメモリは、申に
データのパンフッ１Ｎ能を有するだ【プである。そのた
め、このようなＦＩＦＯメモリを非同期システム間のデ
ータ伝送に用いると、　第９圀あるいは第１０図に示す
ように各非同期システムを直列的にしか接続することが
できなかった。そのため、１−ｒＦｏメモリによって接
続された全体システムは第１ｏ図に示すような単純なカ
スケード接続によるバイブライン処理機構を構築するに
すぎず、その自由度が極めて低いという問題点があった
。

この発明は、上記のような問題点を解決するためになさ
れたもので、非同期システム間を接続して全体システム
を構築する際に大きな自由度を与えることができるよう
なデータ伝送装置を提供することを目的とする。

ｃ問題点を解決するための手段］ この発明は、非同期式自走式式シフトレジスタを用いて
入力データ伝送路と出力データ伝送路と分岐データ伝送
路とを構成する。そして、分岐データ伝送路の空き状態
を監視しておき、通常は入力データ伝送路上のデータを
出力データ伝送路に与え、一方１分岐データ伝送路に空
きバッフ？が存在するときは入力データ伝送路上のデー
タを分岐データ伝送路に伝送するようにしたものである
。

また、第２の発明では、非同期自走式シフトレジスタを
用いて入力データ伝送路と出力データ伝送路と合流デー
タ伝送路とを構成し、入力データ伝送路および出力デー
タ伝送路の空き状態を監視しておき、通常は入力データ
伝送路上のデータを出力データ伝送路に与え、一方、入
力データ伝送路および出力データ伝送路の両方に空きバ
ッファが存在するときは合流データ伝送路上のデータを
出力データ伝送路に与え、この間入力データ伝送路に到
着したデータは持たせるようにしたものである。

［作用］ この発明では、従来のＦＩＦＯメモリが有するデータの
バッファ機能以外にデータの分岐あるいは合流機能を有
する。そのため、非同期システムを直列的のみならず並
列的にも接続することができる。

［実施例］ 第１図はこの発明の一実施例を示すブロック図であるが
、この第１図はデータの合流機能を有するデータ伝送装
置の実施例を示している。図において、入力データ伝送
路１０１にはデータが入力される。この入力データ伝送
路の出力は分岐制御部１０４に与えられる。分岐制御８
８１０４の出力は出力データ伝送路１０２あるいは分岐
データ伝送路１０３に与えられる。入力データ伝送路１
０１には入力データ到ＭＥ視部１０６が接続される。

この入力データｆｌＪ　１１　Ｈ肩部１０６の出力は分
岐制御部１０４に与えられる。分岐データ伝送路１゜３
には空きバッファ監視部１０５が接続される。

この空きバッファ監視部１０５の出力は分岐制御部１０
４に与えられる。なお、入力データ伝送路１ｏ１．出力
データ伝送路１０２および分岐データ伝送路１０３は、
非同期自走式シフトレジスタ（詳細は侵述する）を用い
て構成され、データのバッファ機能を有している。

次に、第１図の装ばの動作を簡単に説明すると、空きバ
ッファ監視部１０５が分岐データ伝送路１０３に空きバ
ッファが存在するか否かを常時監視しており、空きバッ
ファがある場合にはその旨を分岐制御部１０４に伝える
。分岐−Ｗ部１０４は通常は入力データ伝送路１０１に
入力されたデータを出力データ伝送路１０２に与えるが
、分岐データ伝送路１０３に空きバッファの存在するこ
とを空きバッファ監視部１０５が検出すると、入力デー
タ伝送路１０１上のデータを分岐デー・９伝送路１０３
に与えるように制御する。

第２図は第１図に示す入力データ伝送路１０１゜出力デ
ータ伝送路１０２および分岐データ伝送路１０３に用い
られる非同期自走式シフトレジスタの一例を示す概略ブ
ロック図である。ここで、非同期自走式のシフレジスタ
とは、データのプッシュインとポツプアウトを独立的か
つ同時的に行なうことができ、ざらにプッシュインされ
たデータが次段のレジスタが空いていることを条件とし
てシフ１−クロックを用いずに自助的に出力方向ヘシフ
トされていくようなシフトレジスタをりう。このような
非同期自Ｉト式シフトレジスタは、データのバッファｔ
ｌ！能を有し、非同期システム間の接続に用いることが
できるものである。以下に、第２図に示す非同期自走式
シフ１−レジスタの構成および動作について説明する。

シフトレジスタの各段は、並列データバッフンと、この
並列データバッファの開閉を癖」卯するＣ索子（Ｃｏｉ
ｎｃｉｄｅｎｃｅ　　Ｅｌｅｆｆｉｅｌｌｔ）と呼ばれ
る１ＩｉｌＪ　Ｉｊｆ１回路から構成されている。Ｃ素
子は２人力Ｘ、Ｙに対してＣ，Ｃ（ＣはＣの反転信号）
を出力するが、以下に示す論理値表に従って動作する。

なお、下記の論理値表において、ｒｌＪ、　　「Ｏｌと
は、それぞれ、信号値のハイレベル、ローレベルを示す
ものとする。

Ｃ素子のＣ出力が１のとき、このＣ素子に対応する並列
データバッファのゲートが開き、前段のデータを伝搬し
、有効なデータを保持しているものとする。逆に、Ｃｍ
子のＣ出力がＯのとき、このＣ素子に対応する並列デー
タバッファのゲートは開かず、前段のデータを伝搬せず
、有効なデータを保持していないものとする。すなわち
、Ｃ出力が１であるＣ素子に対応している並列データバ
ッフ？のみ有効なデータを保持しており、Ｃ出力が０の
Ｃ１子に対応する並列データバラノアはたとえデータを
保持していてもそれはＮ意味なデータである。第２図の
回路では、Ｃ索子のＣ出力は次段のＣ素子のＸ入力とな
り、Ｃ出力は前段のＣ素子のＹ入力となるように接続さ
れている。

今、初期状態において、全０票子３０１〜３゜５のＣ出
力をＯとし、Ｃ出力を１とする。このとき、左側の入力
端からＣＩＡ子３０１のＸ入力に１を入力すると同時に
並列データバッフ？３１１の入力端にデータを与えると
、最初のＣ素子３０１は２人力とも１となるので、Ｃ出
力が１に反転し、並列データバッフ？３１１の入力端に
与えられたデータを伝搬する。同様に、２段目以降のＣ
Ｘ子も前段のＣ素子の出力１を受１プてＣ出力を１に反
転さぜ、Ｃ出力を０に反転させると同時に、並列データ
バッファのゲートを開いて前段の保持しているデータを
伝搬する。次に、左側の入力端からＣ素子３０１のＸ入
力にＯを入力すると、各Ｃ素子３０１〜３０５のＹ入力
はＯになっているので、左端から順にＣ素子のＣ出力が
０になり、Ｃ出力は１になる。

上述のごとく、シフトレジスタ左端のＣ素子３０１のＸ
入力にパルス信号を与え、このパルス信号が１の間、左
端の並列データバッファ３１１にデータを入力すると、
シフトレジスタにデータがプッシュインされる。Ｃ素子
３０１のＸ入力に入力された信号レベル１は、入力され
たデータとともに左から右に（第２図において）伝搬し
ていく。

また、Ｃ素子３０１のＸ入力に入力された信号レベルを
１からＯに変化させると、信号レベルＯが左から右に伝
搬していく。しかし、右端のＣ素子３０５のＹ入力がＯ
のとき、このＣ素子３０５のＣ出力の初期値が０であれ
ば、前段のＣ出力が１になったことによってＸ入力が１
に変化しても、Ｃ出力は０のままである。このとき、前
段のＣ素子３０４のＹ入力は１であるので、さらに前段
のＣ素子３０３からＣ出力０が伝搬されてきても、Ｃ素
子３０４の出力は１のままであり変化しない。

したがって、Ｃ素子のＣ出力信号レベルのＯが１を追い
越したり、１を消滅させたりすることはない。このよう
に、右端のＣｌ子３　Ｑ　５のＹ入力を０に保持したま
ま、左端からプッシュイン動作を行なうことにより、右
端のＣ素子３０５のＣ出力から左に向かって、０．１．
０，１．・・・となる。

また、このとき右端のＣ素子３０５のＹ入力を１に変化
させると、右端のＣ素子３０５の２人力が１となるため
に、右端のＣ素子３０５のＣ出力が１に変化し、右端か
ら順番にＣ素子のＣ出力は、１．０．１．０．１．・・
・となり、並列データバッファ３１５の出力端子には、
左端からプッシュインされた第１開目のデータが出力さ
れる。このようにして、右端のＣ素子３０５のＹ入力に
パルス信号を与えることにより、左端の並列データバッ
ファ３１１からプッシュインされたデータをポツプアウ
トすることができる。

なお、上記説明ではＩ！Ｉ！単のためにプッシュイン動
作とポツプアウト１１１作に分けて動作説明を行なった
が、実際にはプッシュイン動作とボップアｆウド動作を
同時に行なうことができるので、この非同期自走式のシ
フトレジスタは非同期ＦＩＦＯメモリと同様のデータバ
ッファ機能を有し、プッシュインは左端のＣ素子３０１
のＸ入力、ポツプアウトは右端のＣ素子３０５のＹ入力
にパルス信号を与えることによって可能となる。

なお、参考のために、第３図に、非同期自走式シフトレ
ジスタの１段分のＣＭＯＳトランジスタ回路の一例を示
しておく。図示のごとく、並列データバッファはＮチャ
ネルＭＯＳトランジスタ４０５〜４０７と、インバータ
４０８〜４１３を含んで構成される。また、Ｃ素子はＰ
チャネルＭＯＳトランジスタ４０１＃よび４０２と、Ｎ
チャネルＭＯＳトランジスタ４０３および４０４と、イ
ンバータ４１４とを含んで構成される。

第４図は第１図に示すデータ伝送装置の具体的な回路構
成の一例を示す図である。図において、入力データ伝送
路１０１は並列データバッファ５４０〜５４３と、Ｃ素
子５２０〜５２３と！含む非同期自走式シフトレジスタ
によって構成される。

出力データ伝送路１０２は並列データバッファ５４４〜
５４６と、Ｃ素子５２４〜５２６とを含む非同期自走式
シフトレジスタによって構成される。

分岐データ伝送路１０３は並列データバッファ５４７〜
５４９と、Ｃ素子５２７〜５２９とを含む非同期自動式
シフトレジスタによって構成される。

分岐制御部１０４は、マルチプレクサ５０５と、セレク
タ５０６と、ＳＲフリップフロップ５１１と、２人力Ａ
ＮＤゲート５１３と、インバータ５１４とを含んで構成
される。入力データ到着監視部１０６は、Ｄ型フリップ
７０ツブ５１０と、３人カアンドゲート５１２とを含ん
で構成されるよなお、この実施例では、データは複数の
ワードからなるパケットの形態をとっており、かつ各ワ
ードはデータ部とは別にＢＯＰ、ＥＯＰの２ピツトのタ
グピッドを持ち、先頭ワードのＢＯＰが１゜末尾ワード
のＥＯＰが１であり、その他の場合にはＢＯＰ、ＥＯＰ
ともにＯであるものとする。

次に、第４図に示すデータ伝送装置の動作を説明する。

まず、２ワードによって構成されたバケットが、入力デ
ータ伝送路１０１上を左から右へ伝搬されくると、先頭
ワードに対応するＣ出力レベル１がノードＡｋ：達する
と並列データバッファ５４０のゲートがオン状態となり
前段の並列データバッファ（図示せず）が保持していた
データが伝搬されてパケットの先頭ワードであることを
示すＢＯＰビットに相当するノードＢの信号レベルが１
となる。このとき、分岐データ伝送路１０３のＣ出力が
オーブンドレイン接続によりワイヤードＯＲがとられて
おり、この信号Ｅの論理値がＤ型フリップフロップ５１
０によってノードＢの信号の立上がりエツジでラッチさ
れる。すなわち、パケットの先頭が並列データバッファ
５４０まで到達した時点で分岐の可否が決定され、分岐
が可能な場合には３人力ＡＮＤゲート５１２の入力信号
のうちノードＦの論理値を１にし、分岐データ伝送路１
０３のワイヤードＯＲされたＣ出力のうち１つでも１が
あればノードＦを０にする。次に、先頭ワードが並列デ
ータバッファ５４１に到達すると、ノードＧの論理値が
１となり、さらにＣ素子５２２のＣ出力が０から１に反
転することによってノードＨの論理値が１となる。した
がつＣ１分岐データ伝送路１０３に１パケツトを受入れ
可能な空き並列データバッファがあり７／−ドＦが１で
ある場合には、３人力ＡＮＤゲー１−５１２の出力は０
から１に反転する。逆に、ノードＦが０である場合には
、３人力Ａ　Ｎ　Ｄゲート５１２の出力は０のままであ
る。３人力ＡＮＤゲート５１２の出力が０から１に反転
した場合のみ、ＳＲフリップ７０ツブ５１１はリセット
されてＣ出力を０にし、０出力を１にする。このとき、
Ｃ素子５２３のＣ出力に対するマルチプレクサ５０５を
構成するＮチャネルＭＯＳトランジスタのうちＭＯｌと
ＭＯ４（７）ゲートにＣ出力を与え、ＭＯ２とＭＯ３の
ゲートには０出力を与え、また（ｌ子５２３のＹ入力に
対するセレクタ５０６を構成するＮチャネルＭＯ８）−
ランジスタのうちＭＯＳのゲートにはＣ出力を与え、Ｍ
Ｏ６のゲートにはＣ出力を与えることにより、入力デー
タ伝送路１０１と分岐データ伝送路１０３の伝送制ＳＳ
のＩとＩＭ、９、ｌとＮを導通させ、一方、入力データ
伝送路１０１と出力データ伝送路１０２の伝送制御線の
■とＫ。

ＪどＬを非導通状態にする。すなわち、入力データ伝送
路１０１を伝搬中のパケットがＣ素子５２３まで到達し
たとぎに、分岐データ伝送路１０３に伝搬させ、出力デ
ータ伝送路１０２には伝わらないように制御する。反対
に、分岐データ伝送路１０３にデータが残っているため
に、ノードＥが論理レベル０のときに、パケットの先頭
がノードＢに到達したにもかかわらずＳＲフリップフロ
ップ５１１がリセットされなかった場合には、パケット
は出力データ伝送路１０２に伝搬される。パケットが分
岐データ伝送路１０３に伝搬された場合、パケットの末
尾ワードが分岐データ伝送路１０３に到達して、並列デ
ータバッファ５４７のＥＯＰビットに相当するノードＰ
の出力が１となり、かつ入力データ伝送路１０１の赴終
段のＣ索子５２３のＣ出力がＯとなったとき、２人力Ａ
ＮＤグー　）−５１３の２人力が１となり、ＳＲフリッ
プフロップ５１３にクロックを入力し、Ｃ出力を０から
１に、０を１から０に反転させて、入力データ伝送路１
０１中の次のパケットが、出力データ伝送路１０２に伝
搬されるように制御する。

上記のように回路を構成し、制御を行なうことにより、
分岐データ伝送路１０３の先頭に１パケツトを受入れる
ことが可能なバッファが存在するときのみに、入力デー
タ伝送路１０１中のパケットを分岐データ伝送路１０３
に伝搬させることができる。

第５図はこの発明の他の実施例を示す概略ブロック図で
あるが、この第５図はデータの合流機能を有するデータ
伝送装置の実施例を示している。

図において、入力データ伝送路１１１および合流データ
伝送路１１３には別系統からデータが入力される。入力
データ伝送路１１および合流データ伝送路１１３の出力
は合流制御１１部１１５に与えられる。合流制御部１１
５は入力データ伝送路１１１および合流データ伝送路１
１３からのデータのいずれかを選択して出力データ伝送
路１１２に与える。入力データ伝送路１１１および出力
データ伝送路１１２には空きバッファ監視部１１４が接
続される。この空きバッファ監視部１１４は入力データ
伝送路１１１および出力データ伝送路１１２の空き状態
を常時監視しており、両方の伝送路に空きバッファがあ
るときその旨を合流Ｉｌｌ　８１１部１１５に伝える。

また、合流データ伝送路１１３には合流データ到着監視
部１１６が接続される。この合流データ到着監視部１１
６は合流データ伝送路１１３にデータが到着したか否か
を監視し、データが到着したときはその旨を合流制御部
１１５に伝える。なお、入力データ伝送路１１１．出力
データ伝送路１１２および合流データ伝送路１１３は前
述のような非同期自走式のシフトレジスタを用いて構成
されている。

次に、第５図に示す実施例の動作を簡単に説明する。合
流制御部１１５は通常は入力データ伝送路１１１から出
力されるデータを出力データ伝送路１１２に与える。し
かし、空きバッファ監視部１１４が入力データ伝送路１
１１および出力データ伝送路１１２の両方に空きバッフ
ァのあることを検出すると、合流制御部１１５は合流デ
ータ伝送路１１３上のデータを出力データ伝送路１１２
に与える。このように、入力データ伝送路１１１および
出力データ伝送路１１２の両方に空きバッフ？があるこ
とを検出するのは、入力データ伝送路１１１上のデータ
の伝搬を妨げないようにするためと、出力データ伝送路
１１２において合流データを格納するためのバッファを
確保するためである。

第６図は第５図に示す実施例の具体的な回路構成の一例
を示す図である。図において、入力データ伝送路１１１
は並列データバッファ６４０〜６４２と、Ｃ素子６２０
〜６２２とを含む非同期自走式シフトレジスタによって
構成される。出力データ伝送路１１２は並列データバッ
ファ６４３〜６４５と、Ｃ素子６２３〜６２５とを含む
非同期自走式シフトレジスタによって構成される。合流
データ伝送路１１３は並列データバッファ６４６〜６４
８と、Ｃ素子６２６〜６２８とを含む非同期自走式シフ
トレジスタによって構成される。合流制御部１１５はセ
レクタ６０４および６０６と、マルチプレクサ６０５と
、ＳＲフリップ７０ツブ６１１〜６１３と、２人力ＮＯ
Ｒゲート６１５と、２人力ＡＮＤゲート６１６と、２人
力ＮＡＮＤゲートとによって構成される。合流データ到
着監視部１１６は２人力ＯＲゲート６１４によって構成
される。

次に、第６図に示す実施例の動作を説明する。

まｆ、合流１１ｊｊ御を行なう３つのＳＲフリップフロ
ップ６１１〜６１３がすべてセット状態のとき、出力デ
ータ伝送路１１２の入口のＣ素子６２３のＸ入力に対す
るセレクタ６０４．Ｃ出力に対するマルチプレクサ６０
５を構成するＮチャネルＭＯＳトランジスタのゲートお
よび並列データバッファ６４３の入力に対するセレクタ
６０６を構成するＮチャネルＭＯ８）−ランジスタのゲ
ートを制御して入力データ伝送路１１１が出力データ伝
送路１１２とつながった状態となる。オーブンドレイン
のＮチャネルＭＯ３Ｉ−ランジスタで構成した空きバッ
ファ監視部１１４の出力は１であり、このとき合流デー
タ伝送路１１３の出口にデータが到着していれば、２人
力ＯＲゲート６１４の出力が１となるので、２人力ＡＮ
Ｄゲート６１６の出力が１となり、３つのＳＲフリップ
フロップ６１１〜６１３をすべてリセットする。これに
より、入力データ伝送路１１１と出力データ伝送路１１
２は遮断された状態となり、合流データ伝送路１１３と
出力データ伝送路１１２とが接続された状態となって、
パケット形式のデータが合流し始める。

パケットの末尾ワードが、合流データ伝送路１１３の最
終段の並列データバッファ６４８に到着すると、ＥＯＰ
ビットが立つのでノードＷが０から１に反転して、第１
のＳＲフリップフロップ６１１のＱ出力がセットされ、
末尾ワードが本線に合流したことを記憶する。第１のフ
リップ７０ツブ６１１のＱ出力が１のときに、Ｃ素子６
２８のＣ出力が１から０に変化すると、２人力ＮＯＲゲ
ート６１５の出力が０から１に変化する。そのため、第
２のＳＲフリップフロップ６１２のＱ出力がＯから１に
反転して、パケットの末尾ワードが合流データ伝送路１
１３から送出完了したことを記憶する。それと同時に、
合流データ伝送路１１３の最終段のＣ素子６２８のＹ入
力を選択するＮチャネルＭＯ８ｈランジスタＭＯ７のゲ
ートにはＱ出力１を与え、Ｍ　Ｑ８のゲートには０出力
Ｏを与えることにより、Ｙ入力にＯを与え、仮に次のパ
ケットが連続的に到着しても、これが合流することを防
止する。そして、第２のＳＲフリップフＯツブ６１２の
Ｑ出力が１のときに、出力データ伝送路１１２の第１段
目のＣＩ子６２３のＣ出力が１から０に変化することに
よって、第３のＳＲフリップフロップ６１３のＱ出力を
０から１に反転させて４再び入力データ伝送路１１１と
出力データ伝送Ｎ１１２をつなぐ。

上記のように、合流のためのバッファが確保されている
ときにのみ、合流データ伝ｙＡＮ１１３のパケットか出
力データ伝送路１１２に合流できるように構成したこと
により、合流機構を実現することが可能となった。

第１図あるいは第４図に示すデータ伝送装置と、第５図
あるいは第６図に示すデータ伝送＠胃をネットワークの
構成要素として用いることにより、負荷分散システムの
構築が可能である。負荷分散ネットワークの一構成例を
第７図に示す。

第７図において、外部系からインタフェイス２００を介
して流入するパケットは、ネットワーク要素２０３〜２
０６の間を巡回しながら処理要素２０７〜２０９のうち
で受取り可能な処ｉｌ要素に到達し、すなわち処理要素
２０７〜２０９圓で負荷分散処理された後、ネットワー
ク要素２０１および２０２によって処理結果が収集され
てインタフェイス２００を介して再び外部系へ送出され
る。

また、上述のような負荷分散システムを、バイブライン
処理の処理ネックとなっているバイブライン段に施すこ
とによりこのバイブライン段の処理能力を向上させて、
均整のとれた高速のバイブライン処理が可能となる。そ
の−例を第８図に示す。この第８図のシステムでは、処
理要素Ａから出力されたデータはネットワーク要素９３
３〜９３６の闇を巡回しながら、処理要素９１１〜９１
３のうちで受取り可能な処理要素に到達し、すなわちこ
れら処理要素９１１〜９１３で負荷分散処理された後、
ネットワーク要素９３１および９３２によって処理結果
が収集された後処理要素Ｃへ伝送される。従来は、Ａ、
Ｂ、Ｃの３つの処理要素によってバイブライン処理が行
なわれる場合、もし処理要素Ｂのスルートップが他の処
理要素よりも小さい場合は、処理要素Ｂの能力にシステ
ム全体のスルートップが＊　ＩＩされてしまうこととな
っていた。これに対し、第８図のシステムでは、処理要
素Ｂを８１〜Ｂ３の３つの処理要素９１１〜９１３によ
って分散処理を行なうことができるため、高速なバイブ
ライン処理を行なうことができる。

し発明の効果］ 以上のように、この発明によれば、単にデータのバッフ
ァ機能のみならずデータの分流機能あるいは合流様能を
併わせ持っので、このようなデータ伝送装置を用いてネ
ットワークを構成した場合、極めて自由度の高いネット
ワークを実現することができる。そして、このようなデ
ータ伝送装置を用いて負荷分散ネットワークを構成した
場合、各処理要素が個別に有するべきデータバッファを
データ伝送装置上に統合することができるため、システ
ム全体としてのバッフアサイスを低減することができる
。

また、この発明によれば、伝送路どして非同期自走式シ
フトレジスタを用いているので、ＲＡＭのようなメモリ
を用いてバッファを行なう場合に比べて、素子遅延だけ
の伝搬遅延でデータを高速に伝送することができる。ま
た、このような非同期自走式シフ１〜レジスタは、通常
のＦｆＦ○メモリに対するブツシュ勤乍、ポツプ動作と
同様の簡単な方法でデータの転送制御を行なうことがで
きる。さらに、このような非同期自走式シフトレジスタ
を用いると、分岐機能を備えたデータ伝送装置と合流機
能を備えたデータ伝送装置をｉ続する場合に単に互いの
入出力端子同士を接続するだけでよく、間にインターフ
ェイスを設ける必要がない。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す概略ブロック図であ
り、データの分岐機能を備えたデータ伝送装置の一例を
示している。第２図は第１図に示す入力データ伝送路１
０１．出力データ伝送路１０２、分岐データ伝送路１０
３に用いられる非同期自走式シフトレジスタの一例を示
す概略ブロック図である。第３図は第２図に示す非同期
自走式シフトレジスタの１段を表わした回路図である。 第４図は第１図に示す実施例の具体的な回路構成の一例
を示す図である。第５図はこの発明の他の実施例を示す
概略ブロック図であり、データの合構成の一例を示す図
である。第７図は第１図および第５図に示した実施例を
用いて構成されるネットワークの一例を示す図である。 第８図は第１図および第５図に示す実施例を用いて構成
されるネッワークの他の例を示す図である。第９図およ
び第１０図は従来の非同期システムの構成を示す図であ
る。 図において、１０１および１１１は入力データ伝送路、
１０２および１１２は出力データ伝送路、１０３は分岐
データ伝送路、１０４は分岐ｔＩＩｊＩＩｌＩ部、１０
５および１１４は空きバッファ監視部、１０６は入力デ
ータ到着監視部、１１３は合流データ伝送路、１１５は
合流制御部、１１６は合流データ到着監視部を示す。 代　　理　　人　　　　　大　　岩　　増　　雄第５図 第３図

Claims (2)

【特許請求の範囲】
1. （１）非同期システム間のデータ伝送を行なうデータ伝
   送装置であつて、 入力データ伝送路と、 出力データ伝送路と、 分岐データ伝送路と、 前記分岐データ伝送路の空き状態を監視するための空き
   バッファ監視手段と、 通常は前記入力データ伝送路上のデータを前記出力デー
   タ伝送路に与え、前記空きバッファ監視手段が前記分岐
   データ伝送路に空きバッファの存在することを検出した
   ことに応答して、入力データ伝送路上のデータを分岐デ
   ータ伝送路に与えるように制御を行なう分岐制御手段と
   を備え、前記入力データ伝送路、出力データ伝送路およ
   び分岐データ伝送路は、データのプッシュインとポップ
   アウトとを独立的かつ同時的に行なうことができ、さら
   にプッシュインされたデータが次段のレジスタが空いて
   いることを条件としてシフトクロックを用いずに自動的
   に出力方向へシフトされていくような非同期自走式シフ
   トレジスタを用いて構成されている、データ伝送装置。
2. （２）非同期システム間のデータ伝送を行なうデータ伝
   送装置であつて、 入力データ伝送路と、 出力データ伝送路と、 合流データ伝送路と、 前記入力データ伝送路および出力データ伝送路の空き状
   態を監視するための空きバッファ監視手段と、 通常は前記入力データ伝送路上のデータを前記出力デー
   タ伝送路に与え、前記空きバッファ監視手段が前記入力
   データ伝送路および出力データ伝送路の両方に空きバッ
   ファの存在することを検出したことに応答して、前記合
   流データ伝送路上のデータを出力データ伝送路に与え、
   この間入力データ伝送路に到着したデータは待たせるよ
   うに制御を行なう合流制御手段とを備え、 前記入力データ伝送路、出力データ伝送路および合流デ
   ータ伝送路は、データのプッシュインとポップアウトと
   を独立的かつ同時的に行なうことができ、さらにプッシ
   ュインされたデータが次段のレジスタが空いていること
   を条件としてシフトクロックを用いずに自動的に出力方
   向へシフトされていくような非同期自走式シフトレジス
   タを用いて構成されている、データ伝送装置。