JPH0424737B2 - - Google Patents
Info
- Publication number
- JPH0424737B2 JPH0424737B2 JP14859585A JP14859585A JPH0424737B2 JP H0424737 B2 JPH0424737 B2 JP H0424737B2 JP 14859585 A JP14859585 A JP 14859585A JP 14859585 A JP14859585 A JP 14859585A JP H0424737 B2 JPH0424737 B2 JP H0424737B2
- Authority
- JP
- Japan
- Prior art keywords
- data transmission
- main line
- line
- stages
- merged
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000005540 biological transmission Effects 0.000 claims description 16
- 239000000872 buffer Substances 0.000 claims description 6
- 238000012544 monitoring process Methods 0.000 claims 3
- 238000013500 data storage Methods 0.000 claims 2
- 238000001514 detection method Methods 0.000 claims 1
- 230000006870 function Effects 0.000 description 2
- 230000001902 propagating effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Landscapes
- Multi Processors (AREA)
- Bus Control (AREA)
- Communication Control (AREA)
Description
〔産業上の利用分野〕
この発明は、主として非同期で動作するシステ
ム間でデータ伝送を行なうデータ伝送装置に関
し、特にその合流部の構成に関するものである。 〔従来の技術〕 従来、非同期システム間でデータ伝送を行なう
方法としては、FIFO（フアーストイン・フアース
トアウト）メモリをシステム間のバツフアとして
用いる方法が一般的であつた。ところがこの
FIFOメモリは単にデータのバツフア機能を有す
るだけであるので、このようなFIFOメモリを非
同期システム間のデータ伝送に用いるようにする
と複数の非同期システムを直列的にしか接続する
ことができず、そのためFIFOメモリに接続され
た全体システムは単純なカスケード接続によるパ
イプライン処理機構を構築するにすぎず、その自
由度が極めて低いという問題があつた。 これに対し、本件出願人は非同期システム間を
接続して全体システムを構築する際に、大きな自
由度を与えることのできるデータ伝送装置を開発
し出願している（特願昭60−33035号、特願昭60
−33036号参照）。以下、このデータ伝送装置につ
いて説明する。 第３図は上記データ伝送装置のシステムを示す
図であり、図において、５はデータ伝送路、２ａ
〜２ｃは分岐部、３ａ〜３ｃは合流部、１ａ〜１
ｃは処理要素、４はインタフエースである。 このような装置において、外部系からインタフ
エース４を介して流入するパケツトデータはネツ
トワーク要素３ａ及び２ａ〜２ｃの間を巡回しな
がら処理要素１ａ〜１ｃのいずれかに到達し、該
処理要素１ａ〜１ｃで分散処理された後、ネツト
ワーク要素３ｂ及び３ｃによつて処理結果が収集
され、インタフエース４を介して再び外部系へ送
出される。 ここで、第４図に上記データ伝送路に用いられ
る非同期自走式シフトレジスタの一例を示す。こ
の非同期自走式シフトレジスタとは、入力された
データが次段のレジスタの空いていることを条件
としてシフトクロツクを用いずに自動的に出力方
向へシフトされていくようなレジスタをいい、デ
ータのバツフア機能を有するものである。そして
この非同期自走式シフトレジスタの各段は、並列
データラツチＬとこの並列データラツチに立上り
エツジトリガを与える転送制御回路Ｃ（以下、Ｃ
素子と称す）とから構成されている。また上記Ｃ
素子は例えば第５図に示すように、３入力
NAND回路Ｃ１１及び２入力NAND回路Ｃ１
２，Ｃ１３により構成されている。なお図では初
期化のためのINIT信号は省略している。 ここで、上記Ｃ素子は、P0，P3の２つの入力
を受け、P1，P2に２つの出力を出すものであり、
Ｃ素子の内部状態はこの４つの信号の状態によつ
て決定され、下記の表１に示すように、S0〜S8の
９状態をとる。なお、以下の説明では、論理値の
「０」、「１」は、それぞれ信号値のローレベル、
ハイレベルに相当する。
ム間でデータ伝送を行なうデータ伝送装置に関
し、特にその合流部の構成に関するものである。 〔従来の技術〕 従来、非同期システム間でデータ伝送を行なう
方法としては、FIFO（フアーストイン・フアース
トアウト）メモリをシステム間のバツフアとして
用いる方法が一般的であつた。ところがこの
FIFOメモリは単にデータのバツフア機能を有す
るだけであるので、このようなFIFOメモリを非
同期システム間のデータ伝送に用いるようにする
と複数の非同期システムを直列的にしか接続する
ことができず、そのためFIFOメモリに接続され
た全体システムは単純なカスケード接続によるパ
イプライン処理機構を構築するにすぎず、その自
由度が極めて低いという問題があつた。 これに対し、本件出願人は非同期システム間を
接続して全体システムを構築する際に、大きな自
由度を与えることのできるデータ伝送装置を開発
し出願している（特願昭60−33035号、特願昭60
−33036号参照）。以下、このデータ伝送装置につ
いて説明する。 第３図は上記データ伝送装置のシステムを示す
図であり、図において、５はデータ伝送路、２ａ
〜２ｃは分岐部、３ａ〜３ｃは合流部、１ａ〜１
ｃは処理要素、４はインタフエースである。 このような装置において、外部系からインタフ
エース４を介して流入するパケツトデータはネツ
トワーク要素３ａ及び２ａ〜２ｃの間を巡回しな
がら処理要素１ａ〜１ｃのいずれかに到達し、該
処理要素１ａ〜１ｃで分散処理された後、ネツト
ワーク要素３ｂ及び３ｃによつて処理結果が収集
され、インタフエース４を介して再び外部系へ送
出される。 ここで、第４図に上記データ伝送路に用いられ
る非同期自走式シフトレジスタの一例を示す。こ
の非同期自走式シフトレジスタとは、入力された
データが次段のレジスタの空いていることを条件
としてシフトクロツクを用いずに自動的に出力方
向へシフトされていくようなレジスタをいい、デ
ータのバツフア機能を有するものである。そして
この非同期自走式シフトレジスタの各段は、並列
データラツチＬとこの並列データラツチに立上り
エツジトリガを与える転送制御回路Ｃ（以下、Ｃ
素子と称す）とから構成されている。また上記Ｃ
素子は例えば第５図に示すように、３入力
NAND回路Ｃ１１及び２入力NAND回路Ｃ１
２，Ｃ１３により構成されている。なお図では初
期化のためのINIT信号は省略している。 ここで、上記Ｃ素子は、P0，P3の２つの入力
を受け、P1，P2に２つの出力を出すものであり、
Ｃ素子の内部状態はこの４つの信号の状態によつ
て決定され、下記の表１に示すように、S0〜S8の
９状態をとる。なお、以下の説明では、論理値の
「０」、「１」は、それぞれ信号値のローレベル、
ハイレベルに相当する。
ところで本件出願人は、前述のような非同期自
走式シフトレジスタをループ状に構成したときの
伝搬性能について測定した。その構成及び測定結
果について、以下に説明する。 第９図はループ構成の概略を示し、第１０図に
示すようなダイナミツクＣ素子を16段接続した回
路構成となつている。第１１図ａ〜ｉはそれぞれ
上記16段構成のループ内に１ワード、２ワード、
４ワード、５ワード、６ワード、９ワード、12ワ
ード、13ワード、15ワードのデータを周回させた
場合の、あるＣ素子の段をデータが通過する様子
を示し、図中“Ｈ”の部分は当該Ｃ素子の段でデ
ータが伝送（保持）されている状態、“GND”の
部分は伝送が行なわれていない状態を示してい
る。また同図ａの期間Ｔは周期を示している。こ
れらの図からわかるように、ループ内で５ワード
の伝送を行なうと（同図ｄ参照）、等価的に該ル
ープ内には空きが存在しないような状態となり、
さらにワードを入れると、その周回周期が遅くな
つてしまう（後述の表１参照）。そしてさらにワ
ードを入れていくと、９ワード目（同図ｆ参照）
からワードが伝搬するのではなく、ホールが伝搬
していると考えた方が妥当なような現象が起きて
くる。そして12ワード目以降になると、同図ｇに
示すように、データを相当長い間持つている期間
が生じ、従つてデータのスループツトは極端に悪
くなる。 上記のような実験結果をまとめたのが下記の表
１である。
走式シフトレジスタをループ状に構成したときの
伝搬性能について測定した。その構成及び測定結
果について、以下に説明する。 第９図はループ構成の概略を示し、第１０図に
示すようなダイナミツクＣ素子を16段接続した回
路構成となつている。第１１図ａ〜ｉはそれぞれ
上記16段構成のループ内に１ワード、２ワード、
４ワード、５ワード、６ワード、９ワード、12ワ
ード、13ワード、15ワードのデータを周回させた
場合の、あるＣ素子の段をデータが通過する様子
を示し、図中“Ｈ”の部分は当該Ｃ素子の段でデ
ータが伝送（保持）されている状態、“GND”の
部分は伝送が行なわれていない状態を示してい
る。また同図ａの期間Ｔは周期を示している。こ
れらの図からわかるように、ループ内で５ワード
の伝送を行なうと（同図ｄ参照）、等価的に該ル
ープ内には空きが存在しないような状態となり、
さらにワードを入れると、その周回周期が遅くな
つてしまう（後述の表１参照）。そしてさらにワ
ードを入れていくと、９ワード目（同図ｆ参照）
からワードが伝搬するのではなく、ホールが伝搬
していると考えた方が妥当なような現象が起きて
くる。そして12ワード目以降になると、同図ｇに
示すように、データを相当長い間持つている期間
が生じ、従つてデータのスループツトは極端に悪
くなる。 上記のような実験結果をまとめたのが下記の表
１である。
【表】
伝搬領
4( 〃 12) 〃 182.5 〃
38 11.4(38) 15
域
4( 〃 12) 〃 182.5 〃
38 11.4(38) 15
域
Claims (1)
- 【特許請求の範囲】 １ ループ状に構成された本線データ伝送路、分
岐データ伝送路、及び合流データ伝送路が、複数
のデータ記憶手段及び隣接段の転送制御回路から
の制御信号に応じて自段のデータ記憶手段を制御
する各段の転送制御回路からなるシフトレジスタ
を用いて構成されてなるデータ伝送装置であつ
て、 合流データ伝送路の本線側端に合流パケツトが
到着したとき到着信号を出力する到着検知手段
と、 本線データ伝送路上の空き状態を監視する空き
バツフア監視手段と、 上記到着信号を受けて本線上のパケツトを停止
させ、該状態で上記合流パケツトが本線に合流さ
れても少なくともＮ／16×３段分の空きバツフア
（Ｎはループ状伝送路の段数）が本線上の合流点
から前方に存在することを上記空きバツフア監視
手段が検知したとき上記合流パケツトを本線に合
流させる合流制御手段とを備えたことを特徴とす
るデータ伝送装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14859585A JPS629450A (ja) | 1985-07-05 | 1985-07-05 | デ−タ伝送装置 |
| US06/830,750 US4881196A (en) | 1985-02-19 | 1986-02-19 | Data transmission line branching system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14859585A JPS629450A (ja) | 1985-07-05 | 1985-07-05 | デ−タ伝送装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS629450A JPS629450A (ja) | 1987-01-17 |
| JPH0424737B2 true JPH0424737B2 (ja) | 1992-04-27 |
Family
ID=15456267
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14859585A Granted JPS629450A (ja) | 1985-02-19 | 1985-07-05 | デ−タ伝送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS629450A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100779470B1 (ko) | 2001-05-22 | 2007-11-27 | 유니챰 가부시키가이샤 | 음순간 패드 개별 포장용 포장 용기 |
| JP2005227887A (ja) | 2004-02-10 | 2005-08-25 | Sharp Corp | データ駆動型情報処理装置および方法 |
| JP5224637B2 (ja) * | 2005-03-30 | 2013-07-03 | 小林製薬株式会社 | 外用剤キット |
| JP2009024281A (ja) * | 2007-07-20 | 2009-02-05 | Kazuyo Kikuchi | 指の保護カバー |
-
1985
- 1985-07-05 JP JP14859585A patent/JPS629450A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS629450A (ja) | 1987-01-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7930517B2 (en) | Programmable pipeline array | |
| JPH0424737B2 (ja) | ||
| JPH04243460A (ja) | データ伝送装置 | |
| US6707317B2 (en) | Method and apparatus for asynchronously controlling domino logic gates | |
| JPH0364912B2 (ja) | ||
| JPH0364911B2 (ja) | ||
| JP2583501B2 (ja) | デ−タ伝送回路 | |
| JPH0424736B2 (ja) | ||
| JPH0444967B2 (ja) | ||
| JPH0527899B2 (ja) | ||
| JPH0426509B2 (ja) | ||
| JPH0444968B2 (ja) | ||
| JPH0424735B2 (ja) | ||
| JPH1166024A (ja) | クロスバスイッチ切換システム | |
| JPS6210754A (ja) | デ−タ伝送装置 | |
| JP2579696B2 (ja) | バッファ制御装置 | |
| JPH0424739B2 (ja) | ||
| JPS61294554A (ja) | デ−タ伝送装置 | |
| JP3718715B2 (ja) | 演算子群を用いた非同期回路の設計方法 | |
| JPS62184562A (ja) | デ−タ伝送装置 | |
| JPS61262956A (ja) | デ−タ伝送装置 | |
| JPH0535458B2 (ja) | ||
| JPH0424743B2 (ja) | ||
| JPS6149271A (ja) | 半導体装置 | |
| JPH0424738B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |