JPS6210754A - デ−タ伝送装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、主として非同期動作するシステム間でデー
タ伝送を行なうデータ伝送装置に関するものである。

〔従来の技術〕

従来、非同期システム間でデータ伝送を行なう方法とし
ては、ＦＩＦＯ（ファーストイン・ファーストアウト）
メモリをシステム間のバッファとして用いる方法が一般
的であった（インタフェイス　１９８４年８月号　第２
６８頁〜第２７０頁参照）。

例えば、非同期に動作するＡシステムとＢシステム間で
データ伝送を行なう場合には、第８図に示されるように
、Ａシステム１の出力とＢシステム２の入力との間にＦ
ＩＦＯメモリ３を接続し、Ａシステム１の出力をバッフ
ァする構成がとられる。

また複数の非同期システム間でデータ伝送を行なう場合
には、第９図に示されるように、各非同期システム４〜
７間にＦＩＦＯメそり８〜１０を接続する構成がとられ
る。

ところで従来のデータ伝送装置では、ＦＩＦＯメそりは
単にデータのバッファ機能を有するだけであるので、こ
のようなＦＩＦＯメモリを非同期システム間のデータ伝
送を用いるようにすると複数の非同期システムを直列的
にしか接続することができず、そのためＦＩＦＯメモリ
によって接続された全体システムは単純なカスケード接
続によるパイプライン処理機構を構築するにすぎず、そ
の自由度が極めて低いという問題があった。

これに対し、本件出願人は、非同期システム間を接続し
て全体システムを構築する際に大きな自由度を与えるこ
とのできるデータ伝送装置を開発し、出願している（特
願昭６０−３３０３５号、特願昭６０−３３０３６号参
照）。これは非同期自走式シフトレジスタを用いて入力
データ伝送路、出力データ伝送路１公岐データ伝送路２
合流データ伝送路を構成し、入力データ伝送路上のデー
タが分岐すべきデータであるか否かを分岐判定手段で判
定し、分岐すべきデータであるときはこのデータを入力
データ伝送路から分岐データ伝送路に与え、それ以外の
ときは入力データ伝送路上のデータを出力データ伝送路
に与えるようにし、一方、入力及び出力データ伝送路上
に空きバッファがあるときは合流データ伝送路上のデー
タを出力データ伝送路に与えるようにし、これらにより
非同期システムを直列的のみならず並列的にも接続でき
るようにしたものである。

〔発明が解決しようとする問題点〕

しかるに上述のようなデータ伝送装置では、自走式シフ
トレジスタを用いてデータ伝送路を構成しているので、
電源を投入して装置を起動した時にデータ伝送路上にデ
ータが残っているおそれがあり、信頼性の面で好ましく
ないという問題がある。

このような問題を解消する方法としては、装置の起動時
にデータ伝送路の自走的シフトレジスタを各々リセット
してデータ伝送路を初期化することが考えられるが、こ
の方法ではデータ伝送路全体にわたってリセットする必
要があり、回路規模が大きくなってしまう。

この発明は以上のような問題点に鑑みてなされたもので
、回路規模を大きくすることなく、データ伝送路の初期
化を行なうことのできるデータ伝送装置を提供すること
を目的としている。

ところで、上述のデータ伝送装置では、データ伝送路を
ループ状に構成し、このループ伝送路からデータを分岐
し、あるいはループ伝送路にデータを合流させて、非同
期システム間でデータ伝送を行なうことが考えられるが
、このようなデータ伝送装置では、データ伝送路上のデ
ータは必ずループ伝送路に至ることからループ伝送路の
途中でデータの吸い出しを行なうようにすれはデータ伝
送路に残っているデータを全て吸い出すことができ、デ
ータ伝送路全体にリセット回路を設けることな（、伝送
路の初期化を行なうことが可能である。

〔問題点を解決するための手段〕

そこでこの発明は、少なくとも１つのループ伝送路を有
するデータ伝送路を備えたデータ伝送装置において、各
ループ伝送路の途中にデータの吸い出し回路を設けたも
のである。

〔作用〕

この発明においては、装置が起動されると、吸い出し回
路が作動してループ伝送路を伝播するデータを全て吸い
出し、データ伝送路の初期化が完了すると吸い出し回路
の動作が停止し、データ伝送路上を通常の如くデータが
伝播されるものである。

〔実施例〕

以下、本発明の実施例を図について説明する。

第１図ないし第７図は本発明の一実施例によるデータ伝
送装置を示す。第１図は本実施例の全体構成図を示し、
図において、１１は非同期自走式シフトレジスタを用い
て構成され、主ループ伝送路１１ａ及び分岐ループ伝送
路１１ｂを有するデータ伝送路、１２はデータ伝送路１
１上のデータの有する条件と分岐条件とを比較してデー
タの分岐を行なう分岐部、１３は合流を行なうべきデー
タ伝送路１１上の空き状態を検知してデータの合流を行
なう合流部、１４は各種処理を行なう非同期システム、
１５はループ伝送路１１ａ、ｌｌｂの途中に設けられ、
装置の起動時に作動してデータ伝送路１１上のデータを
吸い出す吸い出し回路である。

また第２図及び第３図はデータ伝送路１１に用いられる
非同期自走式シフトレジスタの一例を示す。第２図にお
いて、１６は並列データランチ、１７は３人力ＮＡＮＩ
）１８．２人力ＮＡ、ＮＤ１９゜２０によって構成され
、並列データラッチ１６に立上りエツジトリガを与える
転送制御回路（以下Ｃ素子と記す）である。非同期自走
式シフトレジスタとは、入力されたデータを次段のレジ
スタが空いていることを条件としてシフトクロックを用
いずに自動的に出力方向にシフトしていくようなレジス
タをいい、データのバッファ機能を有するものである。

そしてこの非同期自走式シフトレジスタは並列データラ
ッチ１６とＣ素子１７とから構成され、Ｃ素子１７はＰ
Ｏ，Ｐ３の２つの入力を受け、Ｐｉ、Ｐ２の２つの出力
を出すものであり、Ｃ素子１７の内部状態はこの４つの
信号ＰＯ〜Ｐ３の状態によって決定され、下表に示すよ
うにＳＯ〜Ｓ８の９つの状態をとる。なお以下の説明で
は、論理値の０．１は各々信号値のローレベル、ハイレ
ベルに相当するものとする。

表　　１ 次にＣ素子１７の上述の９状態ＳＯ〜Ｓ８の遷移図を第
４図に示す。図において、悼は条件付きの状態遷移、−
は無条件の状態遷移、Ｐ１↑、Ｐ１↓等は各々信号値の
Ｏから１．１から０への変化を示す。第４図に示したサ
イクルＡを回るか、サイクルＢを回るかはシフトレジス
タの次段が受は入れ可能になる時刻と、前段が出力可能
になる時刻の早遅によるものであり、いずれにせよりイ
クルＡ又はサイクルＢを回ることによって前段のデータ
を次段に伝播させることが可能である。

このような非同期自走式シフトレジスタを第３図に示す
ように多段に接続することによってＣ＠子１７が第４図
に示す状態遷移を行なって並列デークラッチ１６間でデ
ータの自律的な伝播が行なわれる。

また第５図は上記分岐部１２の１例を示し、図において
、２１はデータ伝送路１１上のデータをそのまま通過さ
せるか又は分岐側伝送路１１Ｃに分岐させる分岐制御部
で、これは並列データラッチ２２ａ、２２ｂ、４人力Ｎ
ＡＮＤゲート２３ａ〜２３ｄ、２人力ＮＡＮＤゲート２
４ａ　〜２４ｄ。

２人力ＯＲゲート２５及びＤ型ラッチ２６によって構成
されている。また２７はデータ伝送路ｌｌ上のデータの
有する条件と分岐条件とを比較して両者が一致したとき
は分岐制御部２１に分岐制御信号を与える分岐判定部で
、これはＤ型フリップフロップ２８．比較データレジス
タ２９．マスクデータレジスタ３０．排他的論理和回路
３１．オープンコレクタ２人力ＮＡＮＤゲート３２及び
Ｄ型フリップフロフプ３３によって構成されている。

また第６図は合流部１３の１例を示し、３３は合流部１
３前後のデータ伝送路１１上の空きバッファの存在を検
知する空きバッファ監視部で、これはインバータ３４に
よって構成されている。また３５は合流側伝送路ｌｉｄ
のデータをデータ伝送路１１に合流させる合流制御部で
、これは並列データラッチ３６ａ〜３６Ｃ１そのＣ素子
３７ａ〜３７ｃ、２人力ＡＮＤゲート３８．ＳＲフリソ
プフロフプ３９ａ、３９ｂ、２人力ＮＯＲゲート４０ａ
、４０ｂによって構成されている。

また第７図は上記吸い込み回路１５の１例を示し、図に
おいて、４１はＣ素子１７ａのＰ２出力とリセット信号
ＩＮＩＴの反転信号とを２人力とするＡＮＤゲート、４
２．４３はインバータ、４４はインバータ４３の出力の
反転信号とリセット信号ＩＮＩＴとを２人力とするＡＮ
Ｄゲート、４５はＡＮＤゲート４５の出力とＣ素子１７
ｂのＰ１出力とを２人力とするＯＲゲートである。

次に本装置のおおまかな動作について説明する。

装置が起動されると、吸い出し回路１５が作動し、ルー
プ伝送路１１ａ、ｌｌｂを伝播するデータを吸い出し、
データの吸い出すが完了すると、吸い出し回路１５の動
作が停止する。その後、主ループ伝送路１１ａにデータ
が入力されると、このデータは主ループ伝送路１１ａを
巡回し、その際、各分岐部１２ではデータの有する条件
と分岐条件とが比較され、条件が一致するとそのデータ
は分岐されて非同期システム１４に送られ、そこで所定
の処理を施こされ、このデータは合流部１４で空きバッ
ファが検知されると主ループ伝送路１１ａ又は分岐ルー
プ伝送路１１ｂの入力側部分に合流され、また分岐ルー
プ伝送路１．１ｂをデータが巡回している際に分岐部１
２で該データが分岐すべきデータと判定されると主ルー
プ伝送路１１ａに合流されることとなる。

次に動作をより詳細に説明する。

まずデータの吸い出し動作について説明する。

吸い出し回路」５にリセット信号ＩＮｒＴが入力される
と、ＡＮＤゲー１−４１が閉じ、ＡＮＤゲート４４が開
き、装置の起動時に伝送路１１上にデータが残っている
と、このデータはデータ伝送路１１上を伝播され、Ｃ素
子１７ａの段に達すると、このＣ素子１７ａのＰ２出力
は次段のＣ素子１７ｂには伝播されず、インバータ４２
．４３及びＡＮＤゲート４４によって遅延された後、Ｃ
素子１７ａのＰ３人力に返され、このようにしてデータ
伝播パルスを消滅させることによりデータ伝送路１１上
に残っていたデータは消滅し、データ伝送路１１が初期
化され、その後リセット信号ＩＮＩＴの入力が停止され
ると、ＡＮＤゲート４１が開き、ＡＮＤゲート４４が閉
じて、データ伝送路１１は通常のデータ伝送を行ない、
データの分岐及び合流が行なわれることとなる。

ここで本装置の動作の理解を容易にするため、分岐部１
２及び合流部１３の動作を詳細に説明する。

ここでは、データは複数のワードからなるパケットの形
態をとっており、かつ、各ワードはデータ値とは別に先
頭ワードであることを示すためのＢＯＰと、末尾ワード
であることを示すためのＥＯＰの２ビツトの制御ビット
を持ち、また、先頭ワードは分岐条件となる先行情報を
有するものとする。

まず、第５図に示した分岐部の動作について説明する。

パケットの先頭がデータ伝送路１１に入力され、Ｃ素子
１７ｃの段まで達すると、該Ｃ素子１７ｃのＰ２出力は
０″から“１”に変化し、前段の並列データランチ１６
に記憶されている先頭ワードのデータ値が並列データラ
ッチ１６ｃに記憶される。このときノードＡ　（ＢＯＰ
ビット）は、０”から１″に変化するので、Ｄ型フリッ
プフロップ２８には並列データラッチ１６ｃと同様にパ
ケットの先頭ワードのデータ値がラッチされる。このラ
ッチされた先頭ワードは、排他的論理和回路３１で比較
データレジスフ２９の値と比較され、ＮＡＮＤゲート回
路３２で比較不要ビットがマスクされて、比較結果、即
ち分岐の判定がＤ型フリップフロップ３３に対して出力
される。

この間、パケットはデータ伝送路１１上を伝播し、その
先頭ワードがＣ素子１７ｄの段まで達するとノードＢ（
ＢＯＰビット）が“０”から“１”に変化し、これによ
り上記り型フリップフロップ３３に分岐判定結果がラッ
チされ、この結果がＤ型ラッチ２６に対して出力される
。

一方、Ｄ型ラッチ２６には、上記パケットに先行するパ
ケットの通過後にノードＣ（ＥＯＰビット）とノードＤ
　（Ｃ素子１７ｅのＰ２出力）が“０″になった時点で
Ｄ型フリップフロップ３３からの入力がラッチされ、こ
れにより４人力ＮＡＮＤゲート２３ａ〜２３ｄの入力が
制御される。即ち、分岐条件が“Ｏ”のときは、分岐さ
せないためにＮＡＮＤゲート２３ｃ、２３ｄに対して“
０”を出力し、ＮＡＮＤゲート２３ａ、２３ｂに対して
は“１”を出力して、パケットがデータ伝送路ｌｉｅに
伝播されるように制御する。逆に分岐条件が“１”のと
きは、逆の制御が行なわれ、パケットは分岐データ伝送
路１１Ｃに伝播される。このとき、前述のように、パケ
ットがどちらに伝播してもＣ素子１７ｅの２３人力に応
答が返るようにするために、ＮＡＮＤゲート２３ａ、２
３ｃと同様の動作を行なうオープンコレクタＮＡＮＤゲ
−）２３ｂ、２３ｄが設けられており、これらの出力は
負論理ワイヤーＦＯＲされてＣ素子１７ｅの２３人力に
送られる。

次に第６図に示した合流部１３の動作について説明する
。この場合、データ伝送路１１の本線に合流データ伝送
路１１ｄ上のデータが合流されるわけであるが、データ
の流れは、本線上の流れが優先され、本線上に空きバッ
ファが存在するときのみ合流が許される。即ち、本線上
にデータが存在しないときには、オーブンコレクタイン
バータ３４の出力の負論理ワイヤードＯＲ出力が“１”
となり、合流データ伝送路１１ｄにデータが到着してノ
ードＡが“１”となると、２人力ＡＮＤゲート３８の２
人力がともに“１”となってその出力が“１１となり、
ＳＲフリップフロップ３９ｂがセットされ、逆にＳＲフ
リップフロップ３９ａがリセットされる。これによって
、合流データ伝送路ｌｉｄに対しては、ＳＲフリフプフ
ロップ３９ｂから４人力ＮＡＮＤゲート４６ｂへの入力
が“１”となり、Ｃ素子３７Ｃが他のＣ素子と同様・　
の動作を行なうようになる。またこれと同時に並列デー
タラッチ３６ｃが出力可能になるので、合流データ伝送
路ｌｉｄ上のデータが本線に合流する。一方、データ伝
送路１１ｆに対しては、ＳＲフリップフロップ３９ａか
ら４人力ＮＡＮＤゲート４６ａへの入力が“０”となり
、このためＣ素子３７ａは前段のデータを伝播しない。

なお、このとき並列データラッチ３６ａの出力がハイイ
ンピーダンス状態になるため、合流動作中にデータ伝送
路１１ｆにデータが到着したとしても合流を妨げること
はない。

一方、１バケツトのデータの合流が完了すると、再び本
線上のデータが流れるように制御される。

即ち、Ｃ素子１７ｆがパケットの末尾ワードを送出する
とノードＢ　（ＥＯＰビット）が０″になり、さらにＣ
ｓ子３７Ｃがこれを受取るとノードＣが“０”になる。

従ってノードＢ、Ｃの信号を入力とする２人力ＮＯＲゲ
ー１−４０ｂの出力が“１”になり、ＳＲフリップフロ
ップ３９ｂがリセットされ、次のパケットの伝播がＣ素
子１７ｆと３７Ｃとの間で起こらないようになる。また
、合流したパケットの末尾ワードがデータ伝送路１１ｇ
の初段に受取られたとき、叩ちノードＤ　（ＥＯＰビッ
ト）とノードＥがともに“０”になったとき、２人力Ｎ
ＯＲゲート４０ａの入力信号がともにＯ′となるため、
ＳＲフリップフロップ３９ａがセットされてＣ素子３７
ａは前段のデータを伝播するようになり、本線上をデー
タが流れ得るようになる。

以上のようにしてパケットが伝播されるとき、Ｃ素子３
７ｂからＣ素子３７ａ及び３７Ｃの２３人力に応答が返
るようオープンコレクタＮＡＮＤゲート４７が設けられ
、該素子４７の出力は負論理ワイヤードＯＲされてＣ素
子３７ａ及び３７Ｃの２３人力に送られる。

以上のような本実施例の装置では、ループ伝送路におい
てデータの吸い出しを行なうようにしたので、伝送路上
に残っているデータを全て吸い出して伝送路を初期化す
ることができ、しかも全ての各非同期自走式シフトレジ
スタをリセットする場合のように回路規模が大きくなる
こともない。

なお上記実施例では吸い出し回路においてインバータを
２段設けるようにしたが、これは２以上であってもよく
、いずれにしてもＡＮＤゲートと合わせて奇数段であれ
ばよい。

また上記実施例では非同期システム間でデータ伝送を行
なう場合について説明したが、本発明は同期システム間
でデータ伝送を行なう場合についても同様に適用でき、
この場合はＣ素子を同期型素子とすればよい。

また上述の非同期自走式シフトレジスタに用いるＣ素子
は、第２図に示すＣ素子（以下、第１形Ｃ素子と記す）
１７と異なる構成のもの、例えば第１０図ｆａ）に示す
第２形Ｃ素子５０．あるいは第１０図（ｂ）に示す第３
形Ｃ素子５１等であってもよい。第１０図（ａｌにおい
て、第２形Ｃ素子５０は第１形Ｃ素子１７を２段構成し
たものであり、又第１０図（ｂｌにおいて、第３形Ｃ素
子５１は２人力ＮＡＮＤゲート５２ａ、−５２ｂ、５２
ｃ、負論理入力ＯＲゲート５３．及びインバータ５４に
よって構成されている。

〔発明の効果〕

以上のように本発明によれば、少なくとも１つのループ
伝送路を有するデータ伝送路を備えたデータ伝送装置に
おいて、各ループ伝送路の途中にてデータの吸い出しを
行なうようにしたので、回路規模を大きくすることなく
、データ伝送路の初期化を行なうことができる効果があ
る。

【図面の簡単な説明】

第１図は本発明の一実施例によるデータ伝送装置の全体
構成図、第２図及び第３図はともに上記装置において用
いられる非同期自走式シフトレジスタの１例を示す回路
構成図、第４図はこの非同期自走式シフトレジスタの機
能を説明するための図、第５図、第６図、第７図は各々
上記装置の分岐部１合流部及び吸い出し回路の具体的な
回路構成図、第８図及び第９図は従来のデータ伝送装置
を示す図、第１０図ｔａ＋、　（ｂ）は本発明で使用さ
れ得る他のＣ素子の例を示す図である。 １１・・・データ伝送路、ｌｌａ、ｌｌｂ・・・ループ
伝送路、１５・・・吸い出し回路。 なお図中同一符号は同−又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. （１）複数のデータ記憶手段及び隣接段の転送制御回路
   からの制御信号に応じて自段のデータ記憶手段を制御す
   る各段の転送制御回路からなるシフトレジスタを用いて
   構成され、かつ少なくとも１つのループ伝送路を有する
   データ伝送路を備え、該データ伝送路によりシステム間
   のデータ伝送を行なうデータ伝送装置であって、上記デ
   ータ伝送路の各ループ伝送路に設けられ装置を初期化す
   べき時にデータ伝送路上のデータを吸い出す吸い出し回
   路路を備えたことを特徴とするデータ伝送装置。