JPS61294948A

JPS61294948A - デ−タ伝送装置

Info

Publication number: JPS61294948A
Application number: JP13660885A
Authority: JP
Inventors: Hironori Terada; 浩詔寺田; Katsuhiko Asada; 勝彦浅田; Hiroaki Nishikawa; 博昭西川; Nobufumi Komori; 伸史小守; Kenji Shima; 憲司嶋; Soichi Miyata; 宗一宮田; Satoshi Matsumoto; 敏松本; Hajime Asano; 浅野　一; Masahisa Shimizu; 清水　雅久; Hiroki Miura; 三浦　宏喜
Original assignee: Mitsubishi Electric Corp; Sharp Corp; Sanyo Electric Co Ltd; Matsushita Electric Industrial Co Ltd
Current assignee: Mitsubishi Electric Corp; Sharp Corp; Sanyo Electric Co Ltd; Panasonic Holdings Corp
Priority date: 1985-06-21
Filing date: 1985-06-21
Publication date: 1986-12-25
Also published as: JPH0364911B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、主として非同期で動作するシステム間でデ
ータ伝送を行なうデータ伝送装置に関し、特にその合流
部の構成に関するものである。

〔従来の技術〕

従来、非同期システム間でデータ伝送を行なう方法とし
ては、ＦＩＦＯ（ファーストイン・ファーストアウト）
メモリをシステム間のバッファとして用いる方法が一般
的であった。ところがこのＦＩＦＯメモリは単にデータ
のバッファ機能を有するだけであるので、このようなＦ
ＩＦＯメモリを非同期シスチーム間のデータ伝送に用い
るようにすると複数の非同期システムを直列的にしか接
続することができず、そのためＦＩＦＯメモリに接続さ
れた全体システムは単純なカスケード接続によるパイプ
ライン処理機能を構築するにすぎず、その自由度が極め
て低いという問題点があった０これに対し、本件出願人
は非同期システム間を接続して全体システムを構築する
際に、大きな自由度を与えることのできるデータ伝送装
置を開発し出願している（特願昭６０−３３０３５号、
特願昭６０−３３０３６号参照）。以下、このデータ伝
送装置について説明する。

ｔＸｓ図は上記データ伝送装置のシステムを示す図であ
り、図において、５はデータ伝送路、２ａ〜２Ｃは分岐
ｂ　、３ａ〜３Ｃは合流部、１ａ〜１ｃは処理要素、４
はインタフェースである。

このような装置において、外部系からインタフェース４
を介して流入するパケットデータはネットワーク要素３
ａ及び２ａ〜２ｃの間を巡回しながら処理要素１ａ〜１
ｃのいずれかに到達し、該処理要素１ａ−１ｃで分散処
理された後、ネットワーク要素３ｂ及び３Ｃによって処
理結果が収集され、インタフェース４を介して再び外部
系へ送出される。

ここで、第４図に上記データ伝送路に用いられる非同期
自走式シフトレジスタの一例を示す。この非同期自走式
、シフトレジスタとは、入力されたデータが次段のレジ
スタの空いていることを条件としてシフトクロックを用
いずに自動的に出力方向ヘシストされていくようなレジ
スタをいい、データのバッファ機能を有するものである
。そしてこの非同期自走式シフトレジスタの各段は、並
列データラッチしとこの並列データラッチに立上りエツ
ジトリガを与える転送制御回路Ｃ（以下、Ｃ素子と称す
）とから構成されている。また上記Ｃ素子は例えば第５
図に示すように、３人力ＮＡＮＤ回路Ｃ１１及び２人力
ＮＡＮＤ回路０１２．０１３によ多構成されている。な
お図ではＩＮＩＴ信号は省略している。

ここで、上記Ｃ素子は、ＰＯ，Ｐ３の２つの入力を受け
、ＰＬ、Ｐ２に２つの出力を出すものであり、Ｃ素子の
内部状態はこの４つの信号の状態によって決定され、下
記の表１（（示すように、５ｏ−８８の９状態をとる。

なお、以下の説明では、論理値の「０」、ｒｌＪは、そ
゛れぞれ信号値のローレベル、ハイレベルに相当する。

表　　１次に、上記５Ｑ−ｓ８の９状態の遷移図を第６図に示す
。なお、第６図において、叫は条件付きの状態遷移を示
し、→は無条件の状態遷移を表わす。

また、Ｐｌ↑、Ｐ１↓などは、それぞれ信号値の「０」
からｒｌＪ　、　ｒｌｊから「ｏ」への変化を示す。こ
の第６図に示し、たサイクルＡを回るか、サイクルＢを
回るかはシフトレジスタの次段が受入れ可能になる時刻
と、前段が出力可能になる時刻の早遅によるものであり
、どちらにせよりイクルＡもしくはＢを回ることによっ
て、前段のデータを次段に伝播させることが可能である
。

第７図は分岐部の具体的な回路構成の一例を示す図であ
る。ここでこの例では、データは複数のワードからなる
パケットの形態をとっており、かつ、各ワードはデータ
値とは別に先頭ワードであることを示すためのＢＯＰと
、末尾ワードであることを示すためのＥＯＰの２ビツト
のタグビットを持ち、また、先頭ワードは分岐条件とな
る先行情報を有するものとする。

この分岐部は、通常１７人カデータ伝送路ｌｏ上のデー
タを選択的分岐制御部４０を介して出力データ伝送路２
０に与え、一方分岐判定部５ｏにおいて入力データが本
分岐部で分岐すべきデータであると判定された場合は、
該入力データを上記分岐制御部４０を介して分岐データ
伝送路３０に分岐せしめるものである。

まずパケットの先頭がＣ素子１２ａの段まで達すると、
該Ｃ素子１２ａのＰ２出力は「０」から「１」に変化し
、前段のデータラッチｌｌａに記憶されている先頭ワー
ドのデータ値がデータラッチ１１１）に記憶される。こ
のときノードＡ（ＢＯＰビット）は、「０」から「１」
に変化するので、分岐判定部５ｏＯＤ型フリップフロッ
プ５１にデータラッチ１１ｂと同様にパケットの先頭ワ
ードのデータ値がラッチされる。

このラッチされた先頭ワードは、排他的論理和回路５４
で比較データレジスタ５２の値と比較され、ＮＡＮＤゲ
ート回路５５で比較不要ビットがマスクされて、比較結
果、即ち分岐の判定がＤ型フリップフロップ５６に対し
て出力される。この間、パケットは入力データ伝送路１
０上を伝播し、その先頭ワードがＯ素子１２１）の段ま
で達するとノードＢ（ＢＯＰビット）が「０」から「１
」に変化し、これにより上記り型フリップフロップ５６
に分岐判定結果がラッチされ、この結果が分岐制御部４
ｏのＤ型うッチ！４に対して出力される。

一方、Ｄ型ラッチ４４には、上記パケットに先行するパ
ケットの通過後にノードｃ（ＥＯＰビット）とノードＤ
（Ｃ素子１２ｃのＰ２出力）が「０」に表った時点でＤ
ｆｉフリップフロップ５６からの入力がラッチされ、こ
れにより４人力ＮＡＮＤゲート４２ａ〜４２ｄの入力が
制御される。即ち、分岐条件が「０」のときは、分岐さ
せないためにＮＡＮＤゲー）４２ｃ。

４２（Ｉ　Ｋ対してｒＯＪを出力し、ＮＡＮＤゲー）４
２ａ。

４２ｔ）に対しては「１」を出力して、パケットが出力
データ伝送路２０に伝播されるように制御する０逆に分
岐条件が「１」のときは、逆の制御が行なわれ、パケッ
トは分岐データ伝送路３０に伝播される０このとき、パ
ケットがどちらに伝播してもＣ素子１２ｃの２３人力に
応答が返るようにするために、ＮＡＮＤゲー）　４２ａ
、４２ｃと同様の動作を行なうオープンコレクタＮＡＮ
Ｄゲー）　４２１）、４２ｃｔが設けられており、これ
らの出力は負峠論理ワイヤードＯＲされてＣ素子１２ｃ
の２３人力に送られる。

また第８図は合流部の回路構成の一例を示し、この合流
部は通常は入力で−タ伝送路１０上のデータを合流制御
部６０を介して出力データ伝送路２０に与え、一方入力
、出力の両データ伝送路、即ち本線の空き状態を空きバ
ッファ監視部８０にて監視しておき４、画伝送路上で所
定の空きバッファが検出されたとき合流制御部６０１Ｃ
よって合流データ伝送路７０上のデータを本線に合流せ
しめるものである。

まず、本線上にデータが存在しないときＫは、空きバッ
ファ監視部８０を構成する各オープンコレクタインバー
タの出力の負論理ワイヤードＯＲ出力がｒｌＪとなるの
で、合流データ伝送路７０にデータが到着してノードＡ
が「１」となると、２人力ＡＮＤゲート６３の２人力が
ともに「１」となってその出力が「１」となり、ＳＲフ
リップフロップ６４１）がセットされ、逆にＳＲフリッ
プフロップ６４ａがリセットされる。これによって、合
流データ伝送路７０に対しては、ＳＲフリップフロップ
６４ｔ）から４人力ＮＡＮＤゲート６６１）への入力が
「１」となシ、Ｏ素子６２１）が他のＣ素子と同様の動
作を行なうようになる。またこれと同時にデータラッチ
６１１）が出力可能になるので、合流データ伝送路７０
上のデータが本線に合流する。一方、入力データ伝送路
１０に対しては、ＳＲフリップフロップ６４ａから４人
力ＮＡＮＤグー）　６６ａへの入力が「０」となり、こ
のためＣ素子６２ａは前段のデータを伝播しない。なお
、このときデータラッチ６１ａの出力がハイインピーダ
ンス状態になるため、合流動作中に入力データ伝送路１
ｏにデータが到着したとしても合流を妨げることはない
。

一方、１パケツトのデータの合流が完了すると、再び本
線上のデータが流れるように制御される。

即ち、Ｃ素子７２ａの段がパケットの末尾ワードを送出
するどノードＢ（ＥＯＰビット）が「０」になり、さら
に、Ｏ素子６２１）がこれを受取るとノードＣがｒｏｊ
　Ｋなる。従ってノードＢ、Ｃの信号を入力とする２人
力ＮＯＲゲート６５ｂの出力が「１」になり、ＳＲフリ
ップフロップ６４１）がリセットされ、次のパケットの
伝播がＣ素子’７２ａと６２１）との間で起こらないよ
うになる。また、合流したパケットの末尾ワードが出力
データ伝送路２０の初段に受取られたとき、即ちノード
Ｄ（ＥＯＰビット）とノードＥがともに「０」になった
とき、２人力ＮＯＲゲート６５ａの入力信号がともに「
０」となるため、ＳＲフリップフロップ６４ａがセット
されてＣ素子６２ａは前段のデータを伝播するようにな
シ、本線上をデータが流れる得るようになる。

以上のようにしてパケットが伝播されるとき、Ｃ素子６
２ｃ及び６２１）からＣ素子６２ａの２３人力に応答が
返るようオープンコレクタＮＡＮＤ　ケー）　６７が設
けられ、該Ｃ素子６７の出力は負論理ワイヤードＯＲさ
れてＣ素子６２ａの２３人力に送られる。

〔発明が解決しようとする問題点〕

しかるにこのようなデータ伝送装置では、データの合流
に際し、本線上のデータの流れを阻害してしまうことが
ある。即ち、パケットデータは、通常それを構成する各
ワードデータが所定の段数離れた状態で転送されておシ
、従って合流パケットの先頭が本線に合流した後、該パ
ケットの後方ワードが到着しないとき、本線と合流線と
がいつまでも切り換え制御されず、本線上のデータ、の
流れが阻害されてしまうのである。

また相当の時間の後、後方ワードが到着して合流を完了
したとしても、そのときこのパケットの先頭ワードはこ
の時間に相当する段数分前進しており、この１パケツト
が不用に本線のバッファ機能を長く占有することになり
、本線のバッファ容量を実効的に低下させてしまう。

この発明は、かかる点に鑑みてなされたもので、本線上
のデータの流れを阻害することなく、シカも可変語長の
パケットをすばやく合流させることのできるデータ伝送
装置を提供することを目的としている。

〔問題点を解決するための手段〕この発明に係るデータ伝送装置は、データラッチ及びＣ
素子からなる自走式シフトレジスタを用いてデータ伝送
路を構成したものにおいて、その合流部に１人力データ
伝送路上の空き状態を監視する空きバッファ監視手段と
、合流データ伝送路の該伝送路を通過するパケット長に
応じた位置にトラップを設定するトラップ設定手段と、
この設定されたトラップに最終ワードが到着し、かつ入
力データ伝送路上に所定の空きバッファが存在するとき
合流許町信号を発生する合流許町信号発生手段とを設け
たものである。

〔作用〕

この発明においては、パケットの合流に際し、そのパケ
ット長に応じて最終ワードの到着を検知するトラップの
位置が変更され、該設定されたトラップにパケットの最
終ワードが到着し、かつ入力データ伝送路に該パケット
長に相当する空き領域が存在するとき合流が許可され、
これにより可変語長のパケットがパックされた状態で、
本線のデータの流れを阻害することなく合流する。

〔実施例〕

以下、本発明の実施例を図について説明する。

一本発明の一実施例によるデータ伝送装置の全体構成及
び分岐部の構成は、それぞれ第３図及び第７図に示した
ものと同様であるのでその説明は省略し、以下合流部に
ついて説明する。

第１図は本発明の一実施例による合流部のブロック図で
あり、図中、第８図と同一符号は同−又は相当部分を示
している。８５は入力データ伝送路１０の空き状態を監
視して空きバッファ検知信号を出力する空きバッファ監
視手段であり、これはデータラッチ及びＣ素子を含む各
伝送路のＰ２出力の反転信号、即ち第５図で示す０１３
の出力及びその次段のゲート出力を２人力とするＡＮＤ
ゲート８５ａ〜ＳＳａからなシ、これにより空き領域の
長さ、即ち空きバッファの段数が検知されるようになっ
ている。また、８６は伝送路の各段毎に設けられた合流
許町制御回路であシ、これは合流パケットのパケット長
に応じてトラップを設定するトラップ設定手段、及び設
定されたトラップにてパケットの最終ワードを検知し、
かつ上記空きバッファ検知信号を受けたとき合流許町信
号を発生する合流許町信号発生手段から構成されている
。

第２図は上記合流制御回路８６の回路構成例を示したも
ので、ラッチ８７．デコーダ８９．及び比較回路９０に
より上記トラップ設定手段が、またＡＮＤゲー）　９１
−、　ＲＳフリップフロップ９２．ＡＮＤゲート９３、
及びオープンコレクタインパール９４ＶｃヨＤ上記合流
許可信号発生手段が構成されている。そして各合流許町
制御回路のオープンコレクタインバータ９４の出力はワ
イヤードＯＲ接続されて、その反転信号が合流制御部６
０に入力されている。

また本実施例における合流制御部６ｏの回路構成例とし
ては、第８図に示したものとほぼ同様のものが考えられ
る０即ち、第８図の合流制御部６０において、空きバッ
ファ監視部８０を省略して、そΩ出力に代わって上記合
流許町信号をＡＮＤゲート６３に接続し、また同合流制
御部６０（７）ＡＮＤゲート６３０反転信号を、第２図
の合流許町制御回路８６のＲｅフリップフロップ９２の
リセット入力に接続すればよい。

次に動作について説明する。

合流制御の動作は前記従来例で示した動作とほぼ同様で
あるが、本実施例では、本線上の空き状態を監視するだ
けでなく、合流パケットの最終ワ巳一ドが所定位置に到着したことを４検知し９合流パケッ
トがそろった、即ちパックされたということをも検知し
て合流許町を行なうようにしている０そしてさらに本実
施例では、可変語長のパケットにも対応すべく、パケッ
トの最終ワードの検知する位置を該パケット長に応じて
変更するようにしている。

第１図及び第２図を用いて合流許町までの動作をよシ詳
細に説明する。ここで、パケットデータの先頭ワード中
の所定のピットフイーヤドには、当該パケットが何ワー
ドで構成されるものかを示すデータが挿入されているも
のとする。合流データ伝送路７ｏ上をパケットが伝送さ
れ、その先頭ワードが例えば伝送路７０ｃの段まで達す
ると、この段のノードＦ　（ＢＯＰ）が「０」から「１
」に変化する（第２図参照）０これに呼応して先頭ワー
ド中の当該パケ、ットのワード数を表わすデータがラッ
チ８７にラッチされる。このラッチされたデータはデコ
ーダ８９でデコードされ、比較回路９０　Ｋ入力される
。比較回路９０には、予め比較データが格納されており
、このデータと上記パケット長を表わすデータとが比較
され、一致が検出されれば「１」が出力されて、この段
にトラップが設定されることとなる。即ちこの例では第
１図の合流制御回路８６ｃにトラップが設定されたこと
となる。この状態では、ＡＮＤゲート８５ｂの出力が「
１」、即ち上記トラップの設定された合流制御回路８６
ｃに相当する空き領域が検知されても合流は許町されな
い。

そして次に、当該パケットの最終ワードが伝送されてき
て伝送路’ｉ’ｏｃの段に達すると、ノードＧ（ＥＯＰ
）は「０」から「１」となり、これによｆｉ　ＡＮＤゲ
ート９１の２人力が「１」となってその出力も「１」と
なり、これによりＲｅフリップフロップ９２がセットサ
れる。この状態で、本線側に当該段に相当する空き、即
ち３段の空きバッファが存在すればＡＮＤゲート９３及
びイ・ンバータ９４を介して合流許町信号「０」が出力
される。この信号の反転出力は合流制御部６０（第８図
の従来回路におけるＡＮＤゲート６３）に入力され、従
来同様の合流制御動作が行なわれる。

そして合流が開始すれば、合流制御部６０から合流決定
信号、即ぢＡＮＤゲート６３の反転信号が各合流許町制
御回路８６に与えられ、該各回路８６内。

のＲｅフリップフロップ９２がリセットされる。

このような本実施例装置では、データの合流に際し、合
流パケットの最終ワードが所定の位置に′　到着したこ
とを検知し、かつ本線上にこの最終ワードの位置、即ち
パケット長に相当する空き領域が存在することを確認し
て合流を許町するようにしたので、合流パケットはパッ
クされた状態で合流することとなり、合流がすばやく行
なわれ、本線上の流れを阻害するのを防止することがで
きる。

また本実施例では、合流線路上をパケットの先頭ワード
が通過する時に、その先頭ワードの内容に応じた位置に
最終ワードに対するトラップを設定するようにしたので
、可変語長のパケットを合流させる際にも、上記同様に
各パケットをパックした状態で合流させることができる
。

なお、上記実施例では合流側の伝送路と本線側の伝送路
の対応する段数を１対１としたが、必ずしもこのように
設定する必要はなく、合流側のパケットはパックされて
おシ、本線側のパケットはワード間に相当の間隔を保持
しつつ伝搬していることを考慮するならば、合流側と本
線側の段数の対応関係を例えば１対２としてもよい。

また、上記実施例では非同期システム間でデータ伝送を
行なう場合について説明したが、本発明は同期システム
間でデータ伝送を行なう場合についても同様に適用でき
、この場合はＣ素子を同期型のものとすればよい。

〔発明の効果〕

以上のように、本発明によれば、データラッチ及びＣ１
１子からなる自走式シフトレジスタを用いてデータ伝送
路を構成してなるデータ伝送装置において、パケットの
合流に際し、合流線路上をパケットの先頭ワードが通過
する時に、その内容に応じてトラップを設定し、該トラ
、ツブに最終ワードが到着し、かつ本線上に該パケット
長に相当する空き領斌が存在するとき合流を許可するよ
うにしたので、可変語長のパケットをパックした状態で
すばやく合流させることができ、該合流動作による本線
上のデータの流れの阻害を防止できる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例によるデータ伝送装置の合流
部のブロック図、第２図は該合流部の合流許可制御回路
の一構成例を示す図、第３図は本件出願人の既に開発し
たデータ伝送装置の全体構成図、第４図は該装置の伝送
路を構成する非同期自走式シフトレジスタの構成例を示
す概略ブロック図、第５図はそのＣ素子の具体的な回路
構成の一例を示す図、第６図はＣ素子の状態遷移を示す
図、第７図は第３図に示す分岐部の具体的な回路構成例
を示す図、ｆａ８図は従来の合流部の具体的な回路構成
例を示す図である。１ｏ・・・入力データ伝送路、２０・・・出力データ伝
送路、３０・・・分岐データ伝送路、６０・・・合流制
御部、７０・・・合流データ伝送路、８５・・・空きバ
ッファ監視手段、８６−・・合流許可制御回路、８７・
・・ラッチ、９１・・・ＡＮＤゲート、８９・・・デコ
ーダ、９０・・・比較回路、９２・・・ＲＳＳフリップ
フロラフ、９３・・・ＡＮＤゲート、９４・・・オープ
ンコレクタインバータ。

Claims

【特許請求の範囲】

（１）入力データ伝送路、出力データ伝送路、分岐デー
タ伝送路、及び合流データ伝送路が、複数のデータ記憶
手段及び隣接段の転送制御回路からの制御信号に応じて
自段のデータ記憶手段を制御する各段の転送制御回路か
らなるシフトレジスタを用いて構成されてなるデータ伝
送装置であつて、入力データ伝送路上の空き状態を監視
して空きバッファ検知信号を出力する空きバッファ監視
手段と、合流データ伝送路上をパケットデータの先頭ワ
ードが通過するときその先頭ワードの内容に応じた該合
流データ伝送路上の位置にトラップを設定するためのト
ラップ設定手段と、上記設定されたトラップに上記パケ
ットの最終ワードが到着したことを検知しかつ上記空き
バッファ検知信号により該パケット長に相当する空きバ
ッファが上記入力データ伝送路に存在することを検知し
て合流許可信号を発生する合流許可信号発生手段とを備
えたことを特徴とするデータ伝送装置。