JPH0344469B2 - - Google Patents

Description

請求の範囲 １ 非同期式デイジタル通信回路網におけるいく
つかの異なる出所からデータ信号およびクリア信
号を受信しかつこれらの信号を１つの行先に伝送
するアービトレーシヨンスイツチ２２であつて、
前記出所の数は２よりも大きく、 前記いくつかの異なる出所の各々に１個設けら
れ、前記異なる出所の各々からそれぞれのデータ
信号およびクリア信号を受信するいくつかの入力
ポートと、 前記それぞれの入力ポートのすべてに結合され
て、前記それぞれのデータ信号を受信しかつ前記
行先への後続の伝送のために受信されるべきデー
タ信号の最初のセツトを選択するアービトレーシ
ヨン回路手段３５と、 前記異なる出所の１つからクリア信号を受信す
るクリア回路手段３７とを備え、前記クリア回路
手段は、前記入力ポートおよび前記アービトレー
シヨン回路手段に結合されて、前記入力ポートお
よび前記アービトレーシヨン回路手段をリセツト
し、 前記出所に結合され、かつクリア信号が受信さ
れたことを、クリア信号を送出する出所に信号で
知らせるようにされたクリア肯定応答手段３７
と、 各入力ポートに１個設けられかつ前記アービト
レーシヨン回路手段によつて受信されるべきデー
タ信号の最初のセツトに応答して、前記データの
最初のセツトを受信するように前記行先を結合す
る手段５０１〜５０４，５０５〜５０８，５０９
〜５１２，５１３〜５１６とをさらに備える、ア
ービトレーシヨンスイツチ。 ２ 前記入力ポートの各々および前記アービトレ
ーシヨン回路手段に結合されて、前記アービトレ
ーシヨン回路手段によつて選択された入力ポート
からのデータ信号および前記クリア信号を受信し
そして前記信号を前記行先に伝送する１つの出力
ポートをさらに備える、請求の範囲第１項記載の
アービトレーシヨンスイツチ。 ３ 前記入力ポートおよび前記出力ポートは、複
数の入力および１つの出力を有する一致ゲート手
段を含み、前記一致ゲート手段は、その入力のす
べてが他方の状態に変化したときにのみその出力
を１つの状態から他方の状態に変化させる、請求
の範囲第１項記載のアービトレーシヨンスイツ
チ。 ４ 前記一致ゲート手段は、すべての入力が他の
状態に変化するまでそれらの以前の状態を維持す
るラツチ回路を含む、請求の範囲第３項記載のア
ービトレーシヨンスイツチ。 ５ 前記入力ポート一致ゲート手段は、１つの状
態から他方の状態への信号伝送に応答するように
されている、請求の範囲第３項記載のアービトレ
ーシヨンスイツチ。 関連するアメリカ合衆国特許出願 本件出願に直接または間接的に関連するアメリ
カ合衆国特許出願は、 J.R.Wilson et alによつて1982年９月２日に出
願され、“並行処理プロセツサの非同期式の速度
に依存しない回路網におけるノードとしての５ポ
ートモジユールのための４路アービタスイツチ”
と題された出願番号414070と、 J.R.Wilson et alによつて1982年９月２日に出
願され、“並行処理プロセツサの非同期式の速度
に依存しない回路網におけるノードとしての５ポ
ートモジユールのための４路アービタスイツチ”
と題された出願番号414071とである。 発明の背景 発明の分野 この発明は非同期式の速度に依存しないノード
の回路網に関し、より特定的には、各々のノード
がアービタおよびセレクタスイツチの５ポートモ
ジユールから構成された回路網に関するものであ
る。 先行技術の説明 非同期式の速度に依存しない回路または回路網
は、アービタ遅延が回路動作に影響を及ぼさない
ような回路または回路網である。アービタスイツ
チは、２つの異なる入力ポートの１つから非同期
式の伝送を受信し、そしてそのメツセージを非同
期式の態様でその出力ポートに転送するスイツチ
またはノードである。そのようなアービタスイツ
チは、Clarkのアメリカ合衆国特許4251879およ
び1981年12月10日に出願されたBolton et alのア
メリカ合衆国特許出願番号329424において開示さ
れ、それらの双方はこの発明の譲受人に譲受され
た。 セレクタスイツチは、その入力ポート上のメツ
セージを受信し、そして受信されるべき直列の伝
送における第１のビツトに従つて２つの出力ポー
トの１つにそれを伝送するスイツチである。その
ようなセレクタスイツチは、Clarkのアメリカ合
衆国特許4237447および1981年12月10日に出願さ
れたBolton et alのアメリカ合衆国特許出願
329423において開示され、それらの双方はこの発
明の譲受人に譲受された。これらの２つのスイツ
チを使用することによつて、双方がこの発明の譲
受人に譲受されたBarton et alのアメリカ合衆
国特許4307446および1981年７月７日に出願され
たHagenmaier et alのアメリカ合衆国特許出願
281065において説明されているような様々な形状
で様々な回路網が創作され得る。 上述の形式のような回路網において、メツセー
ジを他方のノードに伝送することを要求するノー
ドは、各々のノード間の経路を確立するその伝送
を開始し、メツセージの終了の信号が行先によつ
て受信され、そしてメツセージの終了の信号の肯
定応答が出所への経路の種々のスイツチを介して
伝送されて戻るまで、その経路はその伝送のため
に専用される。 上述のBartonおよびClarkの特許において、メ
ツセージの終了の信号が行先に到達しそしてメツ
セージの終了の肯定応答が出所に伝送されて戻る
までに要する時間のために、そのような専用経路
は、異なる伝送経路を確立するために回路網をフ
リーにする際に遅延を引起こした。さらにまた、
もしも確立された経路における特定のスイツチ
が、メツセージの終了の信号あるいはその応答す
る肯定応答信号に応答することができないなら
ば、他のノードによる伝送は無限にブロツクされ
る。この発明のスイツチは、過度に長期間伝送経
路がブロツクされれば、その所望の行先に対する
伝送経路をどのノードもブロツクしないようなス
イツチである。 上述のHagenmaierの出願は、主に最も近い隣
接する通信に適用される並行処理プロセツサの特
定の回路網に関する。この回路網において、各々
のプロセツサ記憶モジユールは、各々のノードが
３つのセレクタスイツチおよび３つのアービタス
イツチから形成された六角形の回路である３つの
ノードから形成されたポートによつて回路網格子
に結合される。そのような各々のノードは、せい
ぜい３つの専用されたメツセージ経路を取扱うこ
とができ、さらにしばしば、それはたつた１つで
ある。少数の経路が異なるプロセツサ間で確立さ
れた後に、回路網における他の出所がそれらの行
先の１つに対する伝送経路を確立することは益々
困難になつてくる。 上述のBolton et alの出願のスイツチに対する
クリア信号の提供は、一定の範囲にわたつて有効
な伝送経路を自由にした。しかしながら、どの特
定のポートも１組の同時伝送経路のみを取扱うこ
とができた。 そのために、いくつかの異なる伝送経路を調整
することができる並行処理プロセツサの非同期式
の回路網のためのポートを提供することがこの発
明の目的である。 経路に沿つた特定のメツセージの伝送の期間中
に連続的に専用されないいくつかの伝送経路を有
する非同期式の回路網のポートを提供することが
この発明の他の目的である。 さらに、回路網における特定の経路が適正に動
作していないことが判断されたときに、クリアさ
れまたはリセツトされるいくつかの伝送経路を有
する非同期式の回路網のポートを提供することが
この発明の他の目的である。 発明の概要 上述のこの発明の目的を達成するために、この
発明は並行処理プロセツサの非同期式の速度に依
存しない回路網におけるノードとしての５ポート
モジユールに関し、モジユールの各々のポート
は、入力セレクタスイツチおよび出力アービタス
イツチを含み、各々のセレクタスイツチは出力ア
ービタスイツチ（それ自身のポートと関連するア
ービタスイツチを除く）の各々に対して１つずつ
設けられた、複数の出力チヤネルを有する。各々
のセレクタスイツチは、非同期式の速度に依存し
ないメツセージにおいて受信された開始ビツトに
従つて、特定の出力チヤネル（アービタスイツ
チ）を選択させられる。この方法では、調節され
得る同時メツセージの平均数はより少ないけれど
も、この発明のモジユールは、ノードによるブロ
ツクなしに、５つに及ぶ同時非同期式メツセージ
伝送を調節することができる。各々のアービタお
よびセレクタスイツチには、ノードのブロツクが
発生した場合に、特定の伝送経路を形成する対応
するアービタおよびセレクタスイツチをリセツト
するクリア信号に応答する回路が設けられる。 この発明の特徴は、非同期式の速度に依存しな
い回路網のための多重ポートモジユールにあり、
この多重ポートモジユールの各々のポートは、１
つの入力セレクタスイツチを含み、この入力セレ
クタスイツチは、残りの出力ポートのアービタス
イツチの各々に対して１つずつ設けられた複数の
出力チヤネルを有している。

【図面の簡単な説明】

この発明の上述のそして他の目的、特徴および
長所は、以下の明細書の考察から容易に明白とな
るであろう。 第１Ａ図および第１Ｂ図は、先行技術の回路網
とそれに応答するノードとを表わす図である。 第２Ａ図はこの発明の多重ポートモジユールの
概略図である。 第２Ｂ図はこの発明を使用する非同期式の速度
に依存しない回路網の全体図である。 第３Ａ図はこの発明に使用されるメツセージフ
オーマツトを表わす図である。 第３Ｂ図はこの発明に使用されるチヤネルを表
わす図である。 第４図はこの発明のセレクタスイツチの詳細を
示す図である。 第５図はこの発明に使用されるアービタスイツ
チの全体的なブロツク図である。 第６Ａ図ないし第６Ｄ図はこの発明のアービタ
スイツチの詳細を示す図である。 発明の全体的な説明 この発明の４路アービタおよびセレクタスイツ
チを使用することの長所は、そのようなスイツチ
を使用する並行非同期式回路網を先行技術の対応
する回路網と比較することによつて説明される。
そのような先行技術の並行回路網は第１Ａ図に描
かれ、各々のプロセツサ記憶モジユール１０は、
速度に依存しないアービタおよびセレクタスイツ
チの六角形の形状１１から形成される最も近い隣
接したスイツチング回路網によつて共に結合され
る。第１Ａ図において、３つの六角形の形状１１
は対応するプロセツサ記憶モジユール１０を回路
網に結合するように要求される。各々の六角形の
形状のより詳細な図は、第１Ｂ図に描かれ、３つ
のアービタスイツチ１２および３つのセレクタス
イツチ１３が使用されている。これらのアービタ
およびセレクタスイツチは、２路スイツチであ
る。第１Ｂ図において、そのような六角形の形状
は３つの異なる出所から伝送を受信し、３つの異
なる行先に伝送を与え、そしてこのために３つの
そのような形状は、各々のプロセツサ記憶モジユ
ールを回路網の方形マトリツクスタイプにおける
４つの最も近い隣接するものに結合することが要
求される。 第１Ｂ図において六角形の形状は、Ａ入力およ
びＡ出力が双方向性のポートその他の形成する３
つのポートモジユールを表わす。 先行技術からの区別として、この発明は４路ア
ービタおよびセレクタスイツチを使用し、それら
が結合されて５路ポートを形成する態様は第２Ａ
図に示され、５つの４路セレクタ２３は別々の非
同期式メツセージを受信して５つの４路アービタ
スイツチ２２の１つに転送し、制限は、与えらえ
たポートに対する入力受信セレクタはそのメツセ
ージをそのポートに対する対応する出力アービタ
に転送することができないということである。最
も近い隣接したマトリツクスタイプの回路網は、
第２Ｂ図に描かれるように実現される。 選択することができる出力ポートの数が２つだ
けなので入力してくるメツセージの最初のビツト
のみが適当な出力ポートを選択するのに必要とさ
れる先行技術の２路セレクタスイツチとは異なつ
て、この発明の４路アービタおよびセレクタスイ
ツチによれば、入力してくるメツセージの最初の
２ビツトが要求されることが評価されるであろ
う。 より重要なことは、先行技術とは異なつて、特
定の入力ポート上の入力してくるメツセージはど
の出力ポート（その対応するポートを除く）を
も、もしもその特定の出力ポートのアービタが別
のポートによるメツセージ伝送のために既に選択
されてはいないのであれば、ノードによるブロツ
クなしに選択することができるということは第２
Ａ図から評価されるであろう。 先行技術の回路網と同様に、ノード間の伝送は
非同期式であり、４路セレクタスイツチの各々に
よるスイツチングが伝送されるメツセージの経路
指定フイールドにおける最初の２ビツトによるも
のであるということを除いて、直列の態様におけ
るものであり、メツセージおよびその経路指定フ
イールドがセレクタスイツチを介して通過するに
つれてビツトは取除かれる。このように、経路指
定フイールドは、メツセージが回路網を通過する
ときにメツセージに対する経路指定マツプとして
役立つ。そのような直列伝送を調整するために、
プロセツサと各々のモジユールのメモリとの間の
データ伝送は通常並列の態様にあるので、第２Ｂ
図のプロセツサ記憶モジユール２０の各々には、
並列−直列バツフアレジスタを含む対応する通信
インタフエース２０ｂが設けられる。 メツセージ伝送のフオーマツトは、第３Ａ図に
描かれ、そしてデータフイールドが後に続き、そ
の後メツセージ終了信号が続く経路指定フイール
ドによつて（右から左へ）開始される。各々のス
イツチ間のインターフエイスは、第３Ｂ図に描か
れ、反対方向に伝送のための各々のポートによつ
て２つのそのようなインターフエイスが要求され
ることが理解される。各々のインターフエイスは
信号回線のデータグループと信号回線のクリアグ
ループとを含む。 第３Ｂ図に描かれるように、データグループは
順方向における３つの信号回線、すなわち“Ｔ”
（真）、“Ｆ”（偽）、そしてメツセージ終了信号を
発生する“Ｅ”（終了）から構成される。逆方向
において、データグループはまた、各々のデータ
キヤラクタの伝送を肯定応答する“VEFT”（不
在、終了、偽、真）を含み、非同期式伝送を調整
する各々のスイツチ間の肯定応答が要求される。 信号回線のクリアグループは、順方向信号
“Ｃ”の（クリア）および逆方向信号“VC”（不
在クリア）を使用する。メツセージ伝送の完了を
妨げる誤動作のために伝送経路がブロツクされた
場合は、信号のクリアグループは１またはそれ以
上の伝送経路をクリアしまたはリセツトするため
に使用される。システムは、まだ発生していない
事象（しかし結局は発生する）と決して発生しな
い事象とを区別することができないので、“クリ
ア”の特徴なしでは、どのような純粋の非同期式
システムも“ブロツク”され得る。このように、
必要とされる伝送経路が“ブロツク”されたこと
をいずれかの伝送プロセツサが判断したときはい
つでも、そのプロセツサは回路網を介して経路を
クリアするクリア信号を発生する。そのクリア信
号によつて破損されるかもしれないメツセージ
は、結局それらの送信によつて再度伝送される。

【発明の詳細な説明】

非同期式の速度に依存しない回路網の動作を調
整するために、回路網における各々のノードまた
はセル間の“初期手順”プロトコールが使用され
る。すなわち、信号は回路網における伝送ノード
から次のノードへの回線上に配置され、送信ノー
ドおよび受信ノード間のバスまたはチヤネルを表
わす第３Ｂ図に示されているように、次のノード
が信号の受信を肯定応答信号で肯定応答するま
で、それはそこに留まる。さらに、いくつかの種
類の信号は、受信ノードまたはセルによつて検出
されるために送信されなければならないというこ
とは第３Ｂ図から認識されるであろう。すなわ
ち、もしも“１”ビツトが送信されるべきなら
ば、信号は真回線“Ｔ”上に配置され、そしても
しも“０”ビツトが伝送されるべきならば、信号
は偽回線“Ｆ”上に配置される。メツセージの最
後で、信号はメツセージ終了回線“Ｅ”上に配置
され、これらの信号の各々は、その信号に肯定応
答するように不在、終了、偽、真回線VEFT上に
配置された復帰信号によつて肯定応答されなけれ
ばならない。 非同期式の速度に依存しない伝送を調整する特
定の回路は、本質的に、メモリまたはラツチタイ
プの装置であるいわゆる一致ゲートすなわちＣ−
エレメントであり、これらの装置は、入力が互い
に一致しない限りその前の状態を維持するが、し
かしそれらが同じ値を含むときはいつでもその入
力の状態に向かつて切換わる。種々のタイプの一
致ゲートは、純粋の一致ゲート、一致および能動
化ゲート、そして一致およびクリアゲートとして
創作され得る。そのようなゲートは上述のClark
の特許および上述のBoltonの出願において詳細
に描かれ説明されており、それらはこの発明のア
ービタおよびセレクタスイツチにおいて数多くの
方法で使用されているが、ここではこれ以上説明
はしない。 上述のBarton et alの特許において示された
ように、完全な回路網はアービタスイツチまたは
セレクタスイツチによつてのみ創作され、しかし
２双向性伝送が要求されるときには双方使用する
のが好ましい。この発明のアービタおよびセレク
タスイツチがそのような回路網に適用され得る一
方で、以下に説明される特定の実施例は、入力ポ
ートが、対応する出力ポートを形成するアービタ
スイツチの各々と特定的に結合するセレクタスイ
ツチであるようなこの発明の５ポートモジユール
に対し特に適用される。このために、５ポートモ
ジユールに入力し出力される外部信号回線に加え
て、５ポートモジユール内に他の信号回線が存在
する。さらに、アービタスイツチは、速度に非依
存ではないがしかしそれにもかかわらず５ポート
モジユールの非同期式機能に影響を与えないいく
つかの信号回線を含んでいる。 非同期式回線網に対する一致ゲートの初期手順
機能は、以下の態様で達成される。一致ゲートは
２つの入力を有し、その１つは先行するゲートか
らのものであり、他の入力信号は後続のゲートの
反転された出力信号である。先行するゲートから
のハイの信号が存在しないときに、このゲートの
出力はローになる。ハイ信号が先行するゲートか
ら受信されたときに、後続のゲートの反転された
出力はまたハイになり、このゲートはハイレベル
に切換わり、そしてその反転された出力は、信号
の受信に対し肯定応答するために先行するゲート
に伝送されるローレベル信号に切換わる。これは
先行するゲートからの出力信号をローにする。同
時に、後続のゲートはハイの出力信号を発生し、
その出力信号の反転は、その出力信号をローに変
換するこのゲートその他に与えられる。 セレクタスイツチ 第４図を参照すると、セレクタスイツチが描か
れている。そこに示されるように、スイツチは入
力してくる信号を受信し、そしてチヤネル２９上
に不在または肯定応答信号を伝送し、そしてこれ
らの信号を４つの別々のチヤネル３０，３１，３
２および３３へ、かつそれらから転送する。上述
のように、セレクタは最初に入力してくる２ビツ
トをデコードし、どの出力チヤネルが選択される
べきかを決定しそしてこれらのビツトは放棄され
る一方で、残りの経路指定メツセージおよびその
対応するデータフイールドおよび終了信号はすべ
てのチヤネルに伝送される。そのため、もしもメ
ツセージの先端ビツトが各々偽または真であれ
ば、その先端ビツトは第４図の一致ゲート１０１
または１０４にラツチされる。そのビツトが肯定
応答された後に、それは一致ゲート１０２または
１０５にロードされる。これはその後、一致ゲー
ト１０３および１０６を能動化してメツセージの
第２のビツトを適当なゲートにロードさせる。第
２のビツトが肯定応答された後に、２つのビツト
は、セレクタにおける４つの一致ゲート１０７な
いし１１０の１つを能動化するのに使用される。
能動化された一致ゲートはその後、一致ゲート１
０１ないし１０６を不能化し、そしてメツセージ
の残りの伝送期間中にアクテイブに保持される。
能動化された一致ゲートは、メツセージの終了ビ
ツト“Ｅ”が、伝送の受信のために選択された対
応するアービタによつて受信されるまで、それ自
身をクリアしない。 肯定応答NORゲート１１２は、メツセージの
１ビツトが受信されたことまたは受信器が別のビ
ツトを受信することが可能な状態にあることを前
段に信号で知らせるのに用いられる。それはメツ
セージの第１および第２の先端ビツトの受信およ
び記憶と、選択されたアービタによる後続のビツ
トの受信とによつて始動される。 第４図のセレクタの回路は２つの動作状態、す
なわち遊びと使用中とを有している。もしも、ク
リア信号を受信したときにセレクタが遊び状態に
あれば、セレクタによるクリア信号の肯定応答が
不在または肯定応答信号の送信ノードへの伝送に
よつてなされるということを除いて何事も起こら
ない。これはNORゲート１１１および１１２に
関連してANDゲート１１３によつて完成される。
もしも、クリア信号が受信されたときにセレクタ
が使用中であれば、そのときは一致ゲート１０１
ないし１０６はクリアされる。クリア信号はその
後、経路における選択されたアービタに送信され
る。そのアービタによるクリア信号の肯定応答の
ときに、保持一致ゲート１０７ないし１１０はク
リアされる。この動作は、ゲート１１１ないし１
１２への入力がすべて０であることを確保し、セ
レクタがクリアされたことを示している。この状
態が発生したときに、NANDゲート１１３はク
リア信号の受信に肯定応答し、そしてこれはクリ
ア信号の送信を停止させるために伝送ノードに信
号を送る。 アービタスイツチ 上述のように、各々の入力ポートセレクタは、
種々の出力ポートアービタに対するそのすべての
出力経路の上に入力してくるデータおよび関連す
る情報を配置し、その後経路指定データの最初の
２つのビツトに従つて選択された特定のアービタ
に信号を送信する。そのようなアービタスイツチ
は、第５図において概略的にブロツク図で示さ
れ、そのすべてが同一のアービタを要求する４つ
の異なるセレクタ出力間で選択するアービトレー
シヨン論理３５と、選択されたセレクタからデー
タおよび関連情報を受信しかつ回路網における次
のノードに伝送するマルチプレクサ３６と、クリ
ア論理３７とを含む。 第５図におけるアービトレーシヨン論理３５は
第６Ａ図においてより詳細に描かれている。第６
Ａ図のアービトレーシヨン回路はアービタスイツ
チの明瞭な部分である。それは、４つのメツセー
ジのどれがアービタ入力に最初に到着したかを判
断するのに使用される。通常の動作条件下におい
ては、一致ゲート３０３および３０５への入力の
１つにおける信号の存在は、メツセージが到着し
たことを示す。一致ゲート３０５の出力は“真”
になり、NANDゲート３０６の出力を“偽”に
する。NANDゲート３１３の出力は“真”とな
り、NANDゲート３３３を“偽”にする。NOR
ゲート３３５はその後“真”に駆動され、メツセ
ージが現われたチヤネルに対する選択を断定す
る。 １以上のメツセージが同時に到着したときに、
交差結合されたNANDゲート３０６および３１
２，３２５および３３１，３３３および３３４か
らもたらされるアービトレーシヨンの２つのレベ
ルは、どの信号が最初に到達したかを決定する。
どの信号も他の信号に対する固有の優先順位を有
していない。信号に割合てられた唯一の優先順位
は、それらの到着順位の結果である。結局、すべ
てのメツセージはアービタスイツチを介して送信
される。 信号ＡないしＦを発生するのに使用される論理
要素の機能は、２重折返し型である。それらは、
終了ビツトが受信されたときに交差結合された
NANDゲートの出力が変化することを防ぎ、そ
の後、アービタスイツチと通信するセレクタにお
ける保持一致ゲートをリセツトする。終了ビツト
がアービタスイツチに記憶されるまで、この論理
はアービトレーシヨン回路の状態が変化すること
を許さないであろう。 エツジ検出論理（ゲート３０３−３０５，３０
９−３１０，３２２−３２４および３２８−３３
０）は異常な動作状態下において使用される。も
しもこの論理への入力が“真”となり、そしてそ
の後、そのレベルにおいて“固定”に維持される
ならば、この論理は、１つのチヤネルが永続的に
選択されないように交差結合されたNANDゲー
トに対する入力を不能化するのに使用される。チ
ヤネルは、クリア信号が初めて受信されるまで永
続的に選択されるであろう。クリア信号が受信さ
れたときに、“固定”チヤネルは永続的に選択さ
れない。 第５図のマルチプレクサ回路３６は、第６Ｂ図
により詳細に描かれている。この回路は、アービ
タスイツチに対する４つの入力チヤネルを１つの
出力チヤネルに結合するのに使用される４つの論
理要素５０１−５０４，５０５−５０８，５０９
−５１２および５１３−５１６の４つの同一の組
を有している。４つの各々のセツトは、第６Ａ図
のアービトレーシヨン回路からの異なる選択回線
によつて能動化される。セツトの出力は、NOR
ゲート５１７とNANDゲート５１８および５１
９との方法によつて結合される。これらのゲート
の出力は、記憶要素一致ゲート５２３−５２５に
記憶される。チヤネルの１つが能動化されたとき
に、メツセージビツトは記憶要素に多重化され、
そしてNORゲート５２９、インバータ５３０、
４つの肯定応答ANDゲート５０１，５０５，５
０９および５１３の１つを介して肯定応答され、
そしてその後、伝送セレクタに戻される。 第５図のクリア論理３７は第６Ｃ図および第６
Ｄ図に明瞭に詳細に示されている。出力スイツチ
が３つの状態、すなわちアービタ遊び、アービタ
使用中かつ能動チヤネル上でクリア信号受信、ア
ービタ使用中かつ選択されしかし不能チヤネル上
でクリア信号受信のうちの１つであるときに、ク
リア信号は発生し得る。３つのすべての場合に、
クリア信号の受信は同一の態様で生じる。クリア
信号はアービタへの入力チヤネル上において受信
され、そしてそれは、チヤネルに依存する第６Ｃ
図のクリア一致ゲート２０３，２０９，２１５お
よび２２１への入力である。アービタがクリア信
号を受信するためには、前のセレクタは使用中で
なければならない。これは、クリア一致ゲートが
能動化されそしてクリア信号がクリア記憶一致ゲ
ート２０５，２１１，２１７および２２３の出力
上に現われることを意味する。 もしもアービタが遊びであるならば、そのとき
は第６Ｄ図のNORゲート４０４の出力は“真”
となり、これは一致ゲート４２６の出力を、それ
自身をクリアするようにアービタに強制する
“真”にする。 もしもアービタが使用中でありかつクリア信号
が能動チヤネル上で受信されるならば、そのとき
はNANDゲート４１１の出力は前の場合と同一
の効果を有する“真”となる。 もしもアービタが使用中でありかつクリア信号
が選択されしかし不能であるチヤネル上で受信さ
れたならば、そのときはNANDゲート４２１の
出力は“真”となる。NANDゲート４２２の出
力は順番に“偽”となる。これはその先端ビツト
が回路網からクリアされたメツセージの残りを除
去するのに使用される放棄回路を能動化する。こ
の回路は第６Ｂ図の論理ゲート５２６−５２８か
ら構成される。その図において、NANDゲート
５２６はアービトレーシヨン論理において終了ビ
ツト検出を“だます”のに使用される。これは、
アービトレーシヨン論理が状態を変えさせられる
前に完全なメツセージが回路網からクリアされる
ことを保証するために実行される。NORゲート
５２７および５２８は、記憶一致ゲート５２３−
５２５がクリア信号を受信すると直ちにクリアさ
れるので、通常の肯定応答プロセスをバイパスす
るのに使用される。メツセージの終了ビツトが受
信されたときに、セレクタスイツチが終了ビツト
の伝送を停止するまで、それは検出され、肯定応
答され、そしてアービタスイツチの残りのクリア
を禁止するのに使用される。終了ビツトが一旦放
棄されると、第６Ｄ図の一致ゲート４２６は能動
化され、そしてアービタの残りはクリアされる。 ３つのすべての場合において、アービタスイツ
チが一旦クリアされると、第６Ｂ図のNORゲー
ト５３１へのすべての入力は“偽”となり、そし
てNANDゲート５３２へのすべての入力は“真”
となる。これらの状態が一旦“真”になると、ク
リア信号は経路における次のセレクタに伝播させ
られる。 速度に依存しない回路 この発明の５ポートモジユールは速度に依存し
ないブラツクボツクスとして機能するが、回路は
速度に依存する要素を含んでいる。速度に依存す
る要素が５ポートモジユールの動作に逆に影響を
及ぼさないことを保証するために注意が払われな
ければならない。速度依存の発生のすべては、２
つのカテゴリーすなわち一致ゲートにおける“フ
イードバツク”および信号が同一の論理に到達す
るために異なる２つの経路を通過する単純な競合
状態の１つに分類され得る。 結論 ５ポートモジユールは、回路網が非同期式でか
つ速度に依存いない並行処理プロセツサのマトリ
ツクス回路網における複数のノードの１つして使
用するものとして開示された。モジユールの各々
のポートには入力セレクタスイツチおよび出力ア
ービタスイツチが設けられている。各々のセレク
タスイツチには、それ自身のポートと関連するも
のを除いてアービタスイツチの各々に結合するた
めの複数の出力チヤネルが設けられている。この
態様において、いくつかの同時非同期式メツセー
ジ伝送は、ノードによるブロツクなしに、ノード
によつて取扱われる。これらのスイツチの各々
は、特定のスイツチにおける誤動作のために特定
の伝送経路がブロツクされることが判断されたな
らば、そのスイツチをリセツトするクリア信号を
受信するようにされている。もしも遊びセレクタ
スイツチによつてクリア信号が受信されれば、そ
れは終了する。もしもセレクタスイツチチヤネル
のどれか１つが使用中であれば、セレクタスイツ
チはリセツトされそしてクリア信号はチヤネルに
沿つて対応するアービタスイツチに伝播される。
クリア信号がアービタスイツチによつて受信され
たときに、それはクリアされあるいはリセツトさ
れ、そしてクリア信号は次のノードに伝送され
る。 この発明の１つの実施例について開示された
が、請求されたように発明の精神および範囲から
離れることなく、変化と変更がなされ得るという
ことは当業者にとつて明白である。