JPS63257052A - マルチプロセツサシステム - Google Patents
マルチプロセツサシステムInfo
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- JPS63257052A JPS63257052A JP62090741A JP9074187A JPS63257052A JP S63257052 A JPS63257052 A JP S63257052A JP 62090741 A JP62090741 A JP 62090741A JP 9074187 A JP9074187 A JP 9074187A JP S63257052 A JPS63257052 A JP S63257052A
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- Japan
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- processor
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- processors
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- 230000008878 coupling Effects 0.000 claims abstract description 20
- 238000010168 coupling process Methods 0.000 claims abstract description 20
- 238000005859 coupling reaction Methods 0.000 claims abstract description 20
- 230000015654 memory Effects 0.000 claims abstract description 19
- 238000000034 method Methods 0.000 claims abstract description 8
- 238000010586 diagram Methods 0.000 description 7
- 230000006870 function Effects 0.000 description 3
- 238000004891 communication Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/173—Interprocessor communication using an interconnection network, e.g. matrix, shuffle, pyramid, star, snowflake
- G06F15/17356—Indirect interconnection networks
- G06F15/17368—Indirect interconnection networks non hierarchical topologies
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- Mathematical Physics (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、高速のデータ転送交換機能を有するプロセ
ッサ結合装置によってローカルメモリを持ったプロセッ
サが多数個結合され、大量データを並列に高速処理する
マルチプロセッサシステムに関するものである。
ッサ結合装置によってローカルメモリを持ったプロセッ
サが多数個結合され、大量データを並列に高速処理する
マルチプロセッサシステムに関するものである。
従来から、ローカルメモリを持つプロセッサを多数個結
合して構成するマルチプロセッサシステムについては各
種の結合形態が提案されているが、主なものとしてはハ
ス結合型とクロスバ−スイッチ結合型とが知られている
。
合して構成するマルチプロセッサシステムについては各
種の結合形態が提案されているが、主なものとしてはハ
ス結合型とクロスバ−スイッチ結合型とが知られている
。
上記ハス結合型は、複数本のデータ並びに制御線から成
るバスによってローカルメモリを持つプロセッサを複数
個結合する形態であるが、通常、複数のプロセッサは並
列入出力リンク又は通信リンクを介して結合され、プロ
セッサ間の通信は入出力命令で実現される。ところが、
このようなハス結合型は、情報の転送には入出力操作が
必要であり、また、経済的ではあるがプロセッサ数が増
えるにつれて情報の転送レ−１−が低下するという問題
点があるので、比較的小規模なマルチプロセッサシステ
ムにしか使用されていない。
るバスによってローカルメモリを持つプロセッサを複数
個結合する形態であるが、通常、複数のプロセッサは並
列入出力リンク又は通信リンクを介して結合され、プロ
セッサ間の通信は入出力命令で実現される。ところが、
このようなハス結合型は、情報の転送には入出力操作が
必要であり、また、経済的ではあるがプロセッサ数が増
えるにつれて情報の転送レ−１−が低下するという問題
点があるので、比較的小規模なマルチプロセッサシステ
ムにしか使用されていない。
一方、上記クロスバ−スイッチ結合型の従来例としては
、第５図に示されるような京都大学のへＤＥ’ＮＡコン
ピュ」り（Ｔ−Ｎｏｇｉ、 ” ＴＩＩＥ ＡＤＩｌ
ｉＮＡＣＯＭＰＩＩＴＥＲｎ、Ｉｎｔｅｒｎａｔｉｏｎ
ａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ａｐｐｌｉｅ
ｄＭａｔ）＋ｅｍａｔｉｃｓ ａｎｄ Ｉｎｆｏｒｍａ
ｔｉｏｎ ５ｃｉｅｎｃｅ 、 Ｋｙｏｔ。
、第５図に示されるような京都大学のへＤＥ’ＮＡコン
ピュ」り（Ｔ−Ｎｏｇｉ、 ” ＴＩＩＥ ＡＤＩｌ
ｉＮＡＣＯＭＰＩＩＴＥＲｎ、Ｉｎｔｅｒｎａｔｉｏｎ
ａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ａｐｐｌｉｅ
ｄＭａｔ）＋ｅｍａｔｉｃｓ ａｎｄ Ｉｎｆｏｒｍａ
ｔｉｏｎ ５ｃｉｅｎｃｅ 、 Ｋｙｏｔ。
Ｕｎｉｖｅｒｓｉｔｙ、 １９８２）が知られている。
第５図において、５１及び５２はＸ方向及びＹ方向にそ
れぞれ配置されたローカルメモリＭを持ったプロセッサ
Ｐであり、任意のプロセッサ間でデータ交換ができるよ
うにＮｘＭのマトリクス状にバッファメモリ５３が設け
られている。ところが、このような結合形態では、例え
ばＸ方向の複数のプロセッサ５１がＹ方向の同一のプロ
セッサ５２にデータを転送しようとした時に、その中か
ら１台のプロセッサを選択するいわゆる経路選択の制御
回路及びバッファメモリ５３が必要とされ、プロセッサ
数が増えるにつれてその制御回路が複雑化するとともに
、バッファメモリ５３の容量が多量に必要となり、経済
性に問題がある。
れぞれ配置されたローカルメモリＭを持ったプロセッサ
Ｐであり、任意のプロセッサ間でデータ交換ができるよ
うにＮｘＭのマトリクス状にバッファメモリ５３が設け
られている。ところが、このような結合形態では、例え
ばＸ方向の複数のプロセッサ５１がＹ方向の同一のプロ
セッサ５２にデータを転送しようとした時に、その中か
ら１台のプロセッサを選択するいわゆる経路選択の制御
回路及びバッファメモリ５３が必要とされ、プロセッサ
数が増えるにつれてその制御回路が複雑化するとともに
、バッファメモリ５３の容量が多量に必要となり、経済
性に問題がある。
以上述べた従来のローカルメモリを持つプロセッサを多
数台結合するハス結合型やクロスノー−スイッチ結合型
のマルチプロセッサシステムでは、プロセッサ数が増え
るにつれて、それぞれ情報の転送レートが低下すること
や、経路選択の制御回路の複雑化とバッファメモリの容
量増加等の問題点があり、大規模なマルチプロセッサシ
ステムを構成するには不適当であった。
数台結合するハス結合型やクロスノー−スイッチ結合型
のマルチプロセッサシステムでは、プロセッサ数が増え
るにつれて、それぞれ情報の転送レートが低下すること
や、経路選択の制御回路の複雑化とバッファメモリの容
量増加等の問題点があり、大規模なマルチプロセッサシ
ステムを構成するには不適当であった。
この発明は、複雑な構造を持つ大量データを並列に高速
処理するマルチプロセッサシステムにおいて、上記のよ
うな問題点を解消するためになされたもので、ローカル
メモリを持つプロセ・ノサの多数個を複数ポート等を有
するプロセ・ノサ結合装置を用いてプロセッサハス（Ｃ
ＰＵハス）を介して直接結合し、情報の転送レートの低
下を防くとともに、簡単な回路構成で大規模で信頼性が
高く比較的に安価なマルチプロセ・ノサシステムを提供
することを目的とする。
処理するマルチプロセッサシステムにおいて、上記のよ
うな問題点を解消するためになされたもので、ローカル
メモリを持つプロセ・ノサの多数個を複数ポート等を有
するプロセ・ノサ結合装置を用いてプロセッサハス（Ｃ
ＰＵハス）を介して直接結合し、情報の転送レートの低
下を防くとともに、簡単な回路構成で大規模で信頼性が
高く比較的に安価なマルチプロセ・ノサシステムを提供
することを目的とする。
この発明に係るマルチプロセッサシステムは、ローカル
メモリＭを持つプロセッサ１１の多数個を、ｎ個の入カ
ポ−）２１．ｎ個の出力ポート２２及びプロセッサ・バ
ス・インタフェース２３を備えるプロセッサ結合装置１
２をノードとして２２に到着するパケットの要素バイト
（先頭バイト３１、通常データバイト３２、終了バイト
３３）を時分割で処理するようにしたものである。
メモリＭを持つプロセッサ１１の多数個を、ｎ個の入カ
ポ−）２１．ｎ個の出力ポート２２及びプロセッサ・バ
ス・インタフェース２３を備えるプロセッサ結合装置１
２をノードとして２２に到着するパケットの要素バイト
（先頭バイト３１、通常データバイト３２、終了バイト
３３）を時分割で処理するようにしたものである。
この発明におけるプロセッサ結合装置には各ポート毎に
状態情報を管理する状態レジスタを設け、全入出力ポー
トは順番に時分割でバケットの要素バイトを処理する。
状態情報を管理する状態レジスタを設け、全入出力ポー
トは順番に時分割でバケットの要素バイトを処理する。
すなわち、各ポートに到着する可変長パケットの要素バ
イトは先頭バイト、通常データバイト、終了バイトによ
りそれぞれ異なる処理が状態レジスタの内容を見ながら
時分割で一５＝ 行われ、プロセッサ結合装置内に複数経路が同時並列的
に開設され高速データ転送が行われる。
イトは先頭バイト、通常データバイト、終了バイトによ
りそれぞれ異なる処理が状態レジスタの内容を見ながら
時分割で一５＝ 行われ、プロセッサ結合装置内に複数経路が同時並列的
に開設され高速データ転送が行われる。
以下、この発明の一実施例を図について説明する。第１
図はこの実施例のマルチプロセッサシステムの構成を示
すブロック図であり、１１はローカルメモリＭを持った
プロセッサＰ、１２は４個の入力ポート、４個の出力ポ
ート及びプロセッサ・バス・インタフェースを有するプ
ロセッサ結合装置であり、このプロセッサ結合装置１２
をノードとして用いて結合、構成している。
図はこの実施例のマルチプロセッサシステムの構成を示
すブロック図であり、１１はローカルメモリＭを持った
プロセッサＰ、１２は４個の入力ポート、４個の出力ポ
ート及びプロセッサ・バス・インタフェースを有するプ
ロセッサ結合装置であり、このプロセッサ結合装置１２
をノードとして用いて結合、構成している。
第２図はこの実施例におけるプロセッサ結合装置１２の
ブロック図である。プロセッサ結合装置１２には複数（
この場合４個）の人力ポート２１、出力ポート２２、プ
ロセッサ・バス・インタフェース２３の他に経路選択制
御回路２４、後述する状態レジスタ２５が備えられてい
る。入力ポート２１と出力ポート２２とはそれぞれ独立
しており、プロセッサ・バス・インタフェース２３も含
めると５対５の接続形態となっており、最大５本の経６
一 路が同時に開設される。すなわちｎ個の入力ポー３ｎ個
の出力ポート及びプロセッサ・バス・インタフェースを
備えるプロセッサ結合装置であれば、最大ｎ＋１本の経
路か同時に開設されることになる。
ブロック図である。プロセッサ結合装置１２には複数（
この場合４個）の人力ポート２１、出力ポート２２、プ
ロセッサ・バス・インタフェース２３の他に経路選択制
御回路２４、後述する状態レジスタ２５が備えられてい
る。入力ポート２１と出力ポート２２とはそれぞれ独立
しており、プロセッサ・バス・インタフェース２３も含
めると５対５の接続形態となっており、最大５本の経６
一 路が同時に開設される。すなわちｎ個の入力ポー３ｎ個
の出力ポート及びプロセッサ・バス・インタフェースを
備えるプロセッサ結合装置であれば、最大ｎ＋１本の経
路か同時に開設されることになる。
第３図はパケット形式を示す図であり、第２図に示した
経路選択制御回路２４の経路選択（ルーチング）の制御
は、パケットの先頭バイト３１に書かれている行先プロ
セッサ番号より、例えば送出先の出力ポート２２を選択
することにより行われる。この時、パケットがそれぞれ
異なる送出先の出力ポート２２へ再送出され、行先出力
ポート２２が競合しない場合にはデータ転送は同時並列
的に実行され、データ交換転送機能は最大となる。
経路選択制御回路２４の経路選択（ルーチング）の制御
は、パケットの先頭バイト３１に書かれている行先プロ
セッサ番号より、例えば送出先の出力ポート２２を選択
することにより行われる。この時、パケットがそれぞれ
異なる送出先の出力ポート２２へ再送出され、行先出力
ポート２２が競合しない場合にはデータ転送は同時並列
的に実行され、データ交換転送機能は最大となる。
また、各出カポ−１−２２には転送されるデータの誤読
の解消や転送効率向上のために、先に入力されたデータ
から順に処理して出力するＦ ＩＦＯ（ｆ ｉｒｓ ｔ
ｉｎ ｆｉｒｓｔ ｏｕｔ）型のハソファメモリが設け
られている。さらに、ノード内のデータ交換転送機能を
高めることを目的とし、経路の同時並列開設及びデータ
並列転送を可能とするために、第２図に示したプロセッ
サ結合装置１２には各ポート２１゜２２毎に状態情報を
管理する状態レジスタ２５を設けており、各ポート２１
２２に到着する可変長パケットの要素バイトは先頭ノ
＼イト３１、第２バイトである通常データバイト３２、
・・・、終了バイト３３によりそれぞれ異なる処理が状
態レジスタ２５の内容を見ながら時分割で行われる。
の解消や転送効率向上のために、先に入力されたデータ
から順に処理して出力するＦ ＩＦＯ（ｆ ｉｒｓ ｔ
ｉｎ ｆｉｒｓｔ ｏｕｔ）型のハソファメモリが設け
られている。さらに、ノード内のデータ交換転送機能を
高めることを目的とし、経路の同時並列開設及びデータ
並列転送を可能とするために、第２図に示したプロセッ
サ結合装置１２には各ポート２１゜２２毎に状態情報を
管理する状態レジスタ２５を設けており、各ポート２１
２２に到着する可変長パケットの要素バイトは先頭ノ
＼イト３１、第２バイトである通常データバイト３２、
・・・、終了バイト３３によりそれぞれ異なる処理が状
態レジスタ２５の内容を見ながら時分割で行われる。
第４図は、各ポートにおける状態レジスタが保持するス
テー１・番号と、各ステートにおけるパケットの要素バ
イトの処理を説明するためのフローチャートである。ス
テー）０（４１）においては、例えば第３図の先頭バイ
ト３１に書かれている行先プロセッサ番号によりデータ
送出先の出力ポート２２を選択するいわゆる経路選択の
処理を行う。
テー１・番号と、各ステートにおけるパケットの要素バ
イトの処理を説明するためのフローチャートである。ス
テー）０（４１）においては、例えば第３図の先頭バイ
ト３１に書かれている行先プロセッサ番号によりデータ
送出先の出力ポート２２を選択するいわゆる経路選択の
処理を行う。
ステート１ （４２）においては、前記選択された出力
ポート２２が動作中でＢｕｓｙか否かをチェ・ツクし、
Ｂｕｓｙでないときに限りその出力ポート２２を使用す
る使用権を得て、その出力ポート２２をＢｕｓｙにセッ
トする。ステー）２ （４３）においては、通常データ
バイト３２であるか終了パイ１−３３であるかを判別し
、通常データバイト３２であるときにはステート２の状
態のままで通常データバイト３２の転送処理を行い、一
方、終了バイト３３であるときには終了バイト３３の転
送処理を行い使用中の出力ポート２２のＢ ｕ ｓ ｙ
を解除し、ステート０に戻る。
ポート２２が動作中でＢｕｓｙか否かをチェ・ツクし、
Ｂｕｓｙでないときに限りその出力ポート２２を使用す
る使用権を得て、その出力ポート２２をＢｕｓｙにセッ
トする。ステー）２ （４３）においては、通常データ
バイト３２であるか終了パイ１−３３であるかを判別し
、通常データバイト３２であるときにはステート２の状
態のままで通常データバイト３２の転送処理を行い、一
方、終了バイト３３であるときには終了バイト３３の転
送処理を行い使用中の出力ポート２２のＢ ｕ ｓ ｙ
を解除し、ステート０に戻る。
各出力ポート２２は、このような状態レジスタ２５のス
テート管理により、時分割でパケットの要素バイトを処
理するので、プロセッサ結合装置１２内に複数経路が同
時並列的に開設され高速データ転送が行われる。
テート管理により、時分割でパケットの要素バイトを処
理するので、プロセッサ結合装置１２内に複数経路が同
時並列的に開設され高速データ転送が行われる。
なお、上記第４図に示すフローチャートに基づく動作説
明では出力ポート２２における状態レジスタ２５のステ
ート管理について述べたが、入力ポート２１における状
態レジスタ２５のステート管理によっても同様に時分割
でパケットの要素ノ＼イトが処理される。
明では出力ポート２２における状態レジスタ２５のステ
ート管理について述べたが、入力ポート２１における状
態レジスタ２５のステート管理によっても同様に時分割
でパケットの要素ノ＼イトが処理される。
以上のように本発明によれば、ローカルメモリを持つプ
ロセッサの多数個を、ｎ個の入力ポート。
ロセッサの多数個を、ｎ個の入力ポート。
ｎ個の出力ポート及びプロセッサ・バス・インタフェー
スを備えるプロセッサ結合装置をノーｌ・として用いて
結合、構成し、最大ｎ＋１本の経路を同時並列的に開設
しデータの並列転送を可能とするために、プロセッサ結
合装置には各ポート毎に状態情報を管理する状態レジス
タを設け、この状態レジスタの内容を見ながら各ポート
に到着するパケットの要素バイトを時分割で処理するよ
うに構成したことにより、ローカルメモリを持つプロセ
ッサの多数個を、プロセッサ結合装置を用いて容易に結
合することができるので、情報の転送レートの低下を防
くことができるとともに、簡単な回路構成で大規模で信
頼性が高く比較的安価なマルチプロセッサシステムを提
供できるという効果が得られる。
スを備えるプロセッサ結合装置をノーｌ・として用いて
結合、構成し、最大ｎ＋１本の経路を同時並列的に開設
しデータの並列転送を可能とするために、プロセッサ結
合装置には各ポート毎に状態情報を管理する状態レジス
タを設け、この状態レジスタの内容を見ながら各ポート
に到着するパケットの要素バイトを時分割で処理するよ
うに構成したことにより、ローカルメモリを持つプロセ
ッサの多数個を、プロセッサ結合装置を用いて容易に結
合することができるので、情報の転送レートの低下を防
くことができるとともに、簡単な回路構成で大規模で信
頼性が高く比較的安価なマルチプロセッサシステムを提
供できるという効果が得られる。
第１図は本発明の一実施例にるマルチプロセッサシステ
ムのブロック図、第２図はこの実施例に係るプロセッサ
結合装置のブロック図、第３図はパケット形式を示す図
、第４図はこの実施例に係る各ポ・７トにおける状態レ
ジスタが保持するステート番号と各ステートでのバケッ
トの要素バイトの処理を説明するためのフローチャート
、第５図は従来のマルチプロセッサシステムのブロック
図である。 １１・・・ローカルメモリを持つプロセッサ、１２・・
・プロセッサ結合装置、２１・・・人力ポート、２２・
・・出カポ−１−１２３・・・プロセッサ・パス・イン
タフェース、２５・・・状態レジスタ、３１・・・先頭
バイト、３２・・・通常データバイト、３３・・・終了
バイト、Ｍ・・・ローカルメモリ、Ｐ・・・プロセッサ
。 １１−一 ７斗１同 刀
ムのブロック図、第２図はこの実施例に係るプロセッサ
結合装置のブロック図、第３図はパケット形式を示す図
、第４図はこの実施例に係る各ポ・７トにおける状態レ
ジスタが保持するステート番号と各ステートでのバケッ
トの要素バイトの処理を説明するためのフローチャート
、第５図は従来のマルチプロセッサシステムのブロック
図である。 １１・・・ローカルメモリを持つプロセッサ、１２・・
・プロセッサ結合装置、２１・・・人力ポート、２２・
・・出カポ−１−１２３・・・プロセッサ・パス・イン
タフェース、２５・・・状態レジスタ、３１・・・先頭
バイト、３２・・・通常データバイト、３３・・・終了
バイト、Ｍ・・・ローカルメモリ、Ｐ・・・プロセッサ
。 １１−一 ７斗１同 刀
Claims (1)
- ローカルメモリを持つプロセッサの多数個を、ｎ個の入
力ポート、ｎ個の出力ポート及びプロセッサ・バス・イ
ンタフェースを備えるプロセッサ結合装置をノードとし
て用いて結合、構成し、大量データを並列に高速処理す
るマルチプロセッサシステムにおいて、最大ｎ＋１本の
経路を同時並列的に開設しデータの並列転送を可能とす
るために、上記プロセッサ結合装置には各ポート毎に状
態情報を管理する状態レジスタを設け、この状態レジス
タの内容を見ながら各ポートに到着するパケットの要素
バイトを時分割で処理することを特徴としたマルチプロ
セッサシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9074187A JPH0782478B2 (ja) | 1987-04-15 | 1987-04-15 | マルチプロセツサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9074187A JPH0782478B2 (ja) | 1987-04-15 | 1987-04-15 | マルチプロセツサシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63257052A true JPS63257052A (ja) | 1988-10-24 |
| JPH0782478B2 JPH0782478B2 (ja) | 1995-09-06 |
Family
ID=14007006
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9074187A Expired - Lifetime JPH0782478B2 (ja) | 1987-04-15 | 1987-04-15 | マルチプロセツサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0782478B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02240765A (ja) * | 1989-03-14 | 1990-09-25 | Sanyo Electric Co Ltd | 計算機のデータ通信システム |
| JPH0589066A (ja) * | 1990-05-08 | 1993-04-09 | Thinking Mach Corp | 多次元並列処理システム |
| US6229543B1 (en) | 1989-04-20 | 2001-05-08 | Hitachi, Ltd. | Microprocessor, and graphics processing apparatus and method using the same |
| US6571301B1 (en) | 1998-08-26 | 2003-05-27 | Fujitsu Limited | Multi processor system and FIFO circuit |
| US6727903B1 (en) | 1989-04-20 | 2004-04-27 | Hitachi, Ltd. | Microprocessor, and graphics processing apparatus and method using the same |
| JP2013529322A (ja) * | 2010-02-01 | 2013-07-18 | フィリップ・マネ | 高効率の埋め込み型均一マルチコアプラットフォーム用のタイルベースのプロセッサアーキテクチャーモデル |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56111931A (en) * | 1980-02-07 | 1981-09-04 | Nippon Telegr & Teleph Corp <Ntt> | Data transfer device |
-
1987
- 1987-04-15 JP JP9074187A patent/JPH0782478B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56111931A (en) * | 1980-02-07 | 1981-09-04 | Nippon Telegr & Teleph Corp <Ntt> | Data transfer device |
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| JP2013529322A (ja) * | 2010-02-01 | 2013-07-18 | フィリップ・マネ | 高効率の埋め込み型均一マルチコアプラットフォーム用のタイルベースのプロセッサアーキテクチャーモデル |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0782478B2 (ja) | 1995-09-06 |
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