JPS6367047A - パケツトスイツチ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、通信網を構成する重要な要素であるパケット
交換機等に使用するパケットスイッチに関するものであ
る。

〔従来の技術〕

従来、パケットスイッチとしては、バスマＩ〜リクスス
イッチが使用されていた。第８図（ａ）はパスマトリク
ススイッチの構成例を示すもので、回線１０１〜１．Ｏ
ｎからの入力パケットは、入力パケット処理装置（ＰＰ
Ｕ）３０１〜３０ｎで必要な処理が施され、出力パケッ
ト処理装置（Ｐ　Ｐ　Ｕ）３１１〜３］、ｍを指定する
ヘッダを付して行方向バス２０１〜２０ｎに送出される
。

クロスポイントエレメント（ＸＥ）４］１〜４−　ｎ　
ｍは、行方向パケットを監視し、４３　ｊの番号を有す
るクロスポイントエレメントは、ヘッダの宛先がｊのパ
ケット、すなわち、出力パケット処理装置３１Ｊに向か
うパケットのみを、後述するバッファに一時蓄積記憶す
る。クロスポイン１へエレメント４１１〜４ｎｍはバケ
ツ１〜を蓄積すると、列方向バスに対し、パケット送信
のためのバス使用要求を出す。バス制御回路３２１〜３
２ｍは列方向バス毎に、バスに接続される各クロスポイ
ン１−エレメントからの要求を検出し、制御し、一つの
クロスポイントエレメントに送出権を与え、バケツ１〜
の送出が行われる。

第８図（ｂ）は上記クロスポイントエレメント詳細な構
成を示すもので、行方向バス２００から入力されるパケ
ットデータは、制御回路４０１によってヘッダが監視さ
れ、前述の如く、特定のヘッダを有するもののみがバッ
ファ４００に取込まれる。

本バッファ４００は入力順にデータを出力する、いわゆ
る、ＦＩＦＯメモリである。

また、列方向バス（例えば、２１０）は、データバス２
１０−１と、制御バス２１０−２から成り、制御バス２
１．０−２は要求・許可といった制御信号を、データバ
ス２１．０−１はパケットを伝送する。

〔発明が解決しようとする問題点〕

上述の如きバスマトリクススイッチでは、ｎ個の入力と
ｍ個の出力とを有するｎＸｍスイッチを実現するために
、ｎＸｍ個のクロスポイントエレメントを必要とする。

更に、これらのｎＸｍ個のクロスポイントエレメントに
は、数パケット分のバッファが存在するため、上記ｎお
よびｍが大きくなるに伴なって、物量の増加が著しいと
いう重大な問題がある。

また、一つ一つのバッファは独立に構成されているため
、大群化効果がなく、それぞれのクロスポイントニレメ
ンＩ−で、十分な大きさのバッファメモリを必要とし、
更に、大容量のバッファをアクセスするため高速化が難
かしく、スループットはこのバッファによって制限され
るという問題もある。

３一 本発明は上記事情に鑑みてなされたもので、その目的と
するところは、従来のパケットスイッチにおける上述の
如き問題を解消し、大容量かつ高速のパケットスイッチ
を提供することにある。

〔問題点を解決するための手段〕

本発明の上記目的は、入力回線ｎ本、出力回線ｍ本を収
容するパケットスイッチにおいて、スイッチ網を単純な
スイッチで構成するとともに、前記入出力回線上にバッ
ファメモリと速度変換素子とを設け、前記スイッチ網リ
ンク速度を含めたバッファメモリ相互間の信号伝達速度
を、入出力回線速度より大としたことを特徴とするパケ
ットスイッチによって達成される。

〔作用〕

本発明においては、スイッチ網を単純なｎＸｎスイッチ
により実現し、該ｎＸｎスイッチを高速で動作させ、そ
の入出力に速度変換素子を設けることにより、スイッチ
網を大きな容量を維持し、かつ、高速動作可能とした点
に特徴を有するものである。

〔実施例〕

以下、本発明の実施例を図面に基づいて詳細に説明する
。なお、以下に説明する実施例においては、入出力回線
上に、バッファメモリとともに設ける前記速度変換素子
として、キャッシュメモリを用いる例を挙げる。

第１図（ａ）は本発明の第一の実施例を示す構成図であ
り、図において、１０１〜Ｉｏｎは入力回線、１１１〜
ｌ１ｍは出力回線、２０１〜２０ｎは行方向データバス
、２１１〜２］、ｍは列方向データバス、３０１〜３Ｏ
ｎは入力パケット処理装置、３１１〜３］、ｍは出力パ
ケット処理装置、５０１〜５０ｎは入力データバッファ
、５１１〜５１ｍは出力データバッファ、６０１〜６０
ｎは入力高速キャッシュメモリ、６１１〜６］、ｍは出
力高速キャッシュメモリ、８０１はスイッチ網を示して
いる。

第１−図（ｂ）は」二記スイッチ網８０１とその制御方
法の概要を示すもので、８１１〜８］、ｍはｎ：１セレ
クタ、９０１は制御回路を示している。

以下、第１図（ａ）、（ｂ）を用いて１本発明の動作の
概略を説明する。

入力データ回線」二のパケットデータは入力データバッ
ファ５０１〜５０ｎに貯め込まれ、更にキャッシュメモ
リ６０１〜６０ｎに転送される。ここで、出力回線の番
号情報を有しているヘッダは、第１図（ｂ）に示す如く
、制御回路９０１に送り込まれる。

制御回路９０１−では、ヘッダの情報を解析して出力回
線が未使用の場合は、スイッチ網８０１の必要な叉点を
閉じるとともに、パケット送出命令をキャッシュメモリ
６０１〜６０ｎに送る。

また、出力回線が使用中である場合は、パケットの送出
を見合せ、キャッシュメモリ６０］、〜６０ｎに貯め込
む。なお、各キャッシュメモリ６０１〜６０ｎ、バッフ
ァ５０１〜５０ｎは、複数バケツ１−を記憶できる容量
を有している。

スイッチ網８０１は単純なセレクタにより構成されてい
るため、例えば、Ｇ　ａ　Ａ、　ｓの７１〜リクススイ
ツチ等を用いれば、ハイウェイ速度でギガピッ１〜オー
ダのスピードが得られる。１人力回線の速度をＶ□とす
ると、入力回線の最大トータルスループットは■、ｎで
あり、出力回線の最大スループツーへはＶ　ｔ　ｍであ
る。

また、スイッチ網８０１の速度を　ｖ２とすると。

スイッチのスループットはＭ　Ｉ　Ｎ　（Ｖ　２　ｎ　
、Ｖ　２　ｍ　）となる。今、ｎ＝ｍで考えると、スイ
ッチ網内でノンブロックの条件は、バッファ容量を無限
大として、Ｖ１ｎ＝Ｖ、、ｎである。なお、この場合、
キャッシュメモリの動作速度もｖ２としている。

今、４×４のパケットスイッチにおいて、■□＝ｖ２ であるとする。入力回線＃１，８２．　＃−３．＃４に
到着したパケットがすべて出力回線＃１に接続を希望す
るするものであり、かつ、Ｖユ＝ｖ２の条件で、スイッ
チリンク内最大同時接続数４であるとすると、４パケツ
トを４パケツト時間すべて保持するバッファが必要であ
る。更に、この４パケッ１〜時間内に後続のパケットが
到着する可能性の分だけ余分に、バッファが必要である
。しかし、Ｖ、＝−Ｖ。

すなわち、スイッチ網８０１内のリンク速度が４倍で、
かつ、スイッチリンク内同時接続数を１とすると、やは
り、４パケツトを覚えるが、１パケツト時間内にすべて
出力キャッシュに伝達し得る。

従って、後続パケットの到着可能性は、前者の約１／４
に減少させることができる。なお、同時接続数が２以上
の場合も同様である。

第２図は本発明の第二の実施例を示す構成図である。図
において、６０１〜６０４は入力キャッシュメモリ、２
０１〜２０４は行方向バス、２１１〜２１４は列方向バ
ス、４１１．４１．２．４２１．４３１．４３２は２×
２のスイッチである。

第２図においては、入力回線番号＃１→出力出力番号＃
２．入力回線番号＃２→出力出力番号＃１、入力回線番
号＃３→出力出力番号＃４．入力回線番号＃４→出力出
力番号＃３と、４リンク同時接続している。当然、複数
の入力回線が１つの出力回線に出力したい場合は、バッ
ファで待ち合せることになる。

今、同時接続数が１の場合、第２図に示す如く２×２の
スイッチの多段構成にした場合と、第］−図（ｂ）に示
す如く４：１のセレクタを使用した場合とを比較すると
、行方向バスのファンアウト数が１である特徴がある。

７１−リクス規模が増大してｎＸｎ（ｎが大）の大容量
パケットスイッチを実現すると、セレクタ型のスイッチ
網では、ファンアラ１〜数がｎであるため、高速化の妨
げとなる。

その点、２×２のスイッチの多段構成にすると、更に高
速のスイッチが実現できる。

第３図は本発明の第三の実施例を示す構成図であり、い
わゆる、ＢＡＮＹＡＮタイプの２×２スイツチの多段構
成で、８Ｘ８のパケットスイッチ網を実現したものであ
る。

ＢＡＮＹＡＮタイプのネジ１−ワークは、Ｒ，Ｗ。

Ｍｕｉｓｅ等により、今年、Ｉ　ｎｔｅｒｎａｔｊｏｎ
ａｌ　　Ｚ　ｕｒｉｃｈＳｅｍｊ、ｎａｌ　ｏｎ　Ｄｉ
ｇｊｔａｌ、　Ｃ：ｏｍｍｕｎｉｃａｔｉｏｎで発表さ
れている。第３図を用いて簡単に説明すると、１段目の
２×２スイツチ４１１〜４１４では、パケットの出力回
線デスティネーションのＴ、ＳＢをみて、１ならば」二
、Ｏならば下へ接続する。更に、２段目では２ビツト目
、３段目ではＭＳＢの情報をみて、スイッチをクロス状
態にするか、バー状態にするかを決定する。

本実施例に示すＢＡＮＶＡＮスイッチ網は高速に動作し
、同時接続数は１である。もし、回線の速度Ｖで、ｎＸ
ｎのパケットスイッチとすると、ＢＡＮＹＡＮスイッチ
の動作速度をｎＶとすればパケットの衝突の可能性はな
い。また、ｎＶ以下であっても、入力回線以上のバッフ
ァメモリの大きさを適切にすることにより、待合せによ
るノンブロック構成が可能である。

ＢＡＮＹＡＮタイプの２Ｘ２スイツチ網の段数の構成は
］、ｏｇ２ｎ　（ここで、ｎは７１−リクスサイズ、２
のベキ乗以外の場合は（ｌｏｇ２ｎ　）　＋　１となる
）で、従来のｎ−１段構成よりも、スイッチノード数を
大幅に減少させることができ、大容量のバケツ１〜スイ
ッチを構成するのが容易である。

第４図（ａ）は本発明の第四の実施例を示す構成図であ
る。図において、１０１１，１０１２．・・・・１０２
４はヘッダ解析用のレジスタ（ラッチ）を示している。

入力パケットのフォーマツ１−を第４図（ｂ）に示す如
く、８ビツトパラレルの構成とし、第１ワードにヘッダ
情報として出力回線のデスティネーションｄ。、ｄ工が
あるとする。

第４図（ｃ）に示す如く、ヘッダ解析用レジスタ１０１
１にヘッダ情報がラッチされるタイミングで、図示され
ていない制御回路からヘッダ解析命令を出しクロス状態
／バー状態を決定する。図は２段目の２×２スイツチの
ヘッダ解析方法を示している。これにより、第１図（ｂ
）に示した外部制御回路９０１より簡単な制御回路によ
り、セルフルーチングとしてパケット交換パスを決定で
きる。

このため、分散制御による高速化が可能で、また、ビル
ディングブロック構成により大容量パケットスイッチの
実現が可能になる。

第５図（ａ）は本発明の第五の実施例を示す構成図であ
る。図において、１．０１．１　、１０１．２　、・・
・・１０４４は１ワードパケツ１ヘデータをラッチし得
るレジスタ、ＩＮＩ、１１１．２，１１２１．．１１２
２．・・・・１１３２はハンドシェイクを行うための情
報線である。具体的には、第５図１ｌ− （ｂ）に示す如く、レジスタ１０１１〜１０２１間にハ
ンドシェイク情報線１１１１という如く、他も同様の構
成を有している。

本実施例は、２×２の単位スイッチ内および単位スイッ
チ間のデータをフロー制御できる如く、単位スイッチの
入力／出力に、レジスタもしくはラッチを設け、かつ、
フロー制御用のハンドシェイク回路を設けたものである
。

第５図（ｃ）は上記情報線１１１１　、１１．１２　、
１１２１．　、１．１２２　。

・・・・１１３２のレベルを、データがある（ビジー）
場合ｔｔＬ″′、データがない（ノットビジー）場合１
／　ＨＩＴとする回路例を示すものである。バケツ１−
のヘッダ部をに＋１ビツトで構成し、ヘッダが到着した
ことを認識するようにする。

第５図（ｄ）に２×２スイツチ部でのハンドシェイクア
ルゴリズムを示す。バー状態を優先させ、衝突しないパ
ケットは並列させて接続する。

上記実施例においては、バケツ１−のワードバイワード
に転送するハンドシェイク方式を例に挙げて説明したが
、パケットのヘッダで接続パスを形成し、パケットのエ
ンドで解放する方式、すなわち、パケットバイパケット
方式のハンドシェイク方式も可能であり、この方式の方
が高速伝送が可能であることは明らかである。

このようにハンドシェイクにより、パケットのフロー制
御を行うセルフルーチングＢＡＮＹＡＮ形スイッチでは
、第５図（ｅ）、（ｆ）に示す如く、同時接続数が１以
上可能であり、かつ、その制御はセルフルーチングでハ
ンドシェイクによる分散制御を行うため、外付けの制御
回路が実質的に不要となるという特徴がある。

第６図は本発明の更に他の実施例を示すものであり、ス
イッチ網８０１が輻枝していて出力回線までパスを接続
することが不可能な場合、次のパケットを試みて、パス
を接続できなかったパケットは後で再びパスを接続でき
るように、前述の入力側のキャッシュメモリ６０１〜６
０ｎをラントロピン型のＦＩＦ○としたものである。

すなわち、パスを接続できなかった場合には、キャッシ
ュメモリにつめ込み直し、次のバケツｈをスイッチ網８
０１に送り込みパスを探す。これにより、種々の出力デ
スティネーションのパケットをスイッチ網に送出するこ
とができ、スイッチ網の効率が大幅に向」ニする。

第７図は本発明の更に他の実施例を示すものであり、前
述のキャッシュメモリを、書込みと読出しとを独立に行
うことができ、かつ、書込みと読出しの速度が異ならせ
ることが可能であるようなＦＩＦ○メモリで構成し、複
数の速度のパケット情報を一つのパケットスイッチで一
元的に交換可能としたものである。

すなわち、第７図においては、先に第１図（ａ）のキャ
ッシュメモリ６０１〜６０ｎを高速のＦＩＦＯに置換え
たものである。本ＦＩＦＯは、入出力の速度を変えて書
込み、読出しを、同時に、かつ、独立に行うことができ
る。つまり、本発明によるパケットスイッチを用いてシ
ステムを構築した場合、すべてのハイウェイ２０１〜２
０ｎに対して、一元的速度（ｆｎ）で動作するスイッチ
網ができる。

これにより速度の異なる回線上のバケツ１〜情報を、一
元的に交換することが可能になる。

以上説明したのは、本発明の実施例であり、本、発明は
これらの実施例に限定されるべきものではない。例えば
、前記速度変換素子としては、上記実施例に示したキャ
ッシュメモリ、ＦＩＦＯメモリに限らず、前記バッファ
メモリ中のパケットを順次取出すマルチプレクサの如き
手段をも用いることが可能である。

〔発明の効果〕

以上述べた如く、本発明によれば、入力回線ｎ本、出力
回線ｍ本を収容するパケットスイッチにおいて、スイッ
チ網を単純なスイッチで構成するとともに、前記入出力
回線上にバッファメモリと速度変換素子とを設け、前記
スイッチ網リンク速度を含めたバッファメモリ相互間の
信号伝達速度を、入出力回線速度より大としたので、大
容量かつ高速のパケットスイッチを容易に実現できると
いう顕著な効果を奏するものである。

【図面の簡単な説明】

第１図〜第３図は本発明の一実施例を示す構成図、第４
図（ａ）は本発明の他の実施例を示す構成図、同図（ｂ
）は入力パケットのフォーマットを示す図、同図（ｃ）
は２Ｘ２スイツチのヘッダ解析方法を説明する図、第５
図（、）〜（ｃ）は本発明の更に他の実施例を示す構成
図、同図（ｄ）は２Ｘ２スイツチ部でのハンドシェイク
アルゴリズムを示す図、同図（ｅ）、（ｆ）は動作を説
明する図、第６図。 第７図は本発明の更に他の実施例を示すもの第８図は従
来のバスマトリクススイッチの構成例を示す図である。 １０１〜１０ｎ二人力回線、１１１〜ｌｌｍ＝出力回線
、２０１〜ｂ 方向データバス、３０１〜３０ｎ：入カパケット処理装
置、３１１〜３１ｍ＝出力パケット処理装置、４１１〜
４１４，４２１〜４２４，４３１〜４３４：２Ｘ２のス
イッチ、５０１〜５０ｎ：入力データバッファ、５１１
〜５１ｍ：出力データバソファ、６０１〜６０ｎ：入力
高速キャッシュメモリ、６１１〜６１ｍ＝出力高速キャ
ッシュメモリ、８０１：スイッチ網、８１１〜８］ｍは
ｎ：１セレクタ、９０１は制御回路、］、０　］、　１
　、１．　Ｏ］　２　、・・・・１０４４：レジスタ、
１．１１１　、　］、　１１２　、・・・・］−１，３
２：ハンドシェイク用情報線。 第　　　１　　　図（ｂ） 第　　２　　図 制御回路より 第　　　４　　図 ”　　　　　　　　　　　８０１ １１ｂ）　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　　へツタ蓄第　　　４　　　図 ヘッダ解析命令 第　　　５　　　図 （ｄ） 第　　５　　　図 （ｅ） （ｆ） ０コ−□２−−、２−−− Ｉまゴソご

Claims (5)

【特許請求の範囲】
1. （１）入力回線ｎ本、出力回線ｍ本を収容するパケット
   スイッチにおいて、スイッチ網を単純なスイッチで構成
   するとともに、前記入出力回線上にバッファメモリと速
   度変換素子とを設け、前記スイッチ網リンク速度を含め
   たバッファメモリ相互間の信号伝達速度を、入出力回線
   速度より大としたことを特徴とするパケットスイッチ。
2. （２）前記スイッチ網を２×２の単位スイッチの多段構
   成により実現することを特徴とする特許請求の範囲第１
   項記載のパケットスイッチ。
3. （３）前記スイッチ網を２×２の単位スイッチの、ＢＡ
   ＮＹＡＮ型多段構成により実現することを特徴とする特
   許請求の範囲第１項記載のパケットスイッチ。
4. （４）前記スイッチ網を前段にヘッダ解析用の保持手段
   を有する２×２の単位スイッチの多段構成により実現す
   ることを特徴とする特許請求の範囲第１項記載のパケッ
   トスイッチ。
5. （５）前記スイッチ網を前段にヘッダ解析用の保持手段
   を有する２×２の単位スイッチの、ＢＡＮＹＡＮ型多段
   構成により実現することを特徴とする特許請求の範囲第
   １項記載のパケットスイッチ。