JPH01105642A - 並列計算機のためのデータ転送ネットワーク - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はパケット形式のデータを転送する、データ転送
ネットワークに関する。

〔従来の技術〕

近年ＬＳＩ技術の進歩により、高速大容量のプロセッサ
を多数接続し、並列処理を行なうことで、高性能の並列
計算機システムを実現することが可能になりつつある。

この様なシステムにおいては、プロセッサ間、プロセッ
サ・メモリ間等で、大量のデータを授受することが必要
であり、例えば第２Ａ図に示す様なプロセッサ間を結合
するデータ転送ネットワークが必要となる。データ転送
ネットワークの従来の構成方法については、例えば、黒
用他、情報処理Ｖｏ１．２７．（１９８６年）。

＆９．特集「並列処理技術Ｊ３．１．結合方式、ｐｐ、
１００５〜１０２１に詳しく説明されている。

データ転送ネットワークとしては、クロスバスイッチを
用いるものや、多段スイッチを用いるものが知られてい
るが、この場合、転送すべきデータに転送先のアドレス
を付加したパケットが、データ転送ネットワークに送り
出され、そのパケットに対して順次パスがネットワーク
中に生成されていく。

〔発明が解決しようとする問題点〕

データ転送ネットワークをクロスバスイッチで構成Ｕた
場合、ハードウェアが膨大なものとなり、実現が困難で
ある。従って、多段スイッチ方式を用いることが現実的
である。上記パケットにおいて、データの長さは通常数
十ビット以上であり、また、転送先アドレスも、数千台
以上のプロセッサを用いる場合、十数ビット以上必要で
ある。パケットの高速転送のためにはそのパケットの全
ビットを並列に転送することが望ましいことは言うまで
もないが、パケットの全ビットを並列に送れるようにす
ると、信号線数、スイッチ数が膨大になるため、データ
転送路のビット幅ｄは、比較的小さなもの（高々１０ビ
ット程度以下）とならざるを得ない。従って、実用的観
点からは、第２Ｂ図に示すように各パケットをそれぞれ
複数のビット数ｄから成る複数のサブパケットに分け、
各サブパケット内の全ビットは並列に転送し、異なるサ
ブパケットは順次転送するという方法が必要である。こ
の場合、データのみならず、転送先アドレスも少なくと
も２つ以上の部分アドレスに分割することが必要となる
。

データ転送ネットワークを構成する多段のスイッチの各
スイッチは、入力されたパケットの行き先をそのパケッ
ト内の転送先アドレスから判断し、適当なスイッチング
を行なって、そのパケットを適当な出力端に出力する。

前述の様にデータ及び転送先アドレスを分割した場合で
も、すべての部分アドレスの到着を待つことによりこの
スイッチングを各スイッチに行なわせることができる。

−旦スイツチングが行なねれると、転送先アドレスの後
に順序送られてくるデータ用のサブパケットはパイプラ
イン的に次段のスイッチに送ることができる。しかし、
各スイッチのスイッチングが部分アドレスすべての到着
を待って行なわれたのでは、転送先アドレスの全ビット
を並列に転送する場合に比べ、スイッチング開始時間が
大幅に遅れるという問題がある。

本発明の目的は、転送先アドレスを複数の部分アドレス
に分割した場合でも各スイッチのスイッチング開始時間
を余り遅らせなくてすむデータ転送ネットワークを提供
することにある。

〔問題点を解決するための手段〕

このため本発明では、あるスイッチがパケットを送出す
べき次段のスイッチを確定するため−に必要な部分アド
レスが、そのスイッチに供給される部分アドレスをそれ
ぞれ含む複数のサブパケットの内の最初のものに含まれ
ている場合には、そのスイ・ツチは最初のパケットが到
着したときにスイッチングを開始するようにそのスイッ
チを構成した。さらに望ましい態様として、次段のスイ
ッチがスイッチングするのに必要な部分アドレスが先頭
のサブパケットに含まれていない場合、前段のスイッチ
は、その部分アドレスが先頭のサブパケットに含まれる
ように部分アドレスをサブパケット間で入れ換れるよう
にした。

〔作用〕

本発明では、上記のような構成をとることにより、デー
タ転送ネットワークを構成するスイッチがスイッチング
を開始するまでに必要な待ち時間を削減し、高速なデー
タ転送ネットワークを実現できる。

〔実施例〕

本発明の詳細な説明の前に、分割アドレスを用いるが、
本発明によるスイッチングの早期化を図らないデータ転
送ネットワークの例として本発明者が考えたものを第３
図に即して説明する。

第３図は多段スイッチ構成のデータ転送ネットワーク（
以下、単にネットワークとも言う）を示し、１６人カフ
１６出力を有すると仮定する。

第３図において、５ＯＯ−８３７はネットワークを構成
する２人力／２出力のスイッチであり、それぞれのスイ
ッチの上部に付記した［　］の中の数字はその番号を示
す。

０′〜１５′はネットワークの入力ポート、０５〜１５
１はネットワークの出力ポートである。出力ポートｏ“
〜１５′はそのアドレスを２進数で各々（００００）〜
（１１１１）と表現する。第４図は上記多段スイッチに
おいて、転送先アドレスを分割して転送するために、第
３図のネットワークに用いるスイッチの構成の一例であ
り、第４図において、ＩＩ、Ｉ２はスイッチの入力ポー
ト、Ｏｆ、０２は出力ポート、Ｅｌは出力ポート選択回
路、Ｑ、、Ｑ、は入力キュー、Ｑ、、　Ｑ、は出力キュ
ー、Ｌｌ、Ｌ２．Ｌ３．Ｌ４は上記サブパケット中に含
まれる部分アドレスを記憶するためのレジスタ、Ｓ、１
．８２はセレクタであり、ＭＳＩはスイッチの動作に必
要な情報・手順を格納したメモリ、Ｐｌはスイッチの動
作を制御するスイッチコントローラである。

ここで、簡単のため、ネットワークに与えられるパケッ
トは、転送先アドレスが４ビツト、データが４ビツトと
し、データ転送路のビット幅が２ビツトであると仮定し
、第２Ｂ図に示すように転送先アドレスは部分アドレス
Ａｉ、Ａ、に分割され、データＤ、、Ｄ、に分割されて
いるとする。また、このパケットが、第３図に太線で示
す様に、入力ポート１′から、出力ポート１１１に転送
される場合を考える。１１′のアドレスは（１０１１）
であるので、Ａｉ、Ａ、はそれぞれ１０．１１なるビッ
ト列を表わす、このときの第３図、第４図のデータ転送
ネットワークの動作を第５図を用いて説明する。第５図
に示す様に、第３図の［００］座標のスイッチＳ００の
入力ポートエ２に部分アドレスＡ　１　ｇ　Ａ　ｚ　ｇ
部分データＤ１．Ｄ２が順次入力されるとする。このと
き、スイッチＳＯＯでは、第１、第２の部分アドレスＡ
ｉ、Ａ、をそれぞれレジスタＬ３．Ｌ４に記憶し、また
、部分アドレスＡ、、Ａ、部分データＤ、、Ｄ、は順次
入力キューに格納する。レジスタＬ３．Ｌ４の出力Ｃ３
，Ｃ４−（今の場合は部分アドレスＡ、、　Ａ、に等し
い）はそれぞれスイッチ・コントローラＰ１に与えられ
ており、スイッチコントローラＰ１は、部分アドレスＡ
、、Ａ、がそれぞれレジスタＬｌ、Ｌ２にセットされた
ときにスイッチ内メモリＭＳ１の内容とレジスタタＬ３
．Ｌ４の出力Ｃ３，Ｃ４に応答して出力ポート選択回路
Ｅ１内のセレクタＳｌ。

Ｓ２の制御情報Ｍｌ、Ｍ２を作成してこれらに与える。

さらに具体的には、この場合、スイッチコントローラＰ
１は、第５図で＊で示す様な、第１サブパケツトの第１
ビツトが判定ビットであるという判定ビット位置情報Ｊ
１がメモリＭＳＩから与えられ出力ｃａ　（＝Ａ１）　
、ｃ４　（＝Ａ２）からなる４ビツトのアドレスの内上
記判定ビットを取り出す、今の場合、この値が１である
ので、これに基づいて、Ｅｌ中のセレクタＳ２に対し、
入力ポートＩ２から出力ポートｏ２へ至るパスを生成す
る様な制御情報Ｍ２を与える。こうして上記サブパケッ
トは順次出力キューＱ３を介して、出力ポート０２から
次段のスイッチＳ１４へ送信される。

第３図で、スイッチＳ００内で出力ポートｏ２が選択さ
れるめ、上記のパケットはスイッチＳ１４の入力では、
第５図に示す様に、判定ビット位置が第１サブパケツト
の第２ビツトであるという判定ビット位置情報Ｊ１が、
そのスイッチ内のメモリＭＳＩから与えられ、判定ビッ
ト（この場合０）がスイッチＳ１４の入力ポートエ１か
ら出力ポートｏ１へ至るパスが生成されパケットはスイ
ッチＳ２４へ送られる。以下、スイッチ８２４では判定
ビット（この場合１）であり、スイッチＳ３５では第２
サブパケツトの第２ビツト（この場合１）であって、同
様の処理によって、パケットはネットワークの出力ポー
ト１１′に転送される。

上記動作のタイミング図を第６図に示す。゛第６図にお
いて、上記の各サブパケットは時間Ｔごとに順次入力ポ
ートに与えられるとする。また、各スイッチ内のスイッ
チコントローラＰ１、セレクタＳＬ、　８２等は充分高
速に動作するとする。第６図かられかる様に、第３図、
第４図のデータ転送ネットワークでは、各スイッチでは
２つの分割アドレスの到着をまってスイッチングを開始
して″いる。このためサブパケット４個の転送時間４Ｔ
に加え、各スイッチでの、二つの分割アドレスの到着待
ちの時間２ＴＸ４＝８Ｔが加わるため、ネットワークの
転送麟要時間は１２Ｔ必要である。

次に、本発明の詳細な説明する。

第７図は本発明による多段スイッチからなるデータ転送
ネットワークであり、その構成において、第３図と異な
るのはスイッチｓｏｏ’〜Ｓ３７′が転送先アドレスを
含む全てのサブ・パケットの到着を待つことなく、第１
のサブ・パケット到着後、スイッチングを行い、パケッ
トを送出すべき次段のスイッチに接続された出力ポート
を確定してサブパケットの送出を開始する点および第２
段目のスイッチ８１０′〜８１７′が、分割された転送
先アドレスを含む複数のサブパケットに対し。

上記分割アドレスを第１のサブパケットと第２のサブパ
ケット間で入れ替えるように構成されている点である。

第３図、第４図で説明した。

Ｎ　ｅｔｗｏｒｋの例では、第１段目のスイッチ８００
〜ＳＯ７、及び第２段目のスイッチＳＩＯ〜Ｓ１７では
、各スイッチでパケットを送出すべき次段のスイッチを
確定するために必要な部分アドレスはそれぞれに入力さ
れるパケットの第１サブパケツト内にある第１部分アド
レスＡ１であるが、第３段目、第４段目のスイッチＳ２
．０−８３７における、それは；第２サブパケツト内の
第２部分アドレスＡ２である。しかし、第７図の様に、
第２段目のスイッチ８１０′〜８１７′に入力されたサ
ブパケット列が出力される際に、第１サブバケツトに第
２部分アドレスＡ２、第２サブパケツトに第１部分アド
レスＡ、が含まれる様に部分アドレスＡ１．Ａ、を第２
段目のスイッチ８１０′〜８１７′で入れ替えることで
、次段のスイッチが、スイッチングに要する部分アドレ
スが先頭サブパケットに含まれる様にする。

第１Ａ図は第７図の第２段目のスイッチＳＩＯ’〜Ｓ１
７′の構成の一例であり、その構成において第４図と異
なるのは、入力ポートエ１または工２に対しレジスタＬ
Ｌ、Ｌ２またはＬ３゜Ｌ４に記憶された部分アドレスの
内、先に送出すべきものを先に選択するように、レジス
タＬＬ。

Ｌ２の出力Ｃ１，Ｃ２を選択するセレクタＳ３、及びレ
ジスタＬ３．Ｌ４の出力Ｃ３，Ｃ４を選択するセレクタ
Ｓ５．セレクタＳ３またはＳ５から出力された部分アド
レス列を入力キューＱ１またはＱ２に格納された部分デ
ータに先立って選択して出力ポート選択回路Ｅ１に与え
るだのセレクタＳ４、またはＳ６を有する点、及び、ス
イッチングコントローラＰ２は入力ポートエ１またはＩ
２へのパケットの先頭のサブパケットの到着と同期して
、このパケットと並列に与えられるパケットスタート信
号ＰＳＴＲＩまたはＰＳＴＲ２に応答して動作を開始し
、パケットの末尾が入力ポート１１またはＩ２へ到着す
るのに同期して与えられるパケット終了信号ＰＥＮＤＩ
またはＰＥＮＤ２に応答して動作を終了する点、及びメ
モリＭＳ２から与えられる判定ビット位置情報Ｊ２はつ
ねに先頭のサブパケット内の部分アドレスのいずれかの
ビットを指す点、である。

また、第１段のスイッチｓｏｏ’〜Ｓ０７′及び第３段
、第４段のスイッチ８２０′〜８３７′は第１Ｂ図に示
すように、第１Ａ図から、サブパケットを記憶するレジ
スタＬＬ、Ｌ３．及びセレクタ８３〜Ｓ６を省略したも
のである。即ち、これらのスイッチは、サブパケットの
入れ替えを行なわない点で主に第２段のスイッチ８１０
′〜８１７′と異なるが、パケットスタート信号ＰＳＴ
Ｒ１，ＰＳＴＲ２，パケット終了信号ＰＥＮＤ２に応答
する点では同じである。第３図の場合と同様に、第７図
の動作説明のため、データ転送路のビット幅が２ビツト
であり、転送先アドレＸは２つの部分アドレスＡ、、Ａ
２からなりデータは２つの部分データＤ１．　Ｄ、から
なりそれぞれは各々２ビツトの長さのサブパケットに含
まれる。第７図の太線で示す様に入力ポート１′から出
力ポート１１′に転送される場合を考える。こ。

のときの第７図のデータ転送ネットワークの動作を第８
図を参照して説明する。第８図に示す様に、第７図の［
Ｏｏ］の座標のスイッチｓｏｏ’の入力ポートエ２に、
第３図〜第５図の場合と同様の部分アドレスＡ１．Ａ、
と部分データＤ１．Ｄ、’が順次入力されるとする。第
７図におけるスイッチＳＯＯ’　、Ｓ２４’　、Ｓ３５
’の動作は、第７図におけるスイッチ８００．Ｓ２４、
Ｓ３５の動作とほぼ同様であるが、異なるのは各スイッ
チは最初の部分アドレスの到着時に動作を開始する点習
ある。すなわち第７図の場合、各スイッチからのパケッ
トの送出先スイッチを決定するための判定ビット位置は
第８図に本で示すようにいずれも第１サブパケツトの部
分アドレス内にあるため、第２サブパケツトの到着を待
つことなく、送出先が決まり、送出が開始される点が異
なっている。

次に第７図におけるスイッチ５１４’の動作の一例を第
９Ａ図のタイムチャートを参照して説明する。スイッチ
８１４′にはスイッチ８００′から、部分アドレスＡ、
、Ａい部分データＤよ、Ｄ２が入力ポートエ１に順次送
られる。このとき先頭の部分アドレスの到着と同期して
、かつパケットの転送と並行してパケットスタート信号
ＰＳＲＴ１がスイッチコントローラＰ２に与えられ、ス
イッチコントローラＰ２はスイッチ８００′が以下の動
作とするように制御動作を開始する。スイッチ８１４′
では、第１のタイミングで第１部分アドレスＡ１をレジ
スタＬ２に記憶し、続く第２のタイミングでこの第１部
分アドレスＡ１をレジスタＬ１に移動し、かつ第１部分
アドレスＡ１をレジスタＬ２に記憶する。また、第３、
第４のタイミングでそれぞれ部分データＤｉ、Ｄ、を順
次入力キューＱ、に格納する。ここで、レジスタＬ２の
内容Ｃ２はスイッチコントローラＰ２に与えられている
。今の場合、第１部分アドレスＡ１がレジスタＬ２に到
着した時点でこの部分アドレスＡ１がＣＩとしてスイッ
チコントローラＰ２に与えられる。スイッチコントロー
ラＰ２は出力Ｃ２の内、メモリＭＳ２から与えられる判
定ビット位置情報Ｊ２で示される位置のビットに応答し
て、出力ポート選択回路Ｅｌ内のセレクタＳＬ、Ｓ２の
制御情報Ｍｌ、Ｍ２を作成して、これらに与え、入力ポ
ートエ１から出力ポートｏ１へ至るパスを生成する。さ
らにスイッチコントローラＰ２は、レジスタＬ１に記憶
された第１の部分アドレスＡ１、レジスタＬ２に記憶さ
れた第２の部分アドレスＡ、の内、上記第３のタイミン
グで、Ａ２を、また、上記第４のタイミングでＡ８を選
択する様な制御信号Ｍ３をセレタクＳ３に与え、これに
よって部分アドレスＡ１とＡ２の順序を入れ替える。さ
らに、スイッチコントローラＰ２は、上記第３のタイミ
ングでセレクタＳ３から出力される部分アドレスＡ２を
、上記第４のタイミングでセレクタＳ３から出力される
部分アドレスＡ工をそれぞれ選択し。

また、第５、第６のタイミングで、入力キューＱ１に格
納された部分データＤ、、Ｄ、をそれぞれ選択して、出
力ポート選択回路Ｅ１に与える様な制御信号Ｍ４をセレ
クタＳ４１こ与える０選択回路Ｅ１の出力は出力キュー
Ｑ３に与えられ、上記第３、第４、第５、第６のタイミ
ングで、それぞれＡ２．Ａ工、Ｄｌ、Ｄ、が出力キュー
Ｑ３に入力・記憶される。これによって、上記の様に部
分アドレスＡ１．Ａ、を入れ替えて作られた転送先アド
レスを入力キューＱ１内に格納されたデータに先立って
選択的に出力ポート選択回路Ｅ１に与えることができる
。

第９Ａ図は第７図のスイッチｓｏｏ’、Ｓ２４’　、８
３５’でアドレス到看待ちの時間が、第３図の場合の半
分の時間Ｔで済む、従って、ネットワークの転送所要時
間は９Ｔとなり、第３図の場合（第６図）の１２Ｔと比
べて２５％高速化されることがわかる。

なお、スイッチコントローラＰ２は入力ポートエ２から
与えられるパケットに対しても同様な処理を行なうこと
ができ、第４図の場合と同様に、入力ポートエ１と工２
の入力データの優先判断を行うことができる。スイッチ
コントローラＰ２には、出力ポート０１．０２の各々の
出力許可信号ＯＥＩ、ＯＥ２が与えられており、ＯＥＩ
が出力許可状態となったとき、出力制御信号ｏＣ１がス
イッチコントローラＰ２から出力キューＱ３に与えられ
、出力キューＱ　３７’１７ら、上記部分アドレスＡ　
１　ｇ　Ａ　２　ｇ部分データＤ工、Ｄ２が順次出力ポ
ート０１に送出される。同様に信号ＯＥ２が出力許可状
態となったとき、出力制御信号○Ｃ２がスイッチコント
ローラＰ２から出力キューＱ４に与えられる。出力キュ
ーＱ３．Ｑ４がデータで満たされ、新しいデータを記憶
できない状態になった場合、それぞれスイッチコントロ
ーラＰ２に接続されたステータス信号ＳＱＬ、ＳＱ２が
スイッチコントローラＰ２に与えられる。そこからは通
常入力端チエ１、工２の入力許可信号ＩＡＩ、ＩＡ２が
出力されているが、上記ステータス信号ＳＱＬ、ＳＱ２
によって入力許可信号ＩＡＩ、ＩＡ２は入力禁止状態と
され、新たなパケットが入力されることを禁止する。第
７図の構成の場合、後段のスイッチの入力許可信号ＩＡ
Ｉ　（又はＩＡ２）を、前段のスイッチに出力許可信号
ＯＥＩ　（ＯＦ２）として入力することで、転送径路の
途中でキューのあふれによってパケットが失なわれるこ
とを防げる。第１Ａ図において、レジスタＬＬ、Ｌ２．
出力キューＱｌ、Ｑ３へのデータのセットタイミングの
制御は信号Ｔ１１．Ｔ１２．Ｔ１３．Ｔ１４により、ま
た、レジスタＬ３、Ｌ４、出力キューＱ２、Ｑ４ヘデー
タのセットタイミングの制御は信号Ｔ２１．Ｔ２２．Ｔ
２３．Ｔ２４により行なわれ、これらの信号はスイッチ
コントローラＰ２から与えられる。第１０図は第１Ａ図
のスイッチコントローラＰ２の概略構成図である。図に
おいて、タイミング供給回路１０Ａ、ＩＯＢは、パケッ
トスタースタート信号ＰＳＴＲＩ又はＰＳＴＲ２に応答
してアドレスデコーダ１６Ａ又は１６Ｂを起動し、かつ
、タイミングクロックをカウンタ１２Ａ又は１２Ｂに与
え、パケットの末尾が入力ポートエ１又はＩ２（第１Ａ
図）に与えられたタイミングに同期して与えられる。パ
ケット終了信号ＰＥＭＤＩに応答して、カウンタ１２Ａ
又は１２Ｂおよびタイミングデコーダ１４Ａ又は１４Ｂ
をリセットするものである。アドレスデコーダ１６Ａ又
は１６ＢはレジスタＬ２又はＬ４の出力Ｃ２又Ｃ４の内
、メモリＭＳ２から与えられる判定ビット位置情報Ｊ２
にて示されるビットを切り出し入力されたパケットを出
力ポート０１，０２のいずれに送るべきかの信号として
コンフリクト制御２２へ送出する。タイミングデコーダ
１４Ａ、１４Ｂはカウンタ１２Ａ、１２Ｂのカウント値
にそれぞれ応答して、制御信号Ｔｌｌ〜Ｔ１３．Ｍ３、
Ｍ４を出力するとともに出力キュー制御１８Ａ又は１８
Ｂおよびセレクタ制御２４′を起動するものである。コ
ンフリクト制御２２はアドレスデコーダ１６Ａ、１６Ｂ
の出力の間にコンフリクトがないかをチエツクし、なけ
ればセレクタ制御２４に送る。そこでセレクタ制御信号
Ｍｌ、Ｍ２を発生させる。コンフリクト制御には上記２
つの出力の間にコンフリクトがあればその一方にのみ応
答してセレクタ制御２４に送る。それとともに、アドレ
スデコーダ１６Ａ、１６Ｂの他方に対応して設けられた
入力制御２ＯＡ又は２０Ｂ信号を送る。入力・制御２０
Ａ、２０Ｂは新たなパケットの送信を禁止する信号ＩＡ
Ｉ又はＩＡ２を発生マ、前段のスイッチに送る。

出力キュー制御１８Ａ、１８Ｂは、出力キューＱ３又は
Ｑ４を制御する信号Ｔ１４．ＱＣを生成するとともに、
パケットスタート信号ＰＳＴＲＩ又はＰＳＴＲ２，パケ
ット終了信号ＰＥＮＤＩ又はＰＥＮＤ２を、出力キュー
Ｑ３又はＱ４によるパケットの送信開始およびパケット
の送信終了に同期して生成し、これらの信号を次段のス
イッチに送出するものである。

第９Ｂ図は、第６図、第７Ａ図、第７Ｂ図の回路を用い
て第９図と異なるタイミング制御を行なう場合のタイム
チャートを示している。この場合、第９Ａ図の場合と同
様、第６図の回路のスイッチ８１４′にはスイッチｓｏ
ｏ’　から部分アドレスＡユ、Ａ２、部分データロ工、
Ｄ２が入力ポート１１に順次送られる。スイッチ８１４
′では第１のタイミングで第１部分アドレスＡ１をレジ
スタＬ２に記憶するとともに、次にデータを送出すべき
出力ポートを決定する。続く第２のタイミングで、第１
部分アドレスをレジスタＬ１に移動し、かつ、第１部分
アドレスＡ、をレジスタＬ２をスルーさせて出力キュー
Ｑ３に送る。第９Ｂ図の実施例において、８１４′でパ
ケットの転送先を決めるために処理（解釈）が必要な部
分アドレスＡ１は第１サブパケツトに含まれており、第
２サブパケツトに含まれる部分アドレスＡ２は８１４′
で処理（解釈）を必要としない。従って、上記の様に第
２のタイミングでレジスタをスルーさせることが可能で
ある。このときのスイッチコントローラＰ２、セレクタ
８１．Ｓ２，８３．　Ｓ４の制御は第９図Ａの場合と類
似の方法で実現できる。次に第３、第４のタイミングで
それぞれ部分データＤ１゜Ｄ２を順次入力キューＱ１に
格納し、かつ、第３のタイミングでＡ１、第４のタイミ
ングでＤｌ、第５のタイミングでＤ２をそれぞれ出力キ
ューＱ３に送る。これによって、第９Ｂ図では、第９Ａ
図で必要だった８１４′にお°ける１７分の待ち時間を
短縮する。第９Ｂ図では第９Ａ図で９Ｔ必要であった転
送時間を８Ｔに短縮し、待ち時間のないパイプライン動
作が実現できる。

なお、以上の説明では、簡単のため、上記部分アドレス
Ａ工、Ａ２、部分データＤ、、Ｄ、は一旦出力キューＱ
３に順次記憶されるとしたが、初めから出力許可信号Ｏ
ＥＩが出力許可状態にあるとき、出力キューＱ３をバイ
パス、又はスルーして直接、上記第３、第４、第５．第
６のタイミングで出力ポートｏ１に送出する構成として
も良いことは明らかである。また、部分アドレス列、部
分データ列が記憶される出力キューＱ３．Ｑ４を出力ポ
ートの前でなく、入力ポートの後に設けてもよく、また
、その両方に設けても良いことは明らかである。また、
入力キューＱｌ、Ｑ２出力キューＱ３゜Ｑ４はＦＩＦＯ
メモリであっても良いが、ＲＡＭやレジスタファイルで
構成しても良い、第１Ｂ図でレジスタＬ３とＬ４、レジ
スタＬ１とＬ２は直列接続の構成としているが、セレク
タを介して第１のサブパケットはレジスタＬＸ（又はＬ
３）に、第２のサブパケットはレジスタＬ２（又はＬ４
）に格納する構成としてもよい。また、この場合、レジ
スタＬ１〜Ｌ４は（データ語長が充分ある）ＲＡＭはレ
ジスタファイルの一部分を用いて構成しても良い。

以上の説明から明らかな様に、本発明の効果はネットワ
ークが大規模で、スイッチの段数が増すほど効果が大と
なる。これまでの説明でデータ転送路のデータ幅を２ビ
ツト、転送先アドレスを４ビツト、データを４ビツトと
したが、転送先アドレスのビット数が、データ転送路の
データ幅よりも大きければ、任意の値の場合に本発明が
有効であることは明らかである。また、スイッチは２人
力／２出力のものを用いて説明したが、スイッチの構成
、ネットワークの構成によらず本発明が有効であること
も明らかである。

第１１Ａ図は本発明の他の実施例を示す図であり、ＰＥ
ＩＩ〜ＰＥ４４はプロセッサであり、各々のプロセッサ
を接続するデータ転送ネットワークは、スイッチＥＸ１
１〜ＥＸ４４とＸ部分ネットワークＮＸＩ〜ＮＸ４と７
部分ネットワークとから成る。データ転送ネットワーク
において転送されるパケットは、第２Ｂ図に示したもの
と同じである。但し、転送先部分アドレスＡ□、Ａ２は
プロセッサＰ　Ｅ　ｔ−のＸ方範の添字ｉ、Ｙ方向の添
字ｊに等しく定める。すなわち、プロセッサＰＥ１ｊの
アドレスをＸアドレスｉ、Ｙアドレスｊの組にて表わす
。

第１１Ａ図においては、ｉが同じプロセッサｐＥｉｊ　
（ｊ＝１〜４．　ｉ　＝１．２．３．４）および、ｊが
同じプロセッサＰＥ１ｊ　（ｉ＝１〜４゜、）＝ｌ、　
２，３ｗ　４）がそれぞれ一つのクラスタに属する。

Ｘ部分ネットｒｙ−りＮＸｉ　（ｉ＝１．２，３゜４）
は、ｉを共通にするクラスタ（Ｘクラスタと呼ぶ）のプ
ロセッサＰＥ１ｊ　（ｊ＝１〜４）を相互に結合し、Ｙ
部分ネットワークＮＹｊ　　（ｊ＝Ｌ２．３，４）は、
ｊを共通にするクラスタ（Ｙクラスタと呼ぶ）に属する
プロセッサＰＥ１ｊ　（ｉ＝１〜４）を相互に結合する
。これら部分ネットワークＮＸｉ、ＮＹｊは、第７図に
示されたような、多段のスイッチにて構成されるネット
ワークである。後に説明するように、そこに用いる多段
スイッチの各々は部分アドレスの入れ替えをする必要が
なく、従って、第１Ｂ図のスイッチにて構成できる。ス
イッチＥＸｉｊ　（ｉ＝１〜４．ｉ＝１〜４）は、Ｘ部
分ネットワークＮＸｉとＹ部分ネットワークＮＹｊとプ
ロセッサＰＥ１ｊを相互に結合する３人力／３出力ポー
トのスイッチである。

例えば、部分ネットワークＮＸＩには、プロセッサＰＥ
ＩＩ、ＰＥ１２．ＰＥ１３．ＰＥ１４がそれぞれ、スイ
ッチＥＸＩＩ、ＥＸ１２゜ＥＸ１３．ＥＸ１４を介して
接続され、Ｎ　Ｙ　１　ｔｍは、プロセッサＰＥＩＩ、
ＰＥ２１．ＰＥ３１゜ＰＥ４１がそれぞれスイッチＥＸ
ＩＩ、ＥＸ２１゜ＥＸ３１．ＥＸ４１を介して接続され
る。

スイッチＥＸｉ　ｊは第１１Ｂ図に示すようにプロセッ
サＰＥ１ｊとの入力ポートＩＰｉｊ、出力ポート○Ｐｉ
ｊ、部分ネットワークＮＸｉとの入力ポートｌＸ１ｊ、
出力ポートＯＸｉ　ｊ、部分ネットワークＮＹｊとの入
力ポートＩＹｉｊと出力ポート０Ｙｉｊを有する。

なお、スイッチＥＸｉ　ｊは、後述するように、部分ア
ドレスＡ工、Ａ２の入れ替えをする必要があるため、例
えば、第１Ａ図のスイッチを３人力／３出力に変更した
第１２図のものを用いる。第１２図の各部分および、各
信号は第１Ａ図の同じ英文字または英文字列で始まる符
号を持つ部分および信号と同様である。

本実施例において、プロセッサＰＥ１ｊとプロセッサＰ
Ｅｋｌ　（１≦１ｙ、］＋に＋１≦４）の間のデータ転
送は、後に詳述するように、ＰＥ１ｊ→ＥＸｉｊ−＋Ｎ
ｘ１−＋ＥＸｉ１→ＮＹｌ→ＥＸｋ　ｌ→ＰＥｋｌまた
は、ＰＥ１ｊ−）ＥＸｉｊ→Ｎ　Ｙ　ｉ−＋Ｅ　Ｘ　ｋ
　ｊ　−＋Ｎ　Ｘ　ｋ−＋Ｅ　Ｘ　ｋ　ｌ→ＰＥｋｌの
２つの経路のいずれかを介して行なうことができる。

以下、第１１Ａ図のネットワークの動作を第１３Ａ〜１
３Ｃ図を参照して説明する。

あるプロセッサＰＥ１ｊからスイッチＥ　Ｘ、　ｉ　ｊ
が入力ポートＩＰｉｊを介してプロセッサＰＥｋｌ宛の
パケットを受信した（ステップ−１３０）とする。

このパケットの先頭にある第１．第２部分アドレスＡ、
、Ａ、は今の場合宛先のプロセッサＰＥｋｌのＸ方向ア
ドレスに、Ｙ方向アドレスＱに等しい。

（１）さて、スイッチＥＸｉｊは、第１３Ａ図に示すよ
うに、このパケットが第１の条件Ａ工（＝ｋ）＝自己の
Ｘ方向アドレス（ｉ）を満すかを判定（ステップ１３２
）Ｌ、この条件が満されると、（すなわち、送信先プロ
セッサＰＥｋｌと送信元プロセサＰＥ１ｊとが同じＸク
ラスタに属する場合）、このパケットが第２の条件Ａ２
＝自己のＸ方向アドレス（ｊ）を満すか否かを判定（ス
テップ１３４）Ｌ／、この条件も満される場合（すなわ
ち、送信元プロセッサＰＥ１ｊと送信先プロセッサＰＥ
ｋｌとが同じ場合）、スイッチＥＸｉ　ｊはその出力ポ
ートＯＰ　ｉ　ｊを介してこのパケットをプロセッサＰ
Ｅ１ｊに送る（ステップ１６３）。

一方、ステップ１３４における第２の条件の判定の結果
、第２の条件が満されなかった。場合（すなわち、送信
先プロセッサＰＥｋｌが、プロセッサＰＥ１ｊと同じＸ
クラスタに属する他のプロセッサの場合）、部分アドレ
スＡ工、Ａ２を入れかえ（ステップ１３８）、出力端Ｏ
Ｘ　ｉ　ｊを介して、Ｘ部分ネットワークＮＸｉに、こ
のパケットを送出する（ステップ１４０）。このアドレ
ス入れかえにより、送信先プロセッサＰＥｋｌのＹ方向
アドレス２がこのパケットの先頭に位置する。この結果
、Ｘ部分ネットワークＮＸｉ　（＝ＮＸｋ）の各スイッ
チは、このパケットの最初のサブパケットが到着し次第
、その先頭部分にある部分部分アドレスＡ２に応答して
スイッチングを開始できる。

部分ネットワークＮＸｋはこのパケットをスイッチＥＸ
ｋ１にそれの入カポ−）−ＩＸｋｌを介して送出する。

このスイッチＥＸｋｌは、このパケットを受信する（ス
テップ）と、第１３Ｂ図に示すように、そのパケットの
先頭のサブパケットにある部分アドレス（今の場合Ａ、
（＝Ｒ））がそのスイッチＥＸｋｌ　（＝ＥＸｉ　Ｌ）
（７）Ｙ方向アトＬ／スΩと等しいから判定する（ステ
ップ１６４）。今の場合、これらが等しいという条件が
満されるのでスイッチＥＸｋｌは、その出力ポート０Ｐ
ｋｌを介してプロセッサＰＥｋｌにこのパケットを送る
（ステップ１６６）。

こうして、同じＸクラスタ内にあるプロセッサ間でパケ
ット伝送が行なわれる。

（２）第１３Ａ図でのステップ１３２でま第１条件の判
定の結果、第１条件が満されないことが分かった場合（
すなわち、送信先プロセッサＰＥｋｌと送信元プロセッ
サＰＥ１ｊが同じＸクラスタに属さない場合）、第２の
条件Ａｌ（＝１２）＝自己のＹ方向アドレス（ｊ）か否
かを判定する（ステップ１４２）、この判定の結果、こ
の条件が満された場合（すなわち、プロセッサＰＥｋｌ
とＰＥ１ｊとは同じＸクラスタに属さないが同じＸクラ
スタに属する場合、スイッチＥＸｉｊは、このパケット
をＹ部分ネットワークＮＹｊに、出力ポート０Ｙｉｊを
経由して送出する（ステップ１４４）。

部分ネットワークＮＹｊは、このパケットの先頭にある
部分アドレスＡｉ（＝ｋ）と等しいＸアドレスをもつス
イッチ（Ｅｋｊ）にこのポケットを送る。そのスイッチ
（Ｅｋｊ）では、第１３ｃ図に示すように、このパケッ
トを入力端ＩＹｋｊより受信する（ステップ１５２）と
、このパケットが第２部分アドレスＡ、＝自己のＹ方向
アドレスと等しいかを判定する（ステップ１５４）。

今の場合、この条件は満されるので、スイッチＥｋｊは
そのパケットをそこにつながっているプロセッサ（ＰＥ
ｋｊ）に出力ポート０Ｐｋｊを介して送る。こうして、
同じＸクラスタに属する２つのプロセッサ間のパケット
転送ができる。

（３）また、第１３Ａ図のステップ１４２における判定
の結果が否定的な場合、すなわち、送信先プロセッサＰ
Ｅｋｌと送信元プロセッサＰＥ１ｊが同じＸクラスタに
も属さず、又同じＸクラスタにも属さない場合、これら
の２つのプロセッサを結ぶ経路は２通りある。すなわち
、第１のルートＸ部分ネットワークにまずパケットを転
送するルートであり、具体的にはＰＥ１ｊ→ＥＸｉｊ−
＋ＮＸ１＝）ＥＸｉｌ−４ＮＹｌ−＋ＥＸｋ１４ＰＥｋ
ｌである。このルートではＹアドレスが先に決まるので
以下このルートをＹ優先ルートとよぶ、第２のルートは
、７部分ネットワークにまず、パケットを転送するルー
トであり、具体的にはＰＥ１ｊ→Ｅ　Ｘ　ｉ　ｊ　−）
　Ｎ　Ｙ　ｊ　−＋　Ｅ　Ｘ　ｋ　ｊ　−＊　Ｎ　Ｘ　
ｋ　−）　Ｅ　Ｘ　ｋ　１→ＰＥｋｌである。このルー
トではＸアドレスが先に決まるので以下、これを優先ル
ートと呼ぶ。

ステップ１４６ではこれら２つのルートのいす九かを選
択する。

この選択的はあらかじめ各スイッチＥＸｉｊごとに定め
ておいてもよい。この場合、ステップ１４６は省略され
る。また、ネットワークの各部分ネットワークを通りパ
ケットの量（負荷）を計測し、この負荷が出来るだ均一
になるように動的に上記の選択をかえてもよい。

ステップ１４６でＸ優先ルートが選かれた場合、スイッ
チＥＸｉ　ｊはパケットを出力ポート０Ｙｉｊを介して
部分ネットワークＮＹｊに送出する（ステップ１４４）
、このパケットを受けて、この部分ネットワークＮＹｊ
は、そのパケットの先頭にある部分アドレスＡｌ（＝ｋ
）に等しいＸアドレスをもつスイッチＥｋｊの入力ポー
トＩＹｋｊを介して送出する。このスイッチでは、第１
３Ｃ図に示すように、これを受信する（ステップ１５２
）と、このパケットの第２部分アドレスＡａ　（＝　ｔ
　）　＝自己のＹアドレス（＝ｊ）が満されるか否かを
判定する（ステップ１５４）、今の場合、ｊ＃Ωと仮定
しているのでこの判定の結果は否定的となる。このスイ
ッチＥｋｊはこのパケットの部分アドレスＡ１．Ａ、を
入れかえ１部分アドレスＡ２を先頭に移す（ステップ１
５８）。

その後、このパケットをＸ部分ネットワークＮＸｋに、
出力ポート０Ｘｋｊを介して送出する。

この部分ネットワークＮＸｋの中の各スイッチは、この
パケットの先頭にある部分アドレスＡ２が到着次第それ
に応答できる。そうして、この部分ネットワークは部分
アドレスＡ、（＝Ω）に等しいＹ方向アドレスをもつス
イッチＥｋｌにこのパケットを送出する。

このスイッチＥｋｌは、入力ポートＩＸｋｌを介してこ
のパケットを受信する（ステップ１６２、第１３Ｂ図）
と、このパケットの第１部分アドレスＡ工自己のＸ方向
アドレス（＝ｋ）に等しいかを判定する。今の場合、こ
の判定結果は肯定的であるので、このパケットをスイッ
チＥｋｌはプロセッサＰＥｋｌに送出する。こうして、
同じクラスタに属さない２つのプロセッサ間のパケット
転送がＸ優先ルートによりなされる。

なお、ステップ１４６（第１３Ａ図）で、Ｙ優先ルート
が選がれた場合、スイッチＥＸｉｊは、パケット中の部
分アドレスＡ□、Ａ２を入れかえＡ２を先頭に移す（ス
テップ１３８）。その後、このパケットをＸ部分ネット
ワークＮＸｉに送出する（ステップ１４０）。この部分
ネットワークＮＸｉはこのパケットを、この部分アドレ
スＡ２（＝Ｑ）に等しいＹアドレスをもつスイッチＥＸ
ｉ　１にこのパケットを送出する。

このスイッチＥＸｉ　１では、第１３Ｂ図に示すと、こ
のパケット受信（ステップ１６２）した後、Ａ工（＝ｋ
）＝自己のＸ方向アドレス（＝ｉ）と等しいかを判定す
る（ステップ１６４）。今の場合、この判定結果は否定
的となり、このスイッチは部分アドレスＡ２．Ａ工を入
れかえ、八〇をパケットの先頭に移しくステップ１６８
）、再びこのパケットをＹ部分ネットワークＮＹＩに転
送する（ステップ１７０）。この部分ネットワークＮＹ
Ｉにより、このパケットはこのパケットの第１部分アド
レスＡ１（＝ｋ）に等しいＸ方向アドレスをもってスイ
ッチＥｋｌにこのパケットを転送する。このスイッチＥ
ｋｌでは第１３Ｃ図のステップ１５２，１５４，１５６
によりこのパケットをそこに接続されたプロセッサＰＥ
ｋｌに送出する。こうして、同じクラスタに属さない２
つのプロセッサ間でパケットがＹ優先ルートによりなさ
れる。

本実施例のようなネットワークの利点は、各部分ネット
ワークの規模が小さくなることにより。

実装が容易となる点にある。そして、上記の様にプロセ
ッサがクラスタ化されているため、部分ネットワークＮ
Ｙｊの中では転送先アドレスのうち第１部分アドレスＡ
１のみ、ＮＸｉの中では第２部分アドレスＡ２のみが必
要となる。本実施例では、スイッチＥ　Ｘ　ｉ、ｊ中に
Ａ工、ＡＸの入れ替え手段を有するため、各部分ネット
ワークＮＸｉ、ＮＸｊ中で必要な部分アドレスが常に第
１サブパケツトにあるので、部分ネットワーク中のそれ
ぞれのスイッチは部分アドレスの全ての到着を待つ必要
はなく、高速なデータ転送が可能となる。

第Ｌ　：ＬＡ図のネットワークの動作時、次のようにか
えると更に高速化される。

すなわち、第１３Ｂ図においては、ｍ、ｎを整数として
それぞれのスイッチ（ＥＸｍｎ）がＸ部分ネットワーク
ＮＸｍからパケットを受信したときの判定１６４は、ネ
ットワークＮＸｍから部分アドレスＡ１の到着をまって
行う必要がある。しかし、すでに述べたように、ネット
ワークＮＸｎでは、パケットは部分アドレスＡ２をその
先頭に有する。したがって、上記判定１６４は部分ネッ
トワークＮＸｍから２つ目のサブパケットがスイッチＥ
Ｘｍｎに到着するのをまって始めて可能になる。同じ問
題は第１３Ｃ図の判定１５４についても生じる。これら
の問題は部分ネットワ−−りＮＸｍ、ＮＹｎ等を以下の
ように変更することにより改良される。

すなわち、部分ネットワークＮＸｍ又はＮＹｎ等をそれ
ぞれ第１４Ａ図、第１４Ｂ図のステップ１８０Ａ、１８
０Ｂとして、示すように、それぞれからパケットをある
スイッチＥＸｍｎに出力する際、そのスイッチに最も近
い部分ネットワーク内スイッチにおいて、パケット中の
部分アドレスＡ工、Ａ２を入れかえるように構成する。

これは、第９Ｂ図において説明した方法と同様に実現で
きる。

これらの結果Ｘ部分ネットワークからＮＸｍかはパケッ
トに受信したスインＥ　Ｘ　ｍ　ｎの動作は、第１４Ｃ
図に示すようになる。図において第１３Ｂ図と同じ参照
番号は同じ処理をさす。この図から分かるようにこの改
良された動作では、スイッチＥＸｍｎは９部分アドレス
Ａ工についての判定処理１４４を行うのは第１３Ｂ図の
場合と同じであるが、すでに述べた改良によりＸ部分ネ
ットワークＮＸｍから送られるパケットの先頭にこの部
分アドレスＡ工が含まれているので、この判定処理１４
４はこの部分アドレスＡ□が到着し次第開始できる。ま
た、Ｘ部分ネットワークＮＸｍがパケット出力時にアド
レスを入れかえた結果、第１３Ｂ図で必要としたアドレ
ス入れかえ第１４Ｃ図においては必要としない。

同様にＹ部分ネットワークＮＹｍからパケットを受信し
たときのスイッチＥＸｍｎの動作は、第１４Ｄ図のよう
になる９図において第、Ｌ３Ｃ図を同じ参照番号は同じ
ものをさす。この場合も、第１４Ｃ図と第１３Ｂ図につ
いての比較がそのままあてはまる。

なお上記の説明で、Ａ、、　Ａ、は２ビツト、ｄは２ビ
ツトとしたが、これが任意のビット数であっても本発明
の効果に変わりはない、また、転送先アドレスを３分割
とし、Ｘ、Ｙ方向の他にＺ方向の様な部分ネットワーク
を設け、ＥＸｉｊをＥＸｉ　ｊ　ｋの様に４人力ポート
／４出力ポートとする、という様に、転送先アドレスの
分割数を増して良いことも明らかである。

第１５図はそのようなデータ転送ネットワークの実施例
を示す０図において、ＮＸ、ｉ、ＮＸ１．。

Ｎｘ１いＮ４４等はＸ方向の部分転送ネットワーク７．
１を表わし、ＮＹ、０、ＮＹ、、、ＮＹ、９、ＮＹ４４
等はＹ方向の部分転送ネットワークを表わし、これらは
、第１１Ａ図と同じものである本実施例ではＺ方向の部
分ネットワークＮＺ１□。

ＮＺ、１、ＮＮ４１、Ｎｚ、＝−ＮＺ＊＊等が設けれテ
ィる。

これら３つの部分ネットワークの交叉点にスイッチＥ　
ｘ、、、％　Ｅ！４１、ＥＸ４１イＥＸ４４４等および
プロセッサｐＥｉｚｉ、ＰＥ、４１、ＰＥ、１１、ＰＥ
４．。

が設けられでいる。

図では簡単化のために各部分ネットワークを直線で表わ
し、かつ、スイッチ、プロセッサは一部のみ表わしてい
る。

スイッチＥＸｌｉ１は、Ｘ方向部分ネットワークＮ　Ｘ
ｉ、、Ｙ方向部分ネットワークＮＹＬｉ、Ｚ方向部分ネ
ットワークＮＺ、、およびプロセッサＰＥ１１□のそれ
ぞれに対して入力ポートと出力ポートで接続されている
。

他のプロセッサについても同じである。

あるプロセッサから他のプロセッサにパケットを転送す
る場合、パケット内の転送先アドレスをＡ□、Ａ２、Ａ
３の部分から構成する。それぞれはパケット送信先のプ
ロセッサをＰｉｊｋとするとき、それぞれのＸ、Ｙ、Ｚ
方向座標１＋　ｊ＋　ｋに等しい。

今、例えば、プロセッサｐＥｔｘ１からＰＥ４４４にパ
ケットを送出する場合、パケットの転送ルートはいくつ
かある。

たとえば、 Ｐ　Ｅｉ、、−＋　Ｅ　ｘ４．、−＋　Ｎ　Ｘ、、４　
Ｅ　Ｎ４１．−＋　Ｎ　Ｙｉ。

→ＥＸ４４□→ＮＺ４４→Ｅ　Ｘ　４４’４→ＰＥ４４
４はその一つである。

このルートにしたがってパケットを転送する場合の動作
は以下のとおりである。

スイッチＥＸｉｌｉがこのパケットを部分ネットワーク
ＮＸ□１に送出する場合、スイッチＥ　Ｘ、、。

は第１３Ａ図の場合と同様に１部分アドレスＡ□。

Ａ、、Ａ３を入れかえることなく、転送する８部分ネッ
トワークＮｘｏはこのパケットを、アドレスＡ工に等し
いｘｌｌｌｍをもつスイッチＥＸ、□、に送出する。ス
イッチＥ　Ｘ４４．はこのパケット内の部分アドレスＡ
、、Ａ、、Ａ、の内のＡ、が自己のＹ座標と異なるので
、Ｙ方向部分ネットワークＮＹ工、に送出する。その際
パケット内のアドレスをＡ２、Ａ１、Ａ工の順に入れか
える。このネットワークはパケットをアドレスＡ２に等
しいＹ座標をもつスイッチＥＸ４４Ｌに送出する。

スイッチＥＸ、、１では、この中の部分アドレスＡ、が
自己のＺ座標と異なるので、このパケットをＺ方向部分
ネットワークＮＺ４４に送出する。その際、アドレスを
Ａ、、Ａ、、Ａ、の順に入れかえる。このネットワーク
はこのパケットをアドレスＡ、に等しい２座標をもつＥ
Ｘ４４に送出する。これを受けたスイッチＥＸ４４４は
このパケットをプロセッサＰＥ、４４に送出する。

このように本実施例では、第１１Ａ図の場合よりもより
多くのプロセッサがある場合に、それらの間のデータ転
送を行うことができる。かつ、上述のようなアドレス入
れかえを各スイッチＥＸが行うので部分ネットワークが
到着したパケットの先頭の部分アドレスに応答してスイ
ッチできる。

なお、第１４Ｇ、１４Ｄ図で示したように、スイッチ時
Ｅ　Ｘ、、、、ＥＸ４４１でのアドレスの入れかえにか
え、部分ネットワークＮＸエエ、ＮＹｌ、、ＮＺ、４が
、パケット出力時に３アドレス入れかえをする方がより
高速な動作が処理できる。

第１６Ａ図は本発明の他の実施例である。Ｐ′Ｅはプロ
セッサ、ＥＸはスイッチであり、図に示す如く、プロセ
ッサＰＥ１００と同様な複数のプロセッサの各々に対し
て、スイッチＥＸ１００と同様な１個のスイッチが設け
られ、かつ各々のスイッチＥＸは互いに４近傍のスイッ
チに入力ポート、出力ポートにより接続されて、網状の
データ転送ネットワークを構成している。また、第１６
Ｂ図に示すように、スイッチＥＸ１００はプロセッサＰ
Ｅ１００との間の入力／出力ポートエＰ１００１０Ｐ１
００、また４近傍スイツチとの間の入力／出力ポート、
ｌＮ１００１０Ｎ１００、ＩＷ１００／○Ｗ１００、 ｌ５１００１０８１００、 ＩＥ１００／○Ｅ１００を有している。本実施例でも、
これまで述べたと同様、プロセッサ間を転送されるパケ
ットは、第１８図の様に、データ転送路のビット幅ｄご
とに分割されたサブパケットの例から成るパケットとし
て授受される８本実施例が他の実施例と異なるのは、上
記パケット中の転送先アドレスがｄ−１ビツト以下のビ
ット数となる様に２分割され、分割された転送先アドレ
スの上位の部分をグローバル・アドレスＡａ、下位の部
分をローカル・アドレスＡＬとして用いるとともに、Ａ
Ｇ、Ａｔ、が、それ送れ上記のサブパケットに格納され
、かつ、先頭のサブパケットには。

それが格納している分割アドレスがＡａｆＪ％ＡＬかを
示すフラグビットＬを設けた点である。これで簡単のた
め、ｄ＝４とし、Ａａ、Ａムがそれぞれ３ビツトとする
。第１７図に示す様に、ＡＧ、ＡＬ合計６ビツトで表わ
される６４個のプロセッサが同図第１６Ａ図の様にスイ
ッチで結合されており、かつ、プロセッサは第１７図の
様に、同じグローバル・アドレスを持つもの８個ずつク
ラスタ化されている０本実施例では、各々スイッチは、
例えば第７Ａ図、第１２図と同様なスイッチを５人力ポ
ート／出力ポートの構成とした、第２０図に示す構成を
用いることができる。第２０図の各部の動作、及び符号
の意味は、第７Ａ図の同じ英文字（列）で始まる符号を
持つ各部と同様である。第２０図の構成では第７Ａ図の
構成と異なるのは、分割アドレス記憶用レジスタＬ１２
．Ｌ２２とセレクタＳ３１の間に、上記フラグビットＬ
のセット回路Ｘ２１を設けたことである。Ｘ２１はスイ
ッチコントローラＰ２１からのセット信号ＸＣ２１によ
り上記フラグビットＬをセットする。

以下スイッチの動作につき述べる。なお、第２０図で、
Ｒ２２〜Ｒ２５で示される部分は、Ｒ２１で示される部
分と同様の構成であり、簡単のため省略して示しである
。各プロセッサでは、データを始めて送出する際にＡａ
を先頭サブパケットに入れ、かつ、Ｌビットを０とする
。各スイッチにおける処理の手順を第１９図に示す。本
実施例では、Ｌビットが設けられているため、各スイッ
チはＬ＝Ｏである間はローカルアドレスＡしを参照する
必要がなく、従って、上記の様に分割された転送先アド
レスを含む全てのサブパケットの到着を待つことなく、
パケットを送出すべき次段のスイッチを確定することが
できる。パケットが次々と転送されて、目標のプロセッ
サと同じグローバルアドレスを持クラスタ中のスイッチ
に入ると、該スイッチでは、ローカルアドレスＡしを含
むサブパケットの到着を待ち、第７Ａ図の場合と同様に
Ａｔ、とＡ□を入れ替えて、ローカルアドレスが第１サ
ブパケツトに入るようにするとともに、Ｌ＝１として次
段に送出する。以降のスイッチでは、今度はグローバル
アドレスを含む第２サブパケツトの到着を待つことなく
、パケットを送出すべき次段のスイッチを確定すること
ができる。

第１７図で各プロセッサは、図示の様なアドレスを持つ
と、Ａａ”０００．Ａ＋、＝１１０のプロセッサＮＳか
ら、Ａａ＝　１１０　、　Ａｔ、＝　１１０のプロセッ
サＮＲヘパケットを送る場合を考える。ここで、各々の
スイッチには隣接のプロセッサのローカルアドレスと、
隣接のクラスタのグローバルアドレスが、自己のアドレ
スとともに記憶されており、Ｌ＝Ｏの間はグローバルア
ドレスＡａと自己のグローバルアドレスを比較し、異な
る場合は、Ａａと隣接クラスタのグローバルアドレスを
比較して転送方向、出力ポートを決定する。最も単純に
は、グローバルアドレスの差が最も小さくなる方向に送
出すれば良い。このアルゴリズムに従うと、パケットは
第１７図の様な経路をたどり、ＮＸで示された位置（Ａ
ａ＝１１０．ＡＬ＝ＯＯＯ）のスイッチに至る。ここで
ＮＸのスイッチは第７Ａ図のスイッチの場合と同様にＡ
しとＡａを入れ替え、Ｌ＝１として次段に送出する。以
降は、ローカルアドレスを隣接プロセッサのローカルア
ドレスと比較し、上記と同様のアルゴリズムにより、転
送方向、出力ポートを決定していくことができる。本実
施例で各段のスイッチのうち、ＡＧとＡ＋。

を含んだ２つのサブパケットの到着を待つ必要があるの
はＮＸのスイッチのみであり、その他のスイッチでは、
転送先アドレスの到着待ちの時間は、本発明を使わない
場合の半分で済み、特にプロセッサの台数が大きいとき
、効果が非常に大きい。

上記の説明でＡＯ，ＡＬは各々３ビツトとしたが任意の
ビット数でも本発明の効果に変わりはない。

また、転送先アドレスは２分割としたが、分割数を増す
とともに、上記りなるビットをこれに応じて複数ビット
としても１本発明の効果に変わりはない、さらに、デー
タ転送ネットワークのスイッチは４近傍と接続されてい
るとしたが、任意の個数と接続されていても本発明の効
果に変わりはない。

これまでの実施例の説明では、データパケットの行先は
、始めの２つ以上のサブパケットに含まれる転送先アド
レスによって示されるとしてきたが、これと等価な、転
送先アドレスを示すためのタグ情報であっても良いこと
は明らかである。この様なタグ情報としては、例えば、
発信プロセッサのアドレスと転送先アドレスのＥ　ｘｃ
ｌｕｓｉｖｅ　Ｏｒをとったもの、等を用いることがで
きる。

以上本発明によれば、データ転送ネットワークの、多段
に構成された複数のスイッチの各々の段で、転送先アド
レスを含む複数のサブパケット全ての到着を待つ必要が
ないので、高速なデータ転送が可能になる。

【図面の簡単な説明】

第１Ａ図は、第６図の装置の第２段のスイッチ（ＳＬ４
’等）の概略構成図、 第１Ｂｇは、第６図の装置の第１．第３又は第４段のス
イッチ（Ｓ００’　、８２４’　ｏｒ　８３５’　）の
概略構成図。 第２Ａ図は、本発明によるデータ転送Ｎｅｔｗｏｒｋが
適用される並列計算機システムのブロックを示す図、 第２Ｂ図は、本発明のパケットの構造を示す図、第３図
は、本発明と比較するための低速のデータ転送ネットワ
ークの概略構成図、 第４図は、第２図のネットワークのスイッチ（Ｓｉｊ）
の概略構成図、 第５図は第２図のネットワークのスイッチの動作を説明
するための図、 第６図は、第２図のネットワークの動銅タイムチャート
、 第７図は、本発明によるデータ転送ネットワークの概略
構成図、 第８図は、第６図の装置のスイッチの動作を説明するた
めの図。 第９Ａ図は、第６図の装置の動作の１例のタイムチャー
ト。 第９Ｂ図は、第６図の装置の動作の他の例のタイムチャ
ート。 第１０図は、第７図のスイッチに用いるスイッチコント
ローラ（Ｐ２）の概略構成図、第１１図は、部分ネット
ワークを用いた、本発明によるデータ転送ネットワーク
の他の実施例、第１２図は、第１１図の装置に用いるス
イッチが、パケットをプロセッサから受信したときの動
作のフローチャート、 第１３Ｂ図は、第１２図の装置に用いるスイッチ（ＥＸ
ｉｊ）がパケットを部分ネットワークＮＹから受信した
ときの動作のフローチャート、第１３Ｃ図は、第１２図
の装置に用いるスイッチ（ＥＸｉｊ）がパケットを部分
ネットワークＮＸから受信したときの動作のフローチャ
ート、第１４Ａ図は、第１２図の装置のＸ方向部分ネッ
トワーク（ＮＸｊ）の改良された動作のフローチャート
、 第１４Ｂ図は、第１２図の装置のＹ方向部分ネットワー
ク（ＮＹｉ）の改良された動作のフローチャート、 第１４Ｃ図は、第１２図の装置のスイッチ（ＥＸｉｊ）
がＹ方向部分ネットワーク（ＮＹ　ｉ　）からパケット
を受信したときの改良された動作のフローチャート、 第１４Ｄ図は、第１２図の装置のスイッチ（ＥＸｉｊ）
がＸ方向部分ネットワーク（ＮＸｊ）からパケットを受
信したときの改良された動作のフローチャート、 第１５図は、３次元の、部分ネットワークを用いたデー
タ転送ネットワークの実施例、第１６Ａ図は、格子結合
のネットワークを用いた本発明の他の実施例、 第１６Ｂ図は、第１６Ａ図のスイッチ （ＥＸｌｏｏ）の入出力ポートを示す図、第１７図は、
第１６Ａ図の装置におけるデータ転送ルートを示す図、 第１８図は、第１６Ａ図の装置に用いるパケットを示す
図、 第１９図は、第１６Ａ図の装置のスイッチ（Ｅ　Ｘ）の
動作のフローチャート、 第２０図は、第１６Ａ図の装置のスイッチ（ＥＸ）の概
略構成図である。 第２Ａ回 第２５目 第３目 第４図 βλｊ（Ｌ・ρ、み・・・３．にρ、１．゛・刀ＭＳＩ
　　　　Ｐ／ 第ダ目 第す図 第７Ａ目 第７目 第７．３Ａ目 第　ノ４　Ａ　目 第１４１５目 第１１；、、Ｃ目 ネルり図 Ｐｌニア１）θ

Claims (1)

1. 【特許請求の範囲】 １、複数のプロセッサを接続し、それら相互の間でデー
   タを転送するためのデータ転送ネットワークにおいて、 複数のスイッチが多段に接続され、各段のスイッチは前
   段の複数のスイッチと後段の複数のスイッチにそれぞれ
   接続され、 各々のスイッチは、前段のスイッチからパケットを受信
   する手段を有し、パケットは送り先プロセッサのアドレ
   スと送達されるべきデータとを含み、 上記送り先プロセッサのアドレスは複数ビットから構成
   され複数の部分アドレスを有し、上記データは複数ビッ
   トから構成される複数の部分データを有し、 上記受信手段は、上記複数の部分アドレスの個々の部分
   アドレスはそのすべてのビットを並列に受信し、上記複
   数の部分データの個々の部分データはそのすべてのビッ
   トを並列に受信し、かつ複数の部分アドレス、複数の部
   分データを逐次的に受信し、 さらに、各々のスイッチは、 上記受信手段と次段の複数のスイッチの間に接続された
   経路選択手段を有し、 該経路選択手段は、受信された複数の部分アドレスの個
   々の部分アドレスはそのすべてのビットを並列に転送し
   、また複数の部分データの個々の部分データはそのすべ
   てのビットを並列に転送し、かつ複数の部分アドレス、
   複数の部分データを次段の複数のスイッチのうち選択さ
   れた１つに逐次的に転送し、 さらに、各々のスイッチは、 上記受信手段と経路選択手段に接続された制御手段を有
   し、該制御手段は、 上記受信された複数の部分アドレスのうちの予め定めら
   れた１つの中の１または複数のビットに応動して上記経
   路選択手段を制御し、 上記多段に構成された複数のスイッチの少なくとも一部
   のスイッチに含まれる上記制御手段は、パケットの最初
   の部分アドレスの到着に応動して残りの少なくとも１つ
   以上の部分アドレスが到着する前に、該最初の部分アド
   レスの中の予め定められた１または複数のビットをデコ
   ードして、上記制御手段に接続された上記経路選択手段
   を制御することを特徴とするデータ転送ネットワーク。 ２、複数のプロセッサを接続し、それら相互の間でデー
   タを転送するためのデータ転送するためのデータ転送ネ
   ットワークにおいて、 複数のスイッチが多段に接続され、各段のスイッチは前
   段の複数のスイッチと後段の複数のスイッチにそれぞれ
   接続され、 各々のスイッチは、前段のスイッチからパケットを受信
   する手段を有し、パケットは送り先プロセッサのアドレ
   スと送達されるべきデータとを含み、 上記送り先プロセッサのアドレスは複数ビットから構成
   される複数の部分アドレスを有し、上記データは複数ビ
   ットから構成される複数の部分データを有し、 上記受信手段は、上記複数の部分アドレスの個々の部分
   アドレスはそのすべてのビットを並列に受信し、上記複
   数の部分データの個々の部分データはそのすべてのビッ
   トを並列に受信し、かつ複数の部分アドレス、複数の部
   分データを逐次的に受信し、 さらに、各々のスイッチは、 上記受信手段と次段の複数のスイッチの間に接続された
   経路選択手段を有し、 該経路選択手段は、受信された複数の部分アドレスの個
   々の部分アドレスはそのすべてのビットを並列に転送し
   、また複数の部分データの個々の部分データはそのすべ
   てのビットを並列に転送し、かつ複数の部分アドレス、
   複数の部分データを次段の複数のスイッチのうち選択さ
   れた１つに逐次的に転送し、 さらに、各々のスイッチは 上記受信手段と経路選択手段に接続された制御手段を有
   し、該制御手段は、 上記受信された複数の部分アドレスのうちの予め定めら
   れた１つの中の１または複数のビットに応動して上記経
   路選択手段を制御し、 上記多段に構成された複数の段のうちの特定の段の複数
   のスイッチは、 それぞれ、受信された複数の部分アドレスの転送順序を
   変更するための手段を有し、 該転送順序変更手段は、次段のスイッチの制御手段がそ
   の経路選択手段を制御するに必要な部分アドレスを受信
   したすべての部分アドレスのなかで最初に転送すること
   を特徴とするデータ転送ネットワーク。 ３、複数のプロセッサを接続し、それら相互の間でデー
   タを転送するためのデータ転送ネットワークにおいて、 複数のスイッチが多段に接続され、各段のスイッチは前
   段の複数のスイッチと後段の複数のスイッチにそれぞれ
   接続され、 各々のスイッチは、前段のスイッチからパケットを受信
   する手段を有し、パケットは送り先プロセッサのアドレ
   スと送達されるべきデータとを含み、 上記送り先プロセッサのアドレスは複数ビットから構成
   される複数の部分アドレスを有し、上記データは複数ビ
   ットから構成される複数の部分データを有し、 上記受信手段は、上記複数の部分アドレスの個々の部分
   アドレスはそのすべてのビットを並列に受信し、上記複
   数の部分データの個々の部分データはそのすべてのビッ
   トを並列に受信し、かつ複数の部分アドレス、複数の部
   分データを逐次的に受信し、 さらに、各々のスイッチは、 上記受信手段と次段の複数のスイッチの間に接続された
   経路選択手段を有し、 該経路選択手段は、受信された複数の部分アドレスの個
   々の部分アドレスはそのすべてのビットを並列に転送し
   、また複数の部分データの個々の部分データはそのすべ
   てのビットを並列に転送し、かつ複数の部分アドレス、
   複数の部分データを次段の複数のスイッチのうち選択さ
   れた１つに逐次的に転送し、 さらに、各々のスイッチは、 上記受信手段と経路選択手段に接続された制御手段を有
   し、該制御手段は、 上記受信された複数の部分アドレスのうちの予め定めら
   れた１つの中の１または複数のビットに応動して上記経
   路選択手段を制御し、 上記複数のプロセッサは、そのアドレスを構成する上記
   複数の部分アドレスの各々のビット数で指定できる数ご
   とにクラスタ化され、 データ転送ネットワークは、該クラスタ化されたプロセ
   ッサをクラスタ内で相互に接続し、上記他段に構成され
   た複数のスイッチで構成される部分ネットワークを有し
   、 該部分ネットワークの少なくとも一部のスイッチに含ま
   れる上記制御手段は、パケットの最初の部分アドレスの
   到着に応動して残りの少なくとも１つ以上の部分アドレ
   スが到着する前に、該最初の部分アドレスの中の予め定
   められた１または複数のビットをデコードして、上記制
   御手段に接続された上記経路選択手段を制御し、上記複
   数のプロセッサの任意の１つのプロセッサは、そのアド
   レスを構成する上記複数の部分アドレスの数と同じ数の
   複数の部分ネットワークに、部分ネットワークのいずれ
   にも含まれない他の上記スイッチを介して接続され、 該スイッチは、部分アドレスの数＋１の入力ポートと部
   分アドレスの数＋１の出力ポートを有し、該入力ポート
   の１つは上記１つのプロセッサに接続され、該入力ポー
   トの他のものは上記複数の部分ネットワークの各々にそ
   れぞれ接続され、該出力ポートの１つは上記１つのプロ
   セッサに接続され、該出力ポートの他のものは上記複数
   の部分ネットワークの各々にそれぞれ接続されて各々の
   入力ポートと各々の出力ポート間でパケットの転送を行
   い、 上記複数の部分ネットワークに接続され、部分ネットワ
   ークのいずれにも含まれないスイッチは、受信された複
   数の部分アドレスの転送順序を変更するための手段を有
   し、 パケットがある部分ネットワークから他の部分ネットワ
   ークに転送されるときに、 該スイッチの転送順序変更手段は、次段のスイッチの制
   御手段がその経路選択手段を制御するに必要な部分アド
   レスを、受信したすべての部分アドレスのなかで最初に
   転送するきとを特徴とするデータ転送ネットワーク。 ４、複数のプロセッサを接続し、それら相互の間でデー
   タを転送するためのデータ転送ネットワークにおいて、 複数のスイッチが多段に接続され、各段のスイッチは前
   段の複数のスイッチと後段の複数のスイッチにそれぞれ
   接続され、 各々のスイッチは、前段のスイッチからパケットを受信
   する手段を有し、パケットは送り先プロセッサのアドレ
   スと送達されるべきデータとを含み、 上記送り先プロセッサのアドレスは複数ビットから構成
   される複数の部分アドレスを有し、上記データは複数ビ
   ットから構成される複数の部分データを有し、 上記受信手段は、上記複数の部分アドレスの個々の部分
   アドレスはそのすべてのビットを並列に受信し、上記複
   数の部分データの個々の部分データはそのすべてのビッ
   トを並列に受信し、かつ複数の部分アドレス、複数の部
   分データを逐次的に受信し、 さらに、各々のスイッチは、 上記受信手段と次段の複数のスイッチの間に接続された
   経路選択手段を有し、 該経路選択手段は、受信された複数の部分アドレスの個
   及は部分アドレスはそのすべてのビットを並列に転送し
   、また複数の部分データの個々の部分データはそのすべ
   てのビットを並列に転送し、かつ複数の部分アドレス、
   複数の部分データを次段の複数のスイッチのうち選択さ
   れた１つに逐次的に転送し、 さらに、各々のスイッチは、 上記受信手段と経路選択手段に接続された制御手段を有
   し、該制御手段は、 上記受信された複数の部分アドレスのうちの予め定めら
   た１つの中の１または複数のビットに応動して上記経路
   選択手段を制御し、 上記複数のプロセッサは、そのアドレスを構成する上記
   複数の部分アドレスの各々のビット数で指定できる数ご
   とにクラスタ化され、 データ転送ネットワークは、該クラスタ化されたプロセ
   ッサをクラスタ内で相互に接続し、上記他段に構成され
   た複数のスイッチで構成される部分ネットワークを有し
   、 上記複数のプロセッサの任意の１つのプロセッサは、そ
   のアドレスを構成する上記複数の部分アドレスの数と同
   じ数の複数の部分ネットワークに、部分ネットワークの
   いずれにも含まれない他の上部分ネットワークのいずれ
   にも含まれない他の上記スイッチを介して接続され、該
   スイッチは、部分アドレスの数＋１の入力ポートと部分
   アドレスの数＋１の出力ポートを有し、該入力ポートの
   １つは上記１つのプロセッサに接続され、該入力ポート
   の他のものは上記複数の部分ネットワークの各々にそれ
   ぞれ接続され、該出力ポートの１つは上記１つのプロセ
   ッサに接続され、該出力ポートの他のものは上記複数の
   部分ネットワークの各々にそれぞれ接続されて各々の入
   力ポートと各々の出力ポート間でパケットの転送を行い
   、 上記複数の部分ネットワークに接続され、部分ネットワ
   ークのいずれにも含まれないスイッチに含まれる上記制
   御手段は、パケットの最初の部分アドレスの到着に応動
   して残りの少なくとも１つ以上の部分アドレスが到着す
   る前に、該最初の部分アドレスの中の予め定められた１
   または複数のビットのデコードして、上記制御手段に接
   続された上記経路選択手段を制御し、上記複数の部分ネ
   ットワークのスイッチのうち、少なくとも一部のスイッ
   チに含まれる上記制御手段は、パケットの最初の部分ア
   ドレスの到着に応動して残りの少なくとも１つ以上の部
   分アドレスが到着する前に、該最初の部分アドレスの中
   の予め定められた１または複数のビットをデコードして
   、上記制御手段に接続された上記経路選択手段を制御し
   、 上記複数の部分ネットワークのスイッチのうち、上記他
   の特定のスイッチは受信された複数の部分アドレスの転
   送順序を変更するための手段を有し、 該スイッチの転送順序変更手段は、次段のスイッチの制
   御手段がその経路選択手段を制御するに必要な部分アド
   レスを、受信したすべての部分アドレスのなかで最初に
   転送することを特徴とするデータ転送ネットワーク。