JP2006107590A - 半導体集積回路装置及びそのテスト方法 - Google Patents

Abstract

【課題】
メモリマクロに対して冗長置き換え情報を記憶する不揮発性記憶回路の数を削減できるとともに、冗長置き換え情報の転送のための入出力回路を簡素化できる半導体集積回路装置を提供すること。
【解決手段】
本発明にかかる半導体集積回路装置では、不良セルを置き換える冗長回路を有する複数のメモリマクロ３と、複数のメモリマクロ３から選択される第１のメモリマクロ３の不良セルを冗長回路に置き換えるための冗長置き換え情報を記憶する複数のヒューズボックス２とを備え、冗長置き換え情報は、ヒューズボックス２からメモリマクロ３へ並列に転送される。
【選択図】 図１

Description

本発明は、半導体集積回路装置そのテスト方法に関し、特に、冗長回路を有する半導体集積回路装置及びそのテスト方法に関する。

近年、電子機器の小型化、多機能化が急速に進んでおり、これを実現するために、より集積度の高い半導体集積回路装置が望まれている。このような半導体集積回路装置として、例えば、複数の機能を１つの半導体チップに集約するＳＯＣ（System On a Chip）やシステムＬＳＩが知られている。また、システムＬＳＩ等の半導体集積回路装置は、信頼性確保のため製造不良がないか否かテストが行われて、テストをパスした良品のみが出荷される。例えば、メモリのテストで不良が発見された場合には、不良箇所を冗長回路に置き換えて不良箇所の救済が行われている。

図１０に従来の半導体集積回路装置を示す。この従来の半導体集積回路装置１０１は、システムＬＳＩであり、機能や用途に応じた複数のメモリマクロ１０３と、メモリマクロ１０３の不良セルを救済するための複数のヒューズボックス１０２を備えている。

メモリマクロ１０３には、図示しないメモリセルと冗長回路が含まれており、メモリセルのうちの不良セルを冗長回路に置き換えることで、不良セルが救済される。

ヒューズボックス１０２には、複数のヒューズが設けられており、これらのヒューズの切断状態によって所望のデータを記憶する。ヒューズボックス１０２は、メモリセルのうちで不良セルを特定するためのアドレス（不良アドレス）を記憶しており、この不良アドレスがメモリマクロ１０３へ転送されて、該当する不良セルが冗長回路に置き換えられる。

しかしながら、従来の半導体集積回路装置１０１では、全てのメモリマクロ１０３と全てのヒューズボックス１０２とがそれぞれ１対１で接続されるため、メモリマクロ１０３と同じ数のヒューズボックス１０２が必要である。レーザ切断や過電流溶断に要するヒューズ本体の物理的大きさや、切断箇所周辺への悪影響を考慮して周辺領域を空けるための面積をも要するといったヒューズの構造上、半導体プロセスが微細化されても、ヒューズの大きさを小さくすることは困難である。したがって、半導体集積回路装置の微細化・高集積化が進むにつれて、半導体集積回路装置の中で、ヒューズの回路面積の占める割合が大きくなってしまう。特に、システムＬＳＩでは、汎用のメモリチップと比べて、記憶容量の小さいメモリマクロが数多く存在するため、ヒューズボックス１０２の数が多くなりヒューズの回路面積が非常に大きくなってしまう。

このような問題を解決しうる半導体集積回路装置として、特許文献１のものが知られている。特許文献１では、不良アドレス等の冗長置き換え情報を圧縮することでヒューズの数を削減している。
特開２００４−１３３９７０号公報

しかしながら、上記の特許文献１の方法では、ヒューズボックスからメモリマクロへ冗長置き換え情報の転送時に、データを圧縮・伸張しており、さらに、データをシリアルに転送している。このため、複雑な圧縮・伸張回路やデータ解析回路等が必要になってしまうとともに、データ転送に時間がかかってしまう。データ転送用の入出力回路が複雑になると、回路面積が大きくなってしまい、さらに、メモリマクロ数の変更等の場合には、圧縮・伸張回路やデータ解析回路等を設計しなおす必要があるため拡張性が低く、設計工数が増大してしまう。

このように、従来の半導体集積回路装置では、メモリマクロに対して冗長置き換え情報を記憶する不揮発性記憶回路の数を削減しようとすると、冗長置き換え情報の転送のための入出力回路が複雑になってしまうという問題点があった。

本発明にかかる半導体集積回路装置は、不良セルを置き換える冗長回路を有する複数のメモリマクロと、前記複数のメモリマクロから選択される第１のメモリマクロの不良セルを前記冗長回路に置き換えるための冗長置き換え情報を記憶する複数ビット分の不揮発性記憶素子とを備え、前記冗長置き換え情報を、前記複数ビット分の不揮発性記憶素子から前記複数のメモリマクロへ複数ビット並列に転送するものである。

本発明にかかる半導体集積回路装置によれば、複数ビット分の不揮発性記憶素子（例えば、ヒューズボックス）に複数のうちから選択されるメモリマクロの冗長置き換え情報を記憶することにより、不揮発性記憶素子の数をより少なくすることができる。さらに、冗長置き換え情報を複数ビット並列に転送することにより、冗長置き換え情報を操作することなくそのまま転送できるようになる。これにより、冗長置き換え情報の転送するための入出力回路を簡素化することができる。

また、本発明にかかるテスト方法は、メモリマクロとテスト回路とヒューズボックスとを有する半導体集積回路装置のテスト方法であって、前記テスト回路によって前記メモリマクロをテストし、前記テストの結果に基づいて、前記メモリマクロを識別するメモリマクロ識別情報と前記メモリマクロの前記不良セルを識別する不良アドレスとを含む冗長置き換え情報を前記ヒューズボックスに記憶し、前記冗長置き換え情報に基づいて前記メモリマクロの不良セルを冗長回路に置き換えるものである。これにより、効率よくメモリマクロのテストを行うことができる。

本発明によれば、メモリマクロに対して冗長置き換え情報を記憶する不揮発性記憶回路の数を削減できるとともに、冗長置き換え情報の転送のための入出力回路を簡素化できる半導体集積回路装置を提供することができる。

発明の実施の形態１．
まず、図１乃至図５を用いて、本発明の実施の形態１にかかる半導体集積回路装置について説明する。本実施形態にかかる半導体集積回路装置は、メモリマクロよりも少ない数のヒューズボックスを有し、冗長置き換え情報を一度に転送することを特徴としている。

ここで、図１を用いて、本実施形態にかかる半導体集積回路装置の構成について説明する。図に示されるように、半導体集積回路装置１は、複数のヒューズボックス２と複数のメモリマクロ３を備えており、複数のヒューズボックス２のそれぞれと複数のメモリマクロ３のそれぞれとは、ヒューズバス４を介して接続されている。

半導体集積回路装置１は、例えば、複数の機能を有するシステムＬＳＩであり、図示しないＣＰＵコアや周辺モジュール等（例えば、ＤＳＰ：Digital Signal Processor）が設けられており、ＣＰＵコアや周辺モジュール等は、メモリマクロ３にデータを格納し所望の処理を行っている。

ヒューズボックス２は、複数ビット分の不揮発性記憶素子を有する不揮発性記憶回路であり、複数のうちの一つのメモリマクロ３の冗長置き換え情報を記憶する。冗長置き換え情報は、複数ビットの情報であり、後述するように、不良アドレスを伝達すべきメモリマクロを指定するマクロＩＤや指定されたメモリマクロ内の不良セルのアドレス（不良アドレス）を含んでいる。例えば、ヒューズボックス２は、不揮発性記憶素子として、複数のヒューズを有しており、これらのヒューズの切断状態によって、冗長置き換え情報を記憶する。ヒューズボックス２に記憶された冗長置き換え情報は、例えば、半導体集積回路装置１の初期化時、ＣＰＵコアの制御信号によって、ヒューズボックス２からメモリマクロ３へ転送される。

メモリマクロ３は、記憶回路であり、ヒューズボックス２の冗長置き換え情報に基づいて不良セルを置き換える冗長回路を有している。メモリマクロ３は、ＣＰＵコアや周辺モジュール等が動作するために必要なデータを記憶する。メモリマクロ３は、例えば、ＤＲＡＭ（Dynamic Random Access Memory）やＳＲＡＭ（Static Random Access Memory）等のＲＡＭであるが、冗長回路に置き換え可能であれば、その他の回路でもよい。

また、メモリマクロ３は、例えば、用途ごとに複数設けられており、メモリマクロ３を識別するためにそれぞれマクロＩＤが設定されている。例えば、メモリマクロ３は、ＣＰＵコア用のメモリであれば、メインメモリや命令記憶用のキャッシュメモリ、もしくは、データ記憶用のキャッシュメモリ等である。さらに、メモリマクロ３は、その用途ごとに記憶容量が異なっている。メモリマクロ３の記憶容量は、内蔵するメモリセルにより規定される。例えば、あるメモリマクロ３には、縦５１２ワード、横８ビット、つまり４Ｋビットの容量のメモリセルが設けられ、他のメモリマクロ３には、縦４Ｋワード、横１２８ビット、つまり５１２Ｋビットの容量のメモリセルが設けられている。

図ではメモリマクロ３が５つ、ヒューズボックス２が２つであるが、メモリマクロ３とヒューズボックス２は、任意の数でもよく、メモリマクロ３の数よりもヒューズボックス２の数が少ないことが好ましい。ヒューズボックス２が少ないほど、ヒューズの数が少なくなるため、回路面積を小さくすることができる。

一般に、システムＬＳＩでは、汎用メモリチップと比べて、各メモリマクロ３の記憶容量が小さく、メモリマクロ３の数が非常に多い構成となる。例えば、１Ｋビットのメモリマクロ３が数十個程度であり、全てのメモリマクロ３の合計の記憶容量は数Ｍビットである。このような構成では、メモリマクロ３の記憶容量が小さいため、各メモリマクロ３に不良が発生する確率は小さく、不良の発生しないメモリマクロ３が多数存在することになる。したがって、本実施形態では、ヒューズボックス２の数（又は冗長置き換え情報の数）は、メモリマクロ３の数よりも少なく、メモリマクロ３の全体の不良率に応じた数である。すなわち、メモリマクロ３の数ではなく、全てのメモリマクロ３の記憶容量の合計に対して、不良が発生しうるメモリマクロ３の数であることが好ましい。これにより、ヒューズボックス２を最低限必要な数とすることができる。例えば、上記の例では、メモリマクロ３の数十個に対して、ヒューズボックス２が３個もしくは４個程度でよい。

ヒューズバス４は、ヒューズボックス２に記憶された冗長置き換え情報の複数ビットをメモリマクロ３に転送するバスである。特に、ヒューズバス４は、冗長置き換え情報の全ビットを並列に転送できるバス幅であることが好ましい。例えば、ヒューズボックス２から出力された冗長置き換え情報は、ヒューズバス４によって、全てのメモリマクロ３へ同じタイミングで転送される。

次に、図２を用いて、本実施形態にかかるヒューズボックスの構成について説明する。図に示されるように、ヒューズボックス２は、ヒューズセット２１と読み出し回路２２を備えている。

ヒューズセット２１は、冗長置き換え情報を記憶するための複数のヒューズ２１１を有している。ヒューズ２１１は、例えば、レーザによって切断される光ヒューズでもよいし、大電流や大電圧によって切断される電気ヒューズでもよい。

これらのヒューズ２１１は、記憶する冗長置き換え情報のデータに合わせて、メモリマクロ３のマクロＩＤ記憶用と不良アドレス記憶用とに区分されている。例えば、メモリマクロ３のマクロＩＤを記憶するためのヒューズ列２１２と、メモリマクロ３の第１の不良アドレスを記憶するヒューズ２１３と、メモリマクロ３の第２の不良アドレスを記憶するヒューズ列２１４とに区分されている。メモリマクロ３のメモリセルには２つの領域があり（図４）、第１の領域（メモリコア３１１ａ）における不良アドレスが第１の不良アドレスであり、第２の領域（メモリコア３１１ｂ）における不良アドレスが第２の不良アドレスである。

例えば、１つのヒューズ２１１は、切断状態によって１ビットのデータを記憶し、ヒューズが未切断状態なら「０」、ヒューズが切断状態なら「１」を表すことができる。図の例では、ヒューズ列２１２，２１３，２１４は、それぞれ５つのヒューズ２１１を有しており、それぞれ５ビットのデータ、つまり０〜３１までのデータを記憶できる。すなわち、ヒューズ列２１２は３２個のうち、いずれか一つのマクロＩＤ、ヒューズ列２１３は３２個のうち、いずれか一つの第１の不良アドレス、ヒューズ列２１４は３２個のうち、いずれか一つの第２の不良アドレスを記憶できる。

尚、ヒューズ２１１が配置される位置は、図の例に限られず、任意の配列でもよい。例えば、読み出し回路２２を介して、冗長置き換え情報をヒューズバス４へ並列に出力しやすい構成でもよく、ヒューズ２１１が１列に配列されていてもよい。

ヒューズセット２１に記憶される冗長置き換え情報は、例えば、図３に示すように、マクロＩＤ、第１の不良アドレス、第２の不良アドレスから構成され、それぞれ５ビットであれば、全体で１５ビットのデータとなる。本実施形態では、このように、１つの冗長置き換え情報は、１つのマクロＩＤと当該メモリマクロ３の全ての不良アドレスを含んでいる。そして、１つのメモリマクロ３に１つの冗長置き換え情報が対応付けられ、１つのヒューズボックス２に１つの冗長置き換え情報が記憶される。

図２の読み出し回路２２は、ヒューズセット２１から冗長置き換え情報を読み出す読み出し回路であるとともに、メモリマクロ３へ冗長置き換え情報を並列に出力する出力回路である。例えば、読み出し回路２２は、各ヒューズ２１１のそれぞれに電流を供給し、ヒューズ２１１との接続ノードの電位によって、記憶されているデータの「０」または「１」を認識し、冗長置き換え情報を読み出すことができる。

そして、読み出し回路２２は、読み出した冗長置き換え情報をメモリマクロ３へ転送するためヒューズバス４へ出力する。特に、本実施形態では、読み出し回路２２は、冗長置き換え情報の全ビットをヒューズバス４へ並列に出力する。すなわち、読み出し回路２２は、ヒューズセット２１から冗長置き換え情報を同じタイミングで読み出し、さらに、同じタイミングで一度に冗長置き換え情報を出力する。例えば、冗長置き換え情報のデータ長が１５ビットであれば、ヒューズバス４のデータバスのバス幅も１５ビットである。この場合、ヒューズバス４の１ビット目から５ビット目にマクロＩＤ、６ビット目から１０ビット目に第１の不良アドレス、１１ビット目から１５ビット目に第２の不良アドレスを出力する。

冗長置き換え情報を並列に転送することにより、読み出し回路２２では、ヒューズセット２１から読み出した冗長置き換え情報をパラレル／シリアル変換等することなく、そのままヒューズバス４へ出力できる

次に、図４を用いて、本実施形態にかかるメモリマクロの構成について説明する。図に示されるように、メモリマクロ３は、メモリセル３１、切り替え回路３２ａ，３２ｂ、デコーダ３３、マクロＩＤ記憶回路３４を有している。

メモリセル３１は、複数のセルが配列されたメモリセルアレイであり、メモリコア３１１ａ，３１１ｂと冗長回路３１２ａ，３１２ｂを有している。メモリコア３１１ａ，３１１ｂは、記憶領域であり、冗長回路３１２ａ，３１２ｂは、不良セルを置き換えるための冗長回路である。

この例では、メモリセル３１は、中心線から線対称に設計されており、中心線側にメモリコア３１１ａ，３１１ｂを設け、両端側に冗長回路３１２ａ，３１２ｂを設けている。尚、メモリセル３１を中心線から区分せずに１つのメモリコアと１つの冗長回路としてもよいし、その他任意の数のメモリコア及び冗長回路としてもよい。冗長回路の数分、冗長置き換え情報の不良アドレスが必要となる。

メモリセル３１は、例えば、行方向（横方向）に複数のワード線と列方向（縦方向）に複数のビット線とを有し、これらが格子状に設けられている。ワード線とビット線の交点には、セル（記憶素子）が設けられており、ドライバー回路（不図示）によってワード線とビット線に所定の電位を与えることで、所望のデータを記憶する。

この例では、冗長回路３１２ａ，３１２ｂは、列方向に設けられており、不良セルは列方向にのみ置き換え可能である。尚、冗長回路を行方向に設けて、行方向にも置き換えられるようにしてもよいし、列方向と行方向を組み合わせて置き換えられるようにしてもよい。

切り替え回路３２ａ，３２ｂは、メモリセル３１とドライバー回路との間のビット線の接続を切り替え、不良セルを救済する。例えば、デコーダ３３から不良アドレスに対応する切り替え信号を受け取り、切り替え信号に基づいて不良セルのビット線の接続を切り替える。切り替え方法は、例えば、不良セルに接続されていたビット線のみを、単純に冗長回路３１２ａ，３１２ｂへ接続するように切り替えてもよいし、図５に示すように、複数のビット線を切り替えてもよい。図５では、不良セルに接続していたビット線を、冗長回路３１２ａ，３１２ｂ側、つまり中心線から両端側へ、１ビットずらすように切り替え、このとき不良セルに接続していたビット線だけでなく、不良セルよりも冗長回路３１２ａ，３１２ｂ側の全てのビット線を１ビットずらして接続する。

マクロＩＤ記憶回路３４は、例えば、ラッチ回路等の記憶回路であり、マクロＩＤが記憶されている。マクロＩＤは、メモリマクロを識別するための識別情報であり、各メモリマクロで異なる値があらかじめ記憶されている。

デコーダ３３は、冗長置き換え情報を受け取る入力回路であるとともに、冗長置き換え情報を解析し切り替え信号に変換する回路である。デコーダ３３は、例えば、比較回路や変換回路で構成することができる。デコーダ３３は、ヒューズバス４から冗長置き換え情報の全ビットが入力され、冗長置き換え情報の解析と変換を行う。例えば、デコーダ３３は、ヒューズボックス２からヒューズバス４を介して冗長置き換え情報を受け取ると、比較回路に冗長置き換え情報のマクロＩＤが入力され、変換回路に冗長置き換え情報の不良アドレスが入力される。比較回路は、冗長置き換え情報に含まれるマクロＩＤとマクロＩＤ記憶回路３４のマクロＩＤとを比較する。例えば、比較回路は、ヒューズバス４の１ビット目から５ビット目の５ビットのデータをマクロＩＤと比較する。

変換回路は、比較回路の比較結果に基づいて不良アドレスを変換する。変換回路は、マクロＩＤが一致した場合、不良アドレスを切り替え信号に変換し、切り替え信号を切り替え回路３２ａ，３２ｂへ出力する。例えば、ヒューズバス４の６ビット目から１０ビット目の５ビットのデータを第１の不良アドレス、ヒューズバス４の１１ビット目から１５ビット目の５ビットのデータを第２の不良アドレスとして切り替え信号に変換する。例えば、第１の不良アドレスをメモリコア３１１ａの不良アドレスとすると、第１の不良アドレスを変換した切り替え信号を切り替え回路３２ａへ出力し、第２の不良アドレスをメモリコア３１１ｂの不良アドレスとすると、第２の不良アドレスを変換した切り替え信号を切り替え回路３２ｂへ出力する。また、マクロＩＤが一致しない場合、変換回路は、変換動作を行わなず、切り替え信号を出力しない。

冗長置き換え情報を並列に転送することにより、デコーダ３３では、ヒューズバス４から受け取った冗長置き換え情報をシリアル／パラレル変換等することなく、そのままデータを処理できる。

このような構成により、本実施形態にかかる半導体集積回路装置では、複数のメモリマクロの各記憶容量の合計に対して不良が発生する確率に応じた必要な数の冗長置き換え情報が記憶できる程度に、ヒューズボックスの数を減らすことができ、回路面積を縮小することができる。特に半導体集積回路装置がシステムＬＳＩの場合、不良の発生しないメモリマクロが多数存在することから、非常に少ない数のヒューズボックスで対応することができるため、効果が大きい。

また、ヒューズボックスからメモリマクロへ、マクロＩＤと不良アドレス等の冗長置き換え情報の全ビットを並列に転送することにより、冗長回路の置き換えに必要な情報を一度に入出力することができ、パラレル／シリアル変換等の変換処理が不要である。さらに、データ形式を変更せずにそのまま転送するため、データの圧縮・伸張や分解・組み立て等の複雑な処理が不要である。したがって、冗長置き換え情報を入出力する入出力回路（転送回路）の構成を簡素化することができ、さらに、冗長置き換え情報の転送の高速化が可能となる。

入出力回路を簡素化することにより、ヒューズボックスやメモリマクロの回路面積を縮小することができるとともに、メモリマクロ数の変更等がある場合でも、簡単に拡張することができる。メモリマクロ数が変更しても、マクロＩＤが増減するだけなので、入出力回路を変更する必要がなく、設計変更が容易である。例えば、メモリマクロを増設する場合、異なるマクロＩＤのメモリマクロを既に存在するメモリマクロでも用いるヒューズバスに接続するだけでよい。メモリマクロを減設する場合、メモリマクロをヒューズバスから切り離すだけでよい。

発明の実施の形態２．
次に、図６及び図７を用いて、本発明の実施の形態２にかかる半導体集積回路装置について説明する。本実施形態にかかる半導体集積回路装置は、メモリマクロをテストするＢＩＳＴ（Built In Self Test）回路を有し、ＢＩＳＴ回路のテスト結果に基づいてヒューズボックスのヒューズを切断することを特徴としている。

ここで、図６を用いて、本発明の実施の形態２にかかる半導体集積回路装置の構成について説明する。尚、図６において、図１と同一の符号を付されたものは同様の要素であり、それらの説明を省略する。

図に示されるように、この半導体集積回路装置１は、図１の構成に加えてＢＩＳＴ制御回路５と、メモリマクロ３の中にＢＩＳＴ回路３５を備えている。例えば、ＢＩＳＴ制御回路５と各メモリマクロ３のＢＩＳＴ回路３５とはテストバス６を介して接続されている。尚、テストバス６を設けずに、ＢＩＳＴ制御回路５とそれぞれのＢＩＳＴ回路３５とを直接接続してもよいし、各ＢＩＳＴ回路３５をチェーン接続して、一部のＢＩＳＴ回路３５とＢＩＳＴ制御回路５とを接続してもよい。

さらに、半導体集積回路装置１の外部には、半導体集積回路装置１のテストを行うテスタ７とヒューズを切断する切断装置８が備えられている。尚、テスタ７と切断装置８は、複数の装置でもよいし、１つの装置でもよい。

ＢＩＳＴ回路３５は、メモリマクロ３のメモリセル３１のテストを行う回路である。ＢＩＳＴ回路３５は、ＢＩＳＴ制御回路５からの指示によりテストを開始する。例えば、ＢＩＳＴ回路３５は、テストパターンを生成し、このテストパターンをメモリセル３１に入力する。そして、メモリセル３１の出力結果と期待値とを比較し、不良か否か判定する。ＢＩＳＴ回路３５は、このテスト結果をＢＩＳＴ制御回路５へ出力する。例えば、テスト結果には、図３の冗長切り替え情報と同様に、メモリマクロ３のマクロＩＤ、第１の不良アドレス、第２の不良アドレスが含まれている。

ＢＩＳＴ制御回路５は、各メモリマクロ３のＢＩＳＴ回路３５のテスト動作を制御する。例えば、テスタ７が半導体集積回路装置１の動作モードをテストモードに切り替えたり、テスト開始を示す信号を入力すると、ＢＩＳＴ制御回路５は、各ＢＩＳＴ回路３５へテスト開始を示す信号を出力する。そして、ＢＩＳＴ制御回路５は、各ＢＩＳＴ回路３５からテスト結果を受け取ると、そのテスト結果をテスタ７へ出力する。尚、ＢＩＳＴ制御回路５は、テスタ７と直接信号を入出力してもよいし、ＣＰＵコア等を介してテスタ７と信号を入出力してもよい。

テスタ７は、テスト時に、半導体集積回路装置１のテスト端子等とプロービングにより電気的に接続され、ＢＩＳＴ制御回路５とテスト開始やテスト結果等を示す信号を入出力する。テスタ７は、切断情報生成部７１を有しており、ＢＩＳＴ制御回路５からテスト結果を受け取ると、切断情報生成部７１は、テスト結果をヒューズ切断情報に変換する。すなわち、切断情報生成部７１は、テスト結果を冗長置き換え情報としてヒューズボックス２へ記憶させるために、ヒューズ切断情報を生成する。

例えば、ヒューズ切断情報は、図７に示すようなデータである。ヒューズ切断情報は、ヒューズボックスＩＤと複数のヒューズ切断位置を含んでいる。ヒューズボックスＩＤは、ヒューズボックス２を識別するための識別情報である。ヒューズボックスＩＤは、あらかじめヒューズボックス２に割り当てられた識別子でもよい。ヒューズ切断位置は、ヒューズボックス２の中で切断するヒューズ２１１の位置を示すデータである。例えば、ヒューズボックス２の中で縦方向に何個目や横方向に何個目のように相対的な位置でもよいし、半導体集積回路装置１の全体のレイアウト情報に対応した絶対的な位置もよい。尚、ヒューズ切断位置によって、ヒューズボックスを特定できる場合は、ヒューズ切断情報に、ヒューズボックスＩＤが含まれていなくてもよい。

図６の切断情報生成部７１は、例えば、テスト結果から不良セルありと判定された場合、ヒューズボックス２は、テスト結果（冗長置き換え情報）を格納するヒューズボックス２を決定し、ヒューズボックスＩＤを取得した後、テスト結果に含まれるマクロＩＤ、第１の不良アドレス、第２の不良アドレスをそれぞれヒューズ切断位置に変換する。

切断装置８は、例えば、レーザ装置であり、レーザによって光ヒューズを切断する。切断情報生成部７１によって生成されたヒューズ切断情報に基づき、ヒューズ切断位置のヒューズにレーザを照射して溶断する。ヒューズを切断することで、テスト結果（冗長置き換え情報）がヒューズボックス２に記憶される。そして、ヒューズを切断した後は、実施の形態１と同様に、ヒューズボックス２の冗長置き換え情報がメモリマクロ３へ転送され、不良セルが冗長回路に置き換えられる。

このような構成により、本実施形態にかかる半導体集積回路装置では、ＢＩＳＴ回路のテスト結果に基づき、ヒューズ切断情報を生成することで、効率よく、ヒューズを切断し、冗長置き換え情報を記憶することができる。

尚、本実施形態では、ＢＩＳＴ回路によってメモリセルのテストを行ったが、ＢＩＳＴ回路を設けずに、直接テスタからテストパターンを入力してテストを行い、その結果に基づいてヒューズ切断情報を生成してもよい。

発明の実施の形態３．
次に、図８及び図９を用いて、本発明の実施の形態３にかかる半導体集積回路装置及びテスト方法について説明する。本実施形態にかかる半導体集積回路装置は、メモリマクロをテストするＢＩＳＴ回路を有し、ＢＩＳＴ回路のテスト結果に基づいて、半導体集積回路装置の内部でヒューズボックスのヒューズを切断することを特徴としている。

ここで、図８を用いて、本発明の実施の形態３にかかる半導体集積回路装置の構成について説明する。尚、図８において、図１及び図６と同一の符号を付されたものは同様の要素であり、それらの説明を省略する。

この半導体集積回路装置１は、図６の構成に加えて、切断情報生成回路９と切断回路１０を備えている。すなわち、本実施形態では、図６の切断情報生成部７１及び切断装置８と同様の要素を半導体集積回路装置１の内部に設けている。

切断情報生成回路９は、切断情報生成部７１と同様に、図７のヒューズ切断情報を生成する。切断情報生成回路９は、ＢＩＳＴ制御回路５からテスト結果を受け取る。切断情報生成回路９は、テスト結果（冗長置き換え情報）を格納するヒューズボックス２を決定し、テスト結果に含まれるマクロＩＤと不良アドレスをヒューズ切断情報に変換し、切断回路１０へ出力する。

切断回路１０は、切断装置８と同様に、ヒューズを切断する回路であるが、例えば、高電流や高電圧を出力し電気ヒューズを切断する。切断回路１０は、切断情報生成回路９から入力されたヒューズ切断情報に基づき、該当するヒューズを切断する。

次に、図９のフローチャートを用いて、本実施形態にかかる半導体集積回路装置のテスト方法について説明する。まず、ＢＩＳＴ回路３５によりテストを行う（Ｓ９０１）。例えば、テスタ７が半導体集積回路装置の動作モードをテストモードに切り替えると、ＢＩＳＴ制御回路５は、各ＢＩＳＴ回路３５へテスト開始を指示し、各ＢＩＳＴ回路３５が各メモリセルのテストを行う。各ＢＩＳＴ回路３５は、そのテスト結果をＢＩＳＴ制御回路５へ出力する。

次いで、テスト結果に不良セルがあるか否か判定する（Ｓ９０２）。例えば、ＢＩＳＴ制御回路５は、各ＢＩＳＴ回路３５から受け取ったテスト結果のそれぞれについて、不良アドレスを参照し、各メモリマクロ３に不良セルがあるかどうか判定する。ＢＩＳＴ制御回路５は、不良アドレスがあれば不良セルありと判定し、不良アドレスがなければ不良セルなしと判定する。

Ｓ９０２において、不良セルなしと判定された場合、テストを終了する。また、Ｓ９０２において、不良セルありと判定された場合、ヒューズ切断情報を生成する（Ｓ９０３）。例えば、ＢＩＳＴ制御回路５は、不良セルがある場合、そのテスト結果を切断情報生成回路９へ出力する。切断情報生成回路９は、ＢＩＳＴ制御回路５からテスト結果を受け取ると、テスト結果（冗長置き換え情報）を格納するヒューズボックス２を決定する。例えば、既にテスト結果を格納したヒューズボックス２が存在する場合、他のヒューズボックス２を選択し、ヒューズボックスＩＤを決定する。そして、切断情報生成回路９は、テスト結果に含まれるマクロＩＤ、第１の不良アドレス、第２の不良アドレスをヒューズ切断情報に変換し、切断回路１０へ出力する。

次いで、ヒューズを切断する（Ｓ９０４）。例えば、切断回路１０は、切断情報生成回路９から受け取ったヒューズ切断情報に基づいて、該当するヒューズを切断する。切断回路１０は、ヒューズ切断情報に含まれるヒューズボックスＩＤとヒューズ切断位置から決定されるヒューズへ、高電流もしくは高電圧を出力し溶断する。尚、不良セルのあるテスト結果が複数存在する場合には、Ｓ９０３及びＳ９０４をテスト結果ごとに行い、それぞれのヒューズボックスのヒューズを切断する。

次いで、不良セルを置き換える（Ｓ９０５）。例えば、ＢＩＳＴ制御回路５は、不良セルに対応するヒューズを切断したことをＣＰＵコアへ通知する。ＣＰＵコアは、各ヒューズボックス２の読み出し回路２２へ、冗長置き換え情報の読み出しを示す信号を順に出力する。読み出し回路２２は、ヒューズ２１１の記憶している冗長置き換え情報を読み出し、ヒューズバス４を介してメモリマクロ３へ出力する。冗長置き換え情報は、並列にほぼ同じタイミングで転送される。そして、冗長置き換え情報のマクロＩＤが一致するメモリマクロ３は、冗長置き換え情報の第１の不良アドレス及び第２の不良アドレスに対応する不良セルを冗長回路へ置き換える。

その後、冗長回路の置き換え後の状態を確認するため、さらにＳ９０１以降の処理を繰り返す。繰り返す回数は、例えば、不良セルがなくなるまででもよいし、所定の回数でもよい。また、所定の不良率を超えた場合に繰り返し処理を中断してもよい。例えば、冗長回路で置き換え可能な数よりも多くの不良セルが検出されたり、ヒューズボックス２で記憶可能な数よりも多くの不良セルが検出された場合、繰り返し処理を中断してもよい。

このような構成により、本実施形態にかかる半導体集積回路装置では、その内部で、ＢＩＳＴ回路のテスト結果に基づき、ヒューズを切断し、冗長置き換え情報を記憶することができる。さらに、ヒューズボックスに記憶された冗長置き換え情報によって不良セルを置き換え、置き換えた状態で再度テストを行うことができる。したがって、不良セルの検出、置き換え、置き換え後の確認テストまでを半導体集積回路装置の内部で自動的に行うことができ、効率のよいテストが可能となる。

尚、上述の半導体集積回路装置において、冗長置き換え情報をヒューズボックスのヒューズによって記憶したが、これに限らず、ＥＥＰＲＯＭ（Electronically Erasable and Programmable Read Only Memory）等の不揮発性メモリでもよい。

本発明にかかる半導体集積回路装置の構成を示すブロック図である。 本発明にかかるヒューズボックスの構成を示すブロック図である。 本発明にかかる冗長置き換え情報のデータ構造を示す図である。 本発明にかかるメモリマクロの構成を示すブロック図である。 本発明にかかるメモリマクロの構成を示すブロック図である。 本発明にかかる半導体集積回路装置の構成を示すブロック図である。 本発明にかかるヒューズ切断情報のデータ構造を示す図である。 本発明にかかる半導体集積回路装置の構成を示すブロック図である。 本発明にかかる半導体集積回路装置のテスト方法を示すフローチャートである。 従来の半導体集積回路装置の構成を示すブロック図である。

符号の説明

１ 半導体集積回路装置
２ ヒューズボックス
３ メモリマクロ
４ ヒューズバス
５ ＢＩＳＴ制御回路
６ テストバス
７ テスタ
８ 切断装置
９ 切断情報生成回路
１０ 切断回路
２１ ヒューズセット
２２ 読み出し回路
３１ メモリセル
３２ａ，ｂ 切り替え回路
３３ デコーダ
３４ マクロＩＤ記憶回路
７１ 切断情報生成部
２１１ ヒューズ
２１２，２１３，２１４ ヒューズ列
３１１ａ，３１１ｂ メモリコア
３１２ａ，３１２ｂ 冗長回路

Claims (9)

1. 不良セルを置き換える冗長回路を有する複数のメモリマクロと、
   前記複数のメモリマクロから選択される第１のメモリマクロの不良セルを前記冗長回路に置き換えるための冗長置き換え情報を記憶する複数ビット分の不揮発性記憶素子とを備え、
   前記冗長置き換え情報を、前記複数ビット分の不揮発性記憶素子から前記複数のメモリマクロへ複数ビット並列に転送する、
   半導体集積回路装置。
2. 前記複数のメモリマクロと前記複数ビット分の不揮発性記憶素子とを共通に接続するバスを有し、
   前記バスのバス幅は、前記冗長置き換え情報のデータサイズである、
   請求項１に記載の半導体集積回路装置。
3. 前記複数ビット分の不揮発性記憶素子が記憶する前記冗長置き換え情報の数は、前記複数のメモリマクロの数よりも少ない、
   請求項１又は２に記載の半導体集積回路装置。
4. 前記冗長置き換え情報は、前記複数のメモリマクロから前記第１のメモリマクロを識別するためのメモリマクロ識別情報と、前記第１のメモリマクロのメモリセルから前記不良セルを識別するための不良アドレス情報である、
   請求項１乃至３のいずれか一つに記載の半導体集積回路装置。
5. 前記複数ビット分の不揮発性記憶素子を含む第１及び第２の不揮発性記憶素子群を備え、
   前記第１の不揮発性記憶素子群は、前記メモリマクロ識別情報を記憶し、
   前記第２の不揮発性記憶素子群は、前記不良アドレス情報を記憶する、
   請求項４に記載の半導体集積回路装置。
6. 前記メモリマクロは、前記冗長置き換え情報に含まれる前記メモリマクロ識別情報が当該メモリマクロのメモリマクロ識別情報と一致する場合、前記冗長置き換え情報に含まれる前記不良アドレスに基づいて、前記不良セルを置き換える、
   請求項４又は５に記載の半導体集積回路装置。
7. 前記複数ビット分の不揮発性記憶素子は、ヒューズである、
   請求項１乃至６のいずれか一つに記載の半導体集積回路装置。
8. 前記複数のメモリマクロのメモリセルをテストし不良セルを検出するテスト回路と、
   前記テスト回路のテスト結果に基づいた前記冗長置き換え情報を前記複数の不揮発性記憶素子へ書き込む書き込み回路と、
   を備える請求項１乃至７に記載の半導体集積回路装置。
9. メモリマクロとテスト回路とヒューズボックスとを有する半導体集積回路装置のテスト方法であって、
   前記テスト回路によって前記メモリマクロをテストし、
   前記テストの結果に基づいて、前記メモリマクロを識別するメモリマクロ識別情報と前記メモリマクロの前記不良セルを識別する不良アドレスとを含む冗長置き換え情報を前記ヒューズボックスに記憶し、
   前記冗長置き換え情報に基づいて前記メモリマクロの不良セルを冗長回路に置き換える、
   半導体集積回路装置のテスト方法。

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