JPH10275494A - 冗長性半導体メモリにおける融通的ヒューズ配置構成 - Google Patents
冗長性半導体メモリにおける融通的ヒューズ配置構成Info
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- JPH10275494A JPH10275494A JP10081254A JP8125498A JPH10275494A JP H10275494 A JPH10275494 A JP H10275494A JP 10081254 A JP10081254 A JP 10081254A JP 8125498 A JP8125498 A JP 8125498A JP H10275494 A JPH10275494 A JP H10275494A
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- G—PHYSICS
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- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
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Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】 リードピッチの相応の縮小化が避けられない
ＬＯＣテープカットと、オーバレイ形式の複合的ワイヤ
リング構成を必要としないメモリアーキテクチャを提供
すること。 【解決手段】 アドレス情報の記憶のための複数のヒュ
ーズを設け、該複数のヒューズの各々を、前記メインメ
モリセルアレイ中の少なくとも１つの欠陥セルのアドレ
スビットに応じて開状態又は閉状態におき、前記ヒュー
ズ内に記憶されているアドレス情報を前記半導体メモリ
作動中に記憶するための複数のラッチを設け、該複数の
ラッチを、前記メインメモリ内の欠陥セルに対する代用
としての前記冗長性メモリセルへのデータの記憶を促進
するために用い、さらにシリアル転送回路を設け、該シ
リアル転送回路を、前記ヒューズから前記ラッチ方向に
前記アドレス情報の少なくともいくつかをシリアルに転
送するために作動させる。
ＬＯＣテープカットと、オーバレイ形式の複合的ワイヤ
リング構成を必要としないメモリアーキテクチャを提供
すること。 【解決手段】 アドレス情報の記憶のための複数のヒュ
ーズを設け、該複数のヒューズの各々を、前記メインメ
モリセルアレイ中の少なくとも１つの欠陥セルのアドレ
スビットに応じて開状態又は閉状態におき、前記ヒュー
ズ内に記憶されているアドレス情報を前記半導体メモリ
作動中に記憶するための複数のラッチを設け、該複数の
ラッチを、前記メインメモリ内の欠陥セルに対する代用
としての前記冗長性メモリセルへのデータの記憶を促進
するために用い、さらにシリアル転送回路を設け、該シ
リアル転送回路を、前記ヒューズから前記ラッチ方向に
前記アドレス情報の少なくともいくつかをシリアルに転
送するために作動させる。
Description
【０００１】
【発明の属する技術分野】本発明は基本的には、半導体
メモリ、詳細には、欠陥メモリセルのアドレスデータを
記憶するヒューズと、冗長性メモリセルとを備えたダイ
ナミックＲＡＭのような半導体メモリに関する。
メモリ、詳細には、欠陥メモリセルのアドレスデータを
記憶するヒューズと、冗長性メモリセルとを備えたダイ
ナミックＲＡＭのような半導体メモリに関する。
【０００２】
【従来の技術】現在のＲＡＭにおいては、記憶密度の増
加やその複雑性のために、メモリセルアレイ内に全く欠
陥のないＲＡＭを製造することは困難である。そのた
め、これらのデバイスの生産性を高めるために、メモリ
セルアレイの一部が、冗長性メモリセクションとして設
計仕様される。入力されたアドレスがメインメモリの欠
陥部分に相応することが検出された場合には、いつでも
この冗長性メモリのメモリセルにアクセスが行われる。
オンチップ論理回路は、欠陥のあるメインメモリアドレ
スの記憶と、冗長性メモリへのデータの読み書きを促進
するために用いられる。この論理回路はマルチプルヒュ
ーズグループを含んでおり、このグループ内の個々のヒ
ューズが論理状態を表示するために閉じられたり開かれ
たりする。そのようにして各ヒューズグループは、メイ
ンメモリの欠陥セルの又は欠陥セルグループのアドレス
に応じて論理語を形成する。
加やその複雑性のために、メモリセルアレイ内に全く欠
陥のないＲＡＭを製造することは困難である。そのた
め、これらのデバイスの生産性を高めるために、メモリ
セルアレイの一部が、冗長性メモリセクションとして設
計仕様される。入力されたアドレスがメインメモリの欠
陥部分に相応することが検出された場合には、いつでも
この冗長性メモリのメモリセルにアクセスが行われる。
オンチップ論理回路は、欠陥のあるメインメモリアドレ
スの記憶と、冗長性メモリへのデータの読み書きを促進
するために用いられる。この論理回路はマルチプルヒュ
ーズグループを含んでおり、このグループ内の個々のヒ
ューズが論理状態を表示するために閉じられたり開かれ
たりする。そのようにして各ヒューズグループは、メイ
ンメモリの欠陥セルの又は欠陥セルグループのアドレス
に応じて論理語を形成する。
【０００３】図１には従来のダイナミックＲＡＭ（ＤＲ
ＡＭ）のブロック回路図が集積回路１０の形で示されて
いる。このＤＲＡＭ１０は、ＤＲＡＭメモリブロック１
２を含んでいる。このＤＲＡＭメモリブロック１２はＭ
行（Ｒ1〜ＲM）Ｎ列（Ｃ1〜ＣN）で構成されるＭ×Ｎメ
モリセルアレイを有している。図１にはただ１つのメモ
リブロック１２と所属の回路が示されている。ここには
シングルＤＲＡＭチップ上に設けられた典型的な複数の
メモリブロックが存在する。Ｍ×Ｎの各アレイ、Ｋ個の
冗長列（ＣN-J〜ＣN；J=K-1）、Ｚ個の冗長行（ＲM-Y〜
ＲM;Y=Z-1）は、冗長性メモリのために設計仕様されて
いる。行デコーダ論理回路１３は、行アドレスに応じて
１つ又は複数の行Ｒ1〜ＲM-Zのイネーブルのために入力
信号ＲＡのパラレル行アドレスを復号化する。同様に１
つ又は複数の列（Ｃ1〜ＣN-K）が列アドレス入力信号Ｃ
Ａに応じて列デコーダ論理回路１１によりイネーブルさ
れる。データは、行デコーダ１３と列デコーダ１１の両
方によってイネーブルされた個々のメモリセル１５へ書
き込まれたり、個々のメモリセル１５から読み出され
る。さらにこのデータは、各セルに接続されたビットラ
インＢＬ上を流れる。この場合の方向は、読出し/書き
込み信号Ｒ/Ｗによってコントロールされる。
ＡＭ）のブロック回路図が集積回路１０の形で示されて
いる。このＤＲＡＭ１０は、ＤＲＡＭメモリブロック１
２を含んでいる。このＤＲＡＭメモリブロック１２はＭ
行（Ｒ1〜ＲM）Ｎ列（Ｃ1〜ＣN）で構成されるＭ×Ｎメ
モリセルアレイを有している。図１にはただ１つのメモ
リブロック１２と所属の回路が示されている。ここには
シングルＤＲＡＭチップ上に設けられた典型的な複数の
メモリブロックが存在する。Ｍ×Ｎの各アレイ、Ｋ個の
冗長列（ＣN-J〜ＣN；J=K-1）、Ｚ個の冗長行（ＲM-Y〜
ＲM;Y=Z-1）は、冗長性メモリのために設計仕様されて
いる。行デコーダ論理回路１３は、行アドレスに応じて
１つ又は複数の行Ｒ1〜ＲM-Zのイネーブルのために入力
信号ＲＡのパラレル行アドレスを復号化する。同様に１
つ又は複数の列（Ｃ1〜ＣN-K）が列アドレス入力信号Ｃ
Ａに応じて列デコーダ論理回路１１によりイネーブルさ
れる。データは、行デコーダ１３と列デコーダ１１の両
方によってイネーブルされた個々のメモリセル１５へ書
き込まれたり、個々のメモリセル１５から読み出され
る。さらにこのデータは、各セルに接続されたビットラ
インＢＬ上を流れる。この場合の方向は、読出し/書き
込み信号Ｒ/Ｗによってコントロールされる。
【０００４】列ヒューズバンク及び行ヒューズバンク１
８，１８′のそれぞれは、マルチプルヒューズグループ
を含んでいる。ここでは各ヒューズグループが欠陥列又
は欠陥行に対応する列アドレス又は行アドレスを記憶す
る。各ヒューズは、典型的にはポリシリコン又は金属で
形成され、二酸化珪素などの均一の誘電層で覆われたレ
ーザヒュージブルリンクである。ＤＲＡＭが製造された
後で、どの行及び/又はどの列が欠陥セルを含んでいる
かを検出するために、メモリアレイに関する検査が行わ
れる。電気的な開路を生ぜしめるためのヒューズリンク
の選択的なレーザー破壊によって、対応するアドレスが
ヒューズグループに書き込まれる。各ヒューズグループ
は、列アドレス又は行アドレスを記憶するために約１０
個のヒューズを含んでいる。
８，１８′のそれぞれは、マルチプルヒューズグループ
を含んでいる。ここでは各ヒューズグループが欠陥列又
は欠陥行に対応する列アドレス又は行アドレスを記憶す
る。各ヒューズは、典型的にはポリシリコン又は金属で
形成され、二酸化珪素などの均一の誘電層で覆われたレ
ーザヒュージブルリンクである。ＤＲＡＭが製造された
後で、どの行及び/又はどの列が欠陥セルを含んでいる
かを検出するために、メモリアレイに関する検査が行わ
れる。電気的な開路を生ぜしめるためのヒューズリンク
の選択的なレーザー破壊によって、対応するアドレスが
ヒューズグループに書き込まれる。各ヒューズグループ
は、列アドレス又は行アドレスを記憶するために約１０
個のヒューズを含んでいる。
【０００５】ＤＲＡＭをパワーアップする時には、列及
び行ヒューズバンクのヒューズ情報がパラレルデータと
して相応の列及び行ヒューズラッチ１６，１６′に書き
込まれる。これらのヒューズラッチは、チップ動作中に
列及び行ヒューズデコーダ１４，１４′との連携によっ
て読み込まれる。列デコーダ論理回路１１へ列アドレス
信号ＣＡが入ってくると、列ヒューズデコーダ１４が動
的待機状態におかれる。この列ヒューズデコーダ１４
は、当該のアドレスをヒューズラッチ１６内に記憶され
ているアドレスと比較する。これらがマッチしている場
合には、列デコーダ論理回路１１はアドレスに応じた列
選択ラインＣＳＬiのイネーブルを行わない。その代わ
りに列ヒューズデコーダ１４が、冗長的な列データ記憶
を活性化させるために列選択ラインＣＳＬN-j〜ＣＳＬN
の特定の１つをイネーブルする。行ヒューズデコーダ１
４′も冗長的行選択ラインＲＳＬM-Y〜ＲＳＬMのいくつ
かをイネーブルさせるために、同じように、行デコーダ
論理回路１３との接続で動作する。
び行ヒューズバンクのヒューズ情報がパラレルデータと
して相応の列及び行ヒューズラッチ１６，１６′に書き
込まれる。これらのヒューズラッチは、チップ動作中に
列及び行ヒューズデコーダ１４，１４′との連携によっ
て読み込まれる。列デコーダ論理回路１１へ列アドレス
信号ＣＡが入ってくると、列ヒューズデコーダ１４が動
的待機状態におかれる。この列ヒューズデコーダ１４
は、当該のアドレスをヒューズラッチ１６内に記憶され
ているアドレスと比較する。これらがマッチしている場
合には、列デコーダ論理回路１１はアドレスに応じた列
選択ラインＣＳＬiのイネーブルを行わない。その代わ
りに列ヒューズデコーダ１４が、冗長的な列データ記憶
を活性化させるために列選択ラインＣＳＬN-j〜ＣＳＬN
の特定の１つをイネーブルする。行ヒューズデコーダ１
４′も冗長的行選択ラインＲＳＬM-Y〜ＲＳＬMのいくつ
かをイネーブルさせるために、同じように、行デコーダ
論理回路１３との接続で動作する。
【０００６】図２には、６４ＭチップとしてのＤＲＡＭ
の従来形式のアーキテクチャの実施例が示されている。
４つの６４Ｍメモリブロック１２ａ〜１２ｄは、それら
の間の中央領域で各メモリブロックに隣接する各デコー
ダ/ヒューズデコーダ２４ａ〜２４ｄと共に領域２０内
に設けられている。
の従来形式のアーキテクチャの実施例が示されている。
４つの６４Ｍメモリブロック１２ａ〜１２ｄは、それら
の間の中央領域で各メモリブロックに隣接する各デコー
ダ/ヒューズデコーダ２４ａ〜２４ｄと共に領域２０内
に設けられている。
【０００７】各デコーダ/ヒューズデコーダ２４ａ〜２
４ｄ（以下では単にデコーダ２４ａ〜２４ｄと称する）
は、前述したように列デコーダ論理回路１１を有してい
る。この列デコーダ論理回路１１は、列ヒューズデコー
ダ１４と連携している。また行デコーダ論理回路１３は
行ヒューズデコーダ１４′と連携している。ヒューズラ
ッチ２６ａ〜２６ｄとヒューズバンク２８ａ〜２８ｄ
は、各デコーダ２４ａ〜２４ｄに隣接している。典型的
なＤＲＡＭは、１０００のヒューズを含んでいる。これ
らの各ヒューズは関連するヒューズラッチと共に存在す
る。この場合ヒューズバンクは、所要配線コストを最小
に抑えるためにヒューズラッチとヒューズデコーダ論理
回路に密に配置される。その他のタイミング・コントロ
ール論理回路３１ａ，３１ｂやアドレスバッファ４１等
の回路は、メモリブロックから離されて領域３０ａ，３
０ｂに配置される。
４ｄ（以下では単にデコーダ２４ａ〜２４ｄと称する）
は、前述したように列デコーダ論理回路１１を有してい
る。この列デコーダ論理回路１１は、列ヒューズデコー
ダ１４と連携している。また行デコーダ論理回路１３は
行ヒューズデコーダ１４′と連携している。ヒューズラ
ッチ２６ａ〜２６ｄとヒューズバンク２８ａ〜２８ｄ
は、各デコーダ２４ａ〜２４ｄに隣接している。典型的
なＤＲＡＭは、１０００のヒューズを含んでいる。これ
らの各ヒューズは関連するヒューズラッチと共に存在す
る。この場合ヒューズバンクは、所要配線コストを最小
に抑えるためにヒューズラッチとヒューズデコーダ論理
回路に密に配置される。その他のタイミング・コントロ
ール論理回路３１ａ，３１ｂやアドレスバッファ４１等
の回路は、メモリブロックから離されて領域３０ａ，３
０ｂに配置される。
【０００８】ＤＲＡＭチップに対して頻繁に使用される
パッケージング技法のタイプは、リードフレームオンチ
ップ（ＬＯＣ）技法として公知である。このＬＯＣ技法
では、リードフレームがＬＯＣテープを用いてチップ表
面にボンディングされる。リードフレームは、チップ内
部の電子素子に対するリード導体又は端子の接続を支持
している。ＬＯＣテープは、チップとリードがボンディ
ングワイヤで接続される場合には、“ソフトバッファ”
と同じ様にチップ/リードフレーム間の物理的な接続手
段として働く。この場合のボンディングは、テープによ
って支持されるリード領域上でのみ許容される。
パッケージング技法のタイプは、リードフレームオンチ
ップ（ＬＯＣ）技法として公知である。このＬＯＣ技法
では、リードフレームがＬＯＣテープを用いてチップ表
面にボンディングされる。リードフレームは、チップ内
部の電子素子に対するリード導体又は端子の接続を支持
している。ＬＯＣテープは、チップとリードがボンディ
ングワイヤで接続される場合には、“ソフトバッファ”
と同じ様にチップ/リードフレーム間の物理的な接続手
段として働く。この場合のボンディングは、テープによ
って支持されるリード領域上でのみ許容される。
【０００９】既に図２に示されているように、ＬＯＣテ
ープ３２は、２つのメモリブロック１２ａ，１２ｂとオ
ーバーレイ構造でＤＲＡＭ１０の横断方向に延在してい
る。電気的なコンタクトパッド３４の行は、そのレイア
ウトにおいて上側半部と下側半部の間に配列されてい
る。ボンディングワイヤ２３は、コンタクトパッド３４
とリード導体３３を電気的に接続させている。このコン
タクトパッド３４に対する電気的な接続にはアドレス入
力ライン、Ｒ/Ｗライン等も含まれる。このＬＯＣテー
プ３２の配置は、信頼性の理由からヒューズバンク２８
ａ〜２８ｄの制約を受ける。このＬＯＣテープは吸湿性
のため、このテープがヒューズ近傍まで延在している場
合には無防備なヒューズ領域が懸念される。従ってＬＯ
Ｃテープは、ヒューズバンクへのはみ出しを防ぐために
カットされなければならない。典型的なテープ構成にお
いては、最後の１ｍｍのテープカットの要求も規定され
る。このテープ全長の短縮は、リードピッチの縮小に結
び付く。しかしながらこのリードピッチの縮小は、例え
ば６４ＭのＤＲＡＭが０.２５μｍ単位の技術に基づい
ているように、小型のダイサイズへの適応に対し非常に
多くのリード導体を必要とするようなメモリに対しては
大きな問題となる。例えばチップ長が１０ｍｍのオーダ
にある場合、１ｍｍのテープカットは、約１０％のリー
ドピッチの縮小化に結び付く。
ープ３２は、２つのメモリブロック１２ａ，１２ｂとオ
ーバーレイ構造でＤＲＡＭ１０の横断方向に延在してい
る。電気的なコンタクトパッド３４の行は、そのレイア
ウトにおいて上側半部と下側半部の間に配列されてい
る。ボンディングワイヤ２３は、コンタクトパッド３４
とリード導体３３を電気的に接続させている。このコン
タクトパッド３４に対する電気的な接続にはアドレス入
力ライン、Ｒ/Ｗライン等も含まれる。このＬＯＣテー
プ３２の配置は、信頼性の理由からヒューズバンク２８
ａ〜２８ｄの制約を受ける。このＬＯＣテープは吸湿性
のため、このテープがヒューズ近傍まで延在している場
合には無防備なヒューズ領域が懸念される。従ってＬＯ
Ｃテープは、ヒューズバンクへのはみ出しを防ぐために
カットされなければならない。典型的なテープ構成にお
いては、最後の１ｍｍのテープカットの要求も規定され
る。このテープ全長の短縮は、リードピッチの縮小に結
び付く。しかしながらこのリードピッチの縮小は、例え
ば６４ＭのＤＲＡＭが０.２５μｍ単位の技術に基づい
ているように、小型のダイサイズへの適応に対し非常に
多くのリード導体を必要とするようなメモリに対しては
大きな問題となる。例えばチップ長が１０ｍｍのオーダ
にある場合、１ｍｍのテープカットは、約１０％のリー
ドピッチの縮小化に結び付く。
【００１０】このＬＯＣテープカットに対する別の選択
肢として、ヒューズをチップ上の別の領域（例えば領域
３０ａ又は３０ｂ）に移動させることも可能である。し
かしながらヒューズを領域３０ａ，３０ｂの箇所に移動
させるか又はチップ上のその他の箇所に移動させる場合
には、並列したヒューズのデータ転送のためのヒューズ
ラッチとの接続に対して、非常に多くの接続ワイヤが必
要となる。さらなる別の選択肢として、ヒューズを専ら
ヒューズラッチやデコーダ論理回路と一緒に移動させる
ことも可能である。しかしながらこれは極端に多くの接
続ワイヤが必要になるか速度に対するハンディとなる。
それ故に従来技法でのアーキテクチャにおいてはヒュー
ズが、対応するラッチとデコーダ論理回路に密に配置さ
れ、ヒューズの移動においては限られた融通性しか備わ
っていなかった。
肢として、ヒューズをチップ上の別の領域（例えば領域
３０ａ又は３０ｂ）に移動させることも可能である。し
かしながらヒューズを領域３０ａ，３０ｂの箇所に移動
させるか又はチップ上のその他の箇所に移動させる場合
には、並列したヒューズのデータ転送のためのヒューズ
ラッチとの接続に対して、非常に多くの接続ワイヤが必
要となる。さらなる別の選択肢として、ヒューズを専ら
ヒューズラッチやデコーダ論理回路と一緒に移動させる
ことも可能である。しかしながらこれは極端に多くの接
続ワイヤが必要になるか速度に対するハンディとなる。
それ故に従来技法でのアーキテクチャにおいてはヒュー
ズが、対応するラッチとデコーダ論理回路に密に配置さ
れ、ヒューズの移動においては限られた融通性しか備わ
っていなかった。
【００１１】
【発明が解決しようとする課題】本発明の課題は、リー
ドピッチの相応の縮小化が避けられないＬＯＣテープカ
ットと、オーバレイ形式の複合的ワイヤリング構成を必
要としないメモリアーキテクチャを提供することであ
る。
ドピッチの相応の縮小化が避けられないＬＯＣテープカ
ットと、オーバレイ形式の複合的ワイヤリング構成を必
要としないメモリアーキテクチャを提供することであ
る。
【００１２】
【課題を解決するための手段】上記課題は本発明によ
り、アドレス情報の記憶のための複数のヒューズが設け
られており、該複数のヒューズの各々は、前記メインメ
モリセルアレイ中の少なくとも１つの欠陥セルのアドレ
スビットに応じて開状態又は閉状態におかれるものであ
り、前記ヒューズ内に記憶されているアドレス情報を前
記半導体メモリ作動中に記憶するための複数のラッチが
設けられており、該複数のラッチは、前記メインメモリ
内の欠陥セルに対する代用としての前記冗長性メモリセ
ルへのデータの記憶を促進するためのものであり、さら
にシリアル転送回路が設けられており、該シリアル転送
回路は、前記ヒューズから前記ラッチ方向に前記アドレ
ス情報の少なくともいくつかをシリアルに転送するため
に作動するように構成されて解決される。
り、アドレス情報の記憶のための複数のヒューズが設け
られており、該複数のヒューズの各々は、前記メインメ
モリセルアレイ中の少なくとも１つの欠陥セルのアドレ
スビットに応じて開状態又は閉状態におかれるものであ
り、前記ヒューズ内に記憶されているアドレス情報を前
記半導体メモリ作動中に記憶するための複数のラッチが
設けられており、該複数のラッチは、前記メインメモリ
内の欠陥セルに対する代用としての前記冗長性メモリセ
ルへのデータの記憶を促進するためのものであり、さら
にシリアル転送回路が設けられており、該シリアル転送
回路は、前記ヒューズから前記ラッチ方向に前記アドレ
ス情報の少なくともいくつかをシリアルに転送するため
に作動するように構成されて解決される。
【００１３】本発明は、メインメモリセルと冗長性メモ
リセルを備え、さらに複数のヒューズを有し、これらの
ヒューズがそれらの対応するヒューズラッチから物理的
に分離された半導体メモリに関するものである。この物
理的分離は、ヒューズからラッチ方向へのヒューズデー
タのシリアル伝送のためのシリアル伝送回路の組み込み
によって可能となる。その結果、少ない数のワイヤのみ
でヒューズとヒューズラッチとの接続がなされ、メモリ
内で融通性に富んだヒューズ配置が許容される。
リセルを備え、さらに複数のヒューズを有し、これらの
ヒューズがそれらの対応するヒューズラッチから物理的
に分離された半導体メモリに関するものである。この物
理的分離は、ヒューズからラッチ方向へのヒューズデー
タのシリアル伝送のためのシリアル伝送回路の組み込み
によって可能となる。その結果、少ない数のワイヤのみ
でヒューズとヒューズラッチとの接続がなされ、メモリ
内で融通性に富んだヒューズ配置が許容される。
【００１４】図示の実施例では、これらのヒューズがア
ドレス情報の記憶のためのヒューズグループに配列さ
れ、各ヒューズがメインメモリセル配列内の少なくとも
１つの欠陥セルのアドレスビットに応じてそれぞれ開閉
状態におかれる。ヒューズラッチは、メインメモリ内の
欠陥セルに代わるものとしての冗長性メモリセル内への
データの記憶促進のために、半導体メモリの作動中にヒ
ューズから受け取ったアドレス情報を記憶する。シリア
ル転送回路は、ヒューズからヒューズラッチへのいくつ
かのアドレス情報をシリアルに伝送する。少数のバスラ
インは、相応に少数のヒューズからのヒューズデータを
シーケンシャルに同時に伝送するために用いられる。有
利には、ヒューズデータのシーケンシャルな読出しは、
従来技法のメモリでの全てのヒューズデータが同時にパ
ラレル転送される時のような大きな電力変動は引き起こ
さない。
ドレス情報の記憶のためのヒューズグループに配列さ
れ、各ヒューズがメインメモリセル配列内の少なくとも
１つの欠陥セルのアドレスビットに応じてそれぞれ開閉
状態におかれる。ヒューズラッチは、メインメモリ内の
欠陥セルに代わるものとしての冗長性メモリセル内への
データの記憶促進のために、半導体メモリの作動中にヒ
ューズから受け取ったアドレス情報を記憶する。シリア
ル転送回路は、ヒューズからヒューズラッチへのいくつ
かのアドレス情報をシリアルに伝送する。少数のバスラ
インは、相応に少数のヒューズからのヒューズデータを
シーケンシャルに同時に伝送するために用いられる。有
利には、ヒューズデータのシーケンシャルな読出しは、
従来技法のメモリでの全てのヒューズデータが同時にパ
ラレル転送される時のような大きな電力変動は引き起こ
さない。
【００１５】このシリアル転送回路は、ヒューズバンク
に隣接した第１のシフトレジスタと、ヒューズラッチに
隣接した第２のシフトレジスタと、タイミング・コント
ロール論理回路とを含んでいる。このタイミング・コン
トロール論理回路は、相応のラッチへのヒューズデータ
転送の同期化のために各シフトレジスタに接続されてい
る。このような構成によって、ヒューズラッチのリフレ
ッシュが低電力消費で実行可能となる。シフトレジスタ
はこれに対してリングシフトレジスタであってもよい。
に隣接した第１のシフトレジスタと、ヒューズラッチに
隣接した第２のシフトレジスタと、タイミング・コント
ロール論理回路とを含んでいる。このタイミング・コン
トロール論理回路は、相応のラッチへのヒューズデータ
転送の同期化のために各シフトレジスタに接続されてい
る。このような構成によって、ヒューズラッチのリフレ
ッシュが低電力消費で実行可能となる。シフトレジスタ
はこれに対してリングシフトレジスタであってもよい。
【００１６】半導体メモリは、リードフレームオンチッ
プ（ＬＯＣ）パッケージング技法を用いたＤＲＡＭであ
ってもよい。有利には、ヒューズバンクはメインメモリ
セルアレイから移動可能なので、ＬＯＣタイプでは、カ
ッティングなしで連続的にメモり横断方向に延在させる
こともできる。その結果リードピッチは、従来技法の構
成に比べてはるかに高められる。
プ（ＬＯＣ）パッケージング技法を用いたＤＲＡＭであ
ってもよい。有利には、ヒューズバンクはメインメモリ
セルアレイから移動可能なので、ＬＯＣタイプでは、カ
ッティングなしで連続的にメモり横断方向に延在させる
こともできる。その結果リードピッチは、従来技法の構
成に比べてはるかに高められる。
【００１７】
【発明の実施の形態】次に本発明を図面に基づき詳細に
説明する。
説明する。
【００１８】本発明は、冗長性メモリセルを有するメモ
リデバイスに関するものである。この発明は、メモリア
レイ内の欠陥メモリセルアドレスの記憶に用いられるヒ
ューズの配置における融通性を高めるものである。この
ような融通性の向上は、前述したような高密度メモリデ
バイスの配列構成とその製造をも容易にする。ここでは
本発明の詳細な説明に対してＤＲＡＭチップを用いたケ
ースで説明する。しかしながら本発明は広範囲な適用性
を有するものである。従って本発明の適用範囲は、当該
実施例のみならず、欠陥メモリセルアドレスの記憶に対
してヒューズやその他のビット記憶素子が用いられる他
のメモリデバイス、例えばＥＤＯ−ＤＲＡＭ、ＳＤＲＡ
Ｍ、ＲＡＭＢＵＳ−ＤＲＡＭ、ＳＬＤＲＡＭ、ＭＤＲＡ
Ｍ、ＳＲＡＭなどにも及ぶ。
リデバイスに関するものである。この発明は、メモリア
レイ内の欠陥メモリセルアドレスの記憶に用いられるヒ
ューズの配置における融通性を高めるものである。この
ような融通性の向上は、前述したような高密度メモリデ
バイスの配列構成とその製造をも容易にする。ここでは
本発明の詳細な説明に対してＤＲＡＭチップを用いたケ
ースで説明する。しかしながら本発明は広範囲な適用性
を有するものである。従って本発明の適用範囲は、当該
実施例のみならず、欠陥メモリセルアドレスの記憶に対
してヒューズやその他のビット記憶素子が用いられる他
のメモリデバイス、例えばＥＤＯ−ＤＲＡＭ、ＳＤＲＡ
Ｍ、ＲＡＭＢＵＳ−ＤＲＡＭ、ＳＬＤＲＡＭ、ＭＤＲＡ
Ｍ、ＳＲＡＭなどにも及ぶ。
【００１９】図３には本発明による半導体メモリ５０の
アーキテクチャの１つの実施例が概略的に示されてい
る。図示のメモリ５０は例えばＤＲＡＭである。このメ
モリ５０は、前述したメモリ１０を改良したものであ
り、ここでは少なくともいくつかのヒューズバンクは、
メモリブロック１２ａ〜１２ｄ間のチップ中央領域以外
に移動されている。ヒューズバンク２８ａ，２８ｂは領
域３０ａ内の区域に移動されている。この区域は、使用
されていないシリコン領域であってもよい。その結果Ｌ
ＯＣテープはチップ横断方向で連続して延在可能であ
る。これによりリードピッチの増加が得られる。このリ
ードピッチの増加は実現可能である。なぜならリード導
体３３が、集中コンタクトパッド３４′,３４″とのワ
イヤボンディング接続のためのＬＯＣテープ中央部分と
接続できるからである。さらにこのメモリ５０では、ヒ
ューズバンクとそれに対応するヒューズラッチとの間の
シリアルデータ転送が行われる。それによりヒューズと
ヒューズラッチの間のワイヤリングも最小になる。
アーキテクチャの１つの実施例が概略的に示されてい
る。図示のメモリ５０は例えばＤＲＡＭである。このメ
モリ５０は、前述したメモリ１０を改良したものであ
り、ここでは少なくともいくつかのヒューズバンクは、
メモリブロック１２ａ〜１２ｄ間のチップ中央領域以外
に移動されている。ヒューズバンク２８ａ，２８ｂは領
域３０ａ内の区域に移動されている。この区域は、使用
されていないシリコン領域であってもよい。その結果Ｌ
ＯＣテープはチップ横断方向で連続して延在可能であ
る。これによりリードピッチの増加が得られる。このリ
ードピッチの増加は実現可能である。なぜならリード導
体３３が、集中コンタクトパッド３４′,３４″とのワ
イヤボンディング接続のためのＬＯＣテープ中央部分と
接続できるからである。さらにこのメモリ５０では、ヒ
ューズバンクとそれに対応するヒューズラッチとの間の
シリアルデータ転送が行われる。それによりヒューズと
ヒューズラッチの間のワイヤリングも最小になる。
【００２０】図示の実施例では、比較的低位のヒューズ
バンク２８ｃ，２８ｄがそれぞれのヒューズラッチ２６
ｃ，２６ｄに隣接した先の箇所に残っている。さらにま
た選択的にこれらのヒューズバンクはヒューズラッチか
ら離すことも可能である。基本的に本発明では、ヒュー
ズ配置において高い融通性が許容される。これはチップ
上の他の回路の配列構成における融通性にも通じる。ヒ
ューズバンク２８ａ，２８ｂの、それらに対応するヒュ
ーズラッチ２６ａ，２６ｂからの物理的な分離は、シリ
アルデータ転送回路（ＳＴＤＣ）１０の使用によって実
現される。有利な実施例においては、このシリアルデー
タ転送回路ＳＴＤＣは、パラレル/シリアルコンバータ
５２ａ，５２ｂ（以下では単に(Ｐ/Ｓ)コンバータとも
称する）と、シリアル/パラレルコンバータ５４ａ，５
４ｂ（以下では単に(Ｓ/Ｐ)コンバータとも称する）
と、対応するタイミング・コントロール論理回路５８と
をチップ上に含んでいる（例えば前記フレーズ“パラレ
ル/シリアル”には、低減されたライン上のシリアルデ
ータとしてパラレルライン上に生じているデータの転送
が含まれ、また前記フレーズ“シリアル/パラレル”に
は多数のライン上のパラレルデータとして１つ又はそれ
以上のライン上のシリアルデータの転送が含まれる）。
シリアル/パラレルコンバータ５４ａ，５４ｂは、先の
ヒューズバンクによって占められていたスペースにおい
て各ヒューズラッチ２６ａ，２６ｂに隣接して設けられ
る。欠陥メモリセルのロケーションに相応するアドレス
は、１ビットのアドレスを記憶する各ヒューズを伴うヒ
ューズバンク内に記憶される。例えばこれらのヒューズ
は、１０ビットの列アドレス又は１０ビットの行アドレ
スを記憶するための約１０個のヒューズのグループで配
列構成されてもよい。チップのパワーアップ中は、ヒュ
ーズデータはパラレル線路でシリアルコンバータ５２
ａ，５２ｂにパラレル転送される。有利にはこれらの転
送は前述したようにシーケンシャルに行われる。
バンク２８ｃ，２８ｄがそれぞれのヒューズラッチ２６
ｃ，２６ｄに隣接した先の箇所に残っている。さらにま
た選択的にこれらのヒューズバンクはヒューズラッチか
ら離すことも可能である。基本的に本発明では、ヒュー
ズ配置において高い融通性が許容される。これはチップ
上の他の回路の配列構成における融通性にも通じる。ヒ
ューズバンク２８ａ，２８ｂの、それらに対応するヒュ
ーズラッチ２６ａ，２６ｂからの物理的な分離は、シリ
アルデータ転送回路（ＳＴＤＣ）１０の使用によって実
現される。有利な実施例においては、このシリアルデー
タ転送回路ＳＴＤＣは、パラレル/シリアルコンバータ
５２ａ，５２ｂ（以下では単に(Ｐ/Ｓ)コンバータとも
称する）と、シリアル/パラレルコンバータ５４ａ，５
４ｂ（以下では単に(Ｓ/Ｐ)コンバータとも称する）
と、対応するタイミング・コントロール論理回路５８と
をチップ上に含んでいる（例えば前記フレーズ“パラレ
ル/シリアル”には、低減されたライン上のシリアルデ
ータとしてパラレルライン上に生じているデータの転送
が含まれ、また前記フレーズ“シリアル/パラレル”に
は多数のライン上のパラレルデータとして１つ又はそれ
以上のライン上のシリアルデータの転送が含まれる）。
シリアル/パラレルコンバータ５４ａ，５４ｂは、先の
ヒューズバンクによって占められていたスペースにおい
て各ヒューズラッチ２６ａ，２６ｂに隣接して設けられ
る。欠陥メモリセルのロケーションに相応するアドレス
は、１ビットのアドレスを記憶する各ヒューズを伴うヒ
ューズバンク内に記憶される。例えばこれらのヒューズ
は、１０ビットの列アドレス又は１０ビットの行アドレ
スを記憶するための約１０個のヒューズのグループで配
列構成されてもよい。チップのパワーアップ中は、ヒュ
ーズデータはパラレル線路でシリアルコンバータ５２
ａ，５２ｂにパラレル転送される。有利にはこれらの転
送は前述したようにシーケンシャルに行われる。
【００２１】ｎ個のバスラインからなるバス５９は、対
応するＳ/Ｐコンバータを有するＰ/Ｓコンバータに接続
される。バス５９はＰ/Ｓコンバータからのデータをシ
リアルにＳ/Ｐコンバータに転送する。このＳ/Ｐコンバ
ータは、このデータを、隣接する記憶用ヒューズラッチ
へパラレルラインで転送する。それぞれのシーケンシャ
ルな転送にはｎ個のヒューズからの情報が含まれる。こ
のｎの数が低ければ低いほど、全ヒューズからラッチへ
の情報の転送に求められる転送数も増加する。例えば前
記ｎが１である極端なケースであれば、各シリアル転送
には唯１つのヒューズからの情報が含まれる。つまり、
個数が多ければ多いほど、全ヒューズからラッチへの情
報記憶に対する所要転送時間の低減によって性能向上が
見込まれる。これは付加的なワイヤリングコストのもと
でのみ成し遂げられる。それ故にシリアルビットライン
５９の個数選択におけるワイヤリングの煩雑性対速度と
いう交換条件が生じる。
応するＳ/Ｐコンバータを有するＰ/Ｓコンバータに接続
される。バス５９はＰ/Ｓコンバータからのデータをシ
リアルにＳ/Ｐコンバータに転送する。このＳ/Ｐコンバ
ータは、このデータを、隣接する記憶用ヒューズラッチ
へパラレルラインで転送する。それぞれのシーケンシャ
ルな転送にはｎ個のヒューズからの情報が含まれる。こ
のｎの数が低ければ低いほど、全ヒューズからラッチへ
の情報の転送に求められる転送数も増加する。例えば前
記ｎが１である極端なケースであれば、各シリアル転送
には唯１つのヒューズからの情報が含まれる。つまり、
個数が多ければ多いほど、全ヒューズからラッチへの情
報記憶に対する所要転送時間の低減によって性能向上が
見込まれる。これは付加的なワイヤリングコストのもと
でのみ成し遂げられる。それ故にシリアルビットライン
５９の個数選択におけるワイヤリングの煩雑性対速度と
いう交換条件が生じる。
【００２２】理論上前記ｎは、次の条件 １≦ｎ≧Ｇ で選択することが可能である。この場合前記Ｇはヒュー
ズバンク内のヒューズの数である。しかしながら転送効
率の向上のためには、前記ｎはＧがその倍数となるよう
に選択すべきである。さらにｎの上限は、Ｇ/２である
べきである。例えば１つの有利な例として前記ｎを、 １≦ｎ≧Ｇ/２ となるように選択してもよい。
ズバンク内のヒューズの数である。しかしながら転送効
率の向上のためには、前記ｎはＧがその倍数となるよう
に選択すべきである。さらにｎの上限は、Ｇ/２である
べきである。例えば１つの有利な例として前記ｎを、 １≦ｎ≧Ｇ/２ となるように選択してもよい。
【００２３】通常ヒューズデータは、メモリチップのパ
ワーアップ過程中に転送される。このパワーアップ過程
は典型的には緩慢なので、前記ｎは、ワイヤリングとチ
ップ領域での消費低減のために適度に低く抑えられる。
有利には前記ｎは、４〜１０個のバスライン範囲で選択
される。このバスラインの数は、従来のパワーアップに
対する時間消費の中で、典型的な６４Ｍ ＤＲＡＭなど
の１０００のヒューズに記憶されているアドレスデータ
のシリアル転送に対しては基本的に十分である。
ワーアップ過程中に転送される。このパワーアップ過程
は典型的には緩慢なので、前記ｎは、ワイヤリングとチ
ップ領域での消費低減のために適度に低く抑えられる。
有利には前記ｎは、４〜１０個のバスライン範囲で選択
される。このバスラインの数は、従来のパワーアップに
対する時間消費の中で、典型的な６４Ｍ ＤＲＡＭなど
の１０００のヒューズに記憶されているアドレスデータ
のシリアル転送に対しては基本的に十分である。
【００２４】メモリ５０のヒューズとヒューズラッチ間
のシリアルデータ転送の適用のその他の利点は、ヒュー
ズ読出し動作中のパワーサージの低減である。従来技法
ではヒューズラッチが典型的にはヒューズデータの転送
と同時に切換わり、これがパワーサージを引き起こして
いた。シリアル転送技法では、少数のラッチだけが所要
期間で活動するのでそのようなパワーサージが回避され
る。
のシリアルデータ転送の適用のその他の利点は、ヒュー
ズ読出し動作中のパワーサージの低減である。従来技法
ではヒューズラッチが典型的にはヒューズデータの転送
と同時に切換わり、これがパワーサージを引き起こして
いた。シリアル転送技法では、少数のラッチだけが所要
期間で活動するのでそのようなパワーサージが回避され
る。
【００２５】メモリ５０のその他のアスペクトは、前述
した図１と図２のメモリ１０に基本的に同じである。例
えばデコーダ２４ａ〜２４ｄは、入力されたアドレス
と、対応するヒューズラッチ２６ａ〜２６ｄに記憶され
たアドレスを比較するように動作する。当該アドレスが
欠陥列又は欠陥行のアドレスに適合している場合には、
各デコーダ２４ａ〜２４ｄが、適当な電圧を介して列選
択ライン又は行選択ライン上で、関係するメモリブロッ
ク１２ａ〜１２ｄ（又はその中の行ないし列部分）の冗
長行又は冗長列を活動させる。
した図１と図２のメモリ１０に基本的に同じである。例
えばデコーダ２４ａ〜２４ｄは、入力されたアドレス
と、対応するヒューズラッチ２６ａ〜２６ｄに記憶され
たアドレスを比較するように動作する。当該アドレスが
欠陥列又は欠陥行のアドレスに適合している場合には、
各デコーダ２４ａ〜２４ｄが、適当な電圧を介して列選
択ライン又は行選択ライン上で、関係するメモリブロッ
ク１２ａ〜１２ｄ（又はその中の行ないし列部分）の冗
長行又は冗長列を活動させる。
【００２６】図４には例えばＳＤＴＣ１０の概略的なダ
イヤグラムが示されている。このＳＤＴＣは、ヒューズ
バンク２８からヒューズラッチ２６へのヒューズデータ
のシリアル転送に対して実施される。
イヤグラムが示されている。このＳＤＴＣは、ヒューズ
バンク２８からヒューズラッチ２６へのヒューズデータ
のシリアル転送に対して実施される。
【００２７】図中ヒューズバンクはＧ個のヒューズＦ1
〜ＦGを含んでいる。つまりこのヒューズラッチバンク
は、相応するヒューズＦ1〜ＦGに対しＧ個のラッチＬ1
〜ＬGを含んでいる。このＳＤＴＣは、ヒューズＦ1から
相応するラッチＬiへ情報を転送する。データバス５９
は、ｎ個のバスラインからなり、これらのバスラインは
ｎ個のヒューズからｎ個の相応するラッチへの情報のシ
リアルな転送をイネーブルする。それにより全てのヒュ
ーズのヒューズラッチへの情報の完全な転送は、Ｇ/ｎ
の転送を要求する。
〜ＦGを含んでいる。つまりこのヒューズラッチバンク
は、相応するヒューズＦ1〜ＦGに対しＧ個のラッチＬ1
〜ＬGを含んでいる。このＳＤＴＣは、ヒューズＦ1から
相応するラッチＬiへ情報を転送する。データバス５９
は、ｎ個のバスラインからなり、これらのバスラインは
ｎ個のヒューズからｎ個の相応するラッチへの情報のシ
リアルな転送をイネーブルする。それにより全てのヒュ
ーズのヒューズラッチへの情報の完全な転送は、Ｇ/ｎ
の転送を要求する。
【００２８】シフトレジスタＳＲ1と、Ｓ1〜ＳGのスイ
ッチのセットは、パラレル/シリアル変換機能の実行と
共に作動される。各スイッチＳiは、相応するヒューズ
Ｆiに接続される。この場合の前記iは１〜Ｇである。前
記スイッチは、例えばＦＥＴである。タイミング・コン
トロール論理回路（ＴＣＬ）５８ａ，５８ｂは、シフト
レジスタＳＲ1，ＳＲ2をそれぞれ制御する。図示のよう
にこのＴＣＬは、入力信号としてパワーオン信号ＰＯＷ
ＥＲＯＮを受け取り、出力信号ＳＥＴ＿１，ＲＥＳＥＴ
並びにクロック信号ＣＬＫを形成する。このクロック信
号ＣＬＫは、例えばシステムクロックや、ＣＬＫパルス
を生ぜしめるセパレートクロックに結合されてもよい。
図示の実施例ではＴＣＬ５８ｂが、ＴＣＬ５８ａと、該
ＴＣＬ５８ａからのクロック信号ＣＬＫの受信によって
同期化されている。シフトレジスタＳＲ1は、ラッチへ
のヒューズ情報のシリアル転送を初期化するために、Ｔ
ＣＬ５８ａの出力に応答する。
ッチのセットは、パラレル/シリアル変換機能の実行と
共に作動される。各スイッチＳiは、相応するヒューズ
Ｆiに接続される。この場合の前記iは１〜Ｇである。前
記スイッチは、例えばＦＥＴである。タイミング・コン
トロール論理回路（ＴＣＬ）５８ａ，５８ｂは、シフト
レジスタＳＲ1，ＳＲ2をそれぞれ制御する。図示のよう
にこのＴＣＬは、入力信号としてパワーオン信号ＰＯＷ
ＥＲＯＮを受け取り、出力信号ＳＥＴ＿１，ＲＥＳＥＴ
並びにクロック信号ＣＬＫを形成する。このクロック信
号ＣＬＫは、例えばシステムクロックや、ＣＬＫパルス
を生ぜしめるセパレートクロックに結合されてもよい。
図示の実施例ではＴＣＬ５８ｂが、ＴＣＬ５８ａと、該
ＴＣＬ５８ａからのクロック信号ＣＬＫの受信によって
同期化されている。シフトレジスタＳＲ1は、ラッチへ
のヒューズ情報のシリアル転送を初期化するために、Ｔ
ＣＬ５８ａの出力に応答する。
【００２９】このシフトレジスタは、ヒューズラッチへ
の全てのヒューズ情報の記憶に必要な転送数に応じて例
えばＧ/ｎビットからなる。シフトレジスタＳＲ1の各ビ
ットは、ｎ個のスイッチグループに結合される。いくつ
かのグループ内のスイッチは、シフトレジスタＳＲ1の
その他のビットには結合されない。付加的にグループ内
のスイッチは、それらに対応するヒューズを、ｎ個のバ
スラインの固有の１つに接続させる。
の全てのヒューズ情報の記憶に必要な転送数に応じて例
えばＧ/ｎビットからなる。シフトレジスタＳＲ1の各ビ
ットは、ｎ個のスイッチグループに結合される。いくつ
かのグループ内のスイッチは、シフトレジスタＳＲ1の
その他のビットには結合されない。付加的にグループ内
のスイッチは、それらに対応するヒューズを、ｎ個のバ
スラインの固有の１つに接続させる。
【００３０】ＴＣＬがヒューズバンクからヒューズラッ
チバンクへのヒューズ情報のシリアル転送を開始した場
合には、シフトレジスタＳＲ1は、関係するヒューズか
らバスで伝送される情報に起因する各クロックサイクル
で、スイッチの固有のグループを活動させる。
チバンクへのヒューズ情報のシリアル転送を開始した場
合には、シフトレジスタＳＲ1は、関係するヒューズか
らバスで伝送される情報に起因する各クロックサイクル
で、スイッチの固有のグループを活動させる。
【００３１】シフトレジスタＳＲ2は、シリアルからパ
ラレルへの変換機能を実行するためにラッチバンク２６
と関連して作動する。シフトレジスタＳＲ2は、ＴＣＬ
５８ｂの出力信号に応答する。図示のように別個のＴＣ
Ｌは、シフトレジスタＳＲ1とＳＲ2の制御に用いられ
る。選択的に、共通のＴＣＬは、両シフトレジスタの制
御に用いられる。シフトレジスタＳＲ2の各ビットは、
データバスからの情報の記憶のためにｎ個のラッチのグ
ループを活動させる。いくつかのグループ内のラッチ
は、シフトレジスタＳＲ2の他のビットには結合されな
い。付加的に、グループ内のラッチはｎ個のバスライン
の固有の１つからの情報を記憶する。ＴＣＬが、ヒュー
ズバンクからヒューズラッチバンクへのヒューズ情報の
シリアル転送を開始したならば、シフトレジスタＳＲ2
は、ラッチの固有の１つのグループを各クロック周期で
活動させる。このクロック周期はラッチ内へ記憶させる
ためのバス上の関連するヒューズからの情報に起因する
ものである。
ラレルへの変換機能を実行するためにラッチバンク２６
と関連して作動する。シフトレジスタＳＲ2は、ＴＣＬ
５８ｂの出力信号に応答する。図示のように別個のＴＣ
Ｌは、シフトレジスタＳＲ1とＳＲ2の制御に用いられ
る。選択的に、共通のＴＣＬは、両シフトレジスタの制
御に用いられる。シフトレジスタＳＲ2の各ビットは、
データバスからの情報の記憶のためにｎ個のラッチのグ
ループを活動させる。いくつかのグループ内のラッチ
は、シフトレジスタＳＲ2の他のビットには結合されな
い。付加的に、グループ内のラッチはｎ個のバスライン
の固有の１つからの情報を記憶する。ＴＣＬが、ヒュー
ズバンクからヒューズラッチバンクへのヒューズ情報の
シリアル転送を開始したならば、シフトレジスタＳＲ2
は、ラッチの固有の１つのグループを各クロック周期で
活動させる。このクロック周期はラッチ内へ記憶させる
ためのバス上の関連するヒューズからの情報に起因する
ものである。
【００３２】シフトレジスタのビットは、レジスタセル
に対応する。図示のように、シフトレジスタＳＲ1とＳ
Ｒ2は、Ｇ/ｎのシフトレジスタセルＣ1 〜ＣG/n及び
Ｃ1′〜ＣG/n′からなっている。有利な実施例では各シ
フトレジスタセルＣ1又はＣ1′（最終セルＣG/n及びＣ
G/n′を除いて）が２つのフリップフロップＦＦiA,ＦＦ
iB又はＦＦiA′,ＦＦiB′からそれぞれなっている。セ
ルの“Ａ”フリップフロップの出力Ｘは、シフトレジス
タのビットに対応する。この出力Ｘ自体は、ｎ個の固有
のヒューズのグループにそれぞれ結合される。“Ａ′”
フリップフロップの各出力“Ｘ′”は、ｎ個のラッチの
対応するグループの“ラッチセット”入力に結合され
る。Ａ，Ａ′及びＢ、Ｂ′フリップフロップのＸ、Ｘ′
出力は、次に高次のＢ、Ｂ′及びＡ，Ａ′フリップフロ
ップの入力Ｉ，Ｉ′にそれぞれ結合される。前述したよ
うにこれらのシフトレジスタは、シフトライトレジスタ
である。このシフトライトレジスタとは、クロック周期
毎にデータがその中に記憶されて１ビット分右にシフト
されるものである。しかしながらその他のシフトレジス
タが用いられてもよい。さらにＳＤＴＣが各ヒューズか
らの情報を対応するラッチに転送するように構成されて
いる限り、例えばシフトレフトレジスタが用いられても
よく、あるいはこれらのシフトライトレジスタとシフト
レフトレジスタを組み合わせて用いてもよい。図４の実
施例では、ｎ＝４である。それにより４つのヒューズの
データは、バスライン５９1〜５９4上で一度に同時にラ
ッチバンク２６内の相応する４つのラッチへ転送され
る。
に対応する。図示のように、シフトレジスタＳＲ1とＳ
Ｒ2は、Ｇ/ｎのシフトレジスタセルＣ1 〜ＣG/n及び
Ｃ1′〜ＣG/n′からなっている。有利な実施例では各シ
フトレジスタセルＣ1又はＣ1′（最終セルＣG/n及びＣ
G/n′を除いて）が２つのフリップフロップＦＦiA,ＦＦ
iB又はＦＦiA′,ＦＦiB′からそれぞれなっている。セ
ルの“Ａ”フリップフロップの出力Ｘは、シフトレジス
タのビットに対応する。この出力Ｘ自体は、ｎ個の固有
のヒューズのグループにそれぞれ結合される。“Ａ′”
フリップフロップの各出力“Ｘ′”は、ｎ個のラッチの
対応するグループの“ラッチセット”入力に結合され
る。Ａ，Ａ′及びＢ、Ｂ′フリップフロップのＸ、Ｘ′
出力は、次に高次のＢ、Ｂ′及びＡ，Ａ′フリップフロ
ップの入力Ｉ，Ｉ′にそれぞれ結合される。前述したよ
うにこれらのシフトレジスタは、シフトライトレジスタ
である。このシフトライトレジスタとは、クロック周期
毎にデータがその中に記憶されて１ビット分右にシフト
されるものである。しかしながらその他のシフトレジス
タが用いられてもよい。さらにＳＤＴＣが各ヒューズか
らの情報を対応するラッチに転送するように構成されて
いる限り、例えばシフトレフトレジスタが用いられても
よく、あるいはこれらのシフトライトレジスタとシフト
レフトレジスタを組み合わせて用いてもよい。図４の実
施例では、ｎ＝４である。それにより４つのヒューズの
データは、バスライン５９1〜５９4上で一度に同時にラ
ッチバンク２６内の相応する４つのラッチへ転送され
る。
【００３３】次に図４の回路の作用を図５のタイミング
ダイヤグラムに基づき説明する。作動時においてメモリ
が最初のパワーアップを時点ｔ＝ｔ0で実施すると、
“ＰＯＷＥＲＯＮ”パルスがＴＣＬ５８に供給される。
それに応じてＴＣＬは、シフトレジスタＳＲ1及びＳＲ2
内の全てのフリップフロップのリセットのためにリセッ
ト信号を形成し論理０を出力する。次に時点ｔ1にて、
ＴＣＬ５８内のクロック６３がクロックパルスを形成す
る。このクロックパルスは、データシフト機能の実行の
ためにシフトレジスタＳＲ1及びＳＲ2内の各フリップフ
ロップに供給される。例えば最初のクロックパルスの前
縁と同期して、ＳＥＴ＿１パルスが形成される。図では
このＳＥＴ＿１パルスは、アクティブハイ（論理１）パ
ルスである。アクティブロー（論理０）パルスの使用も
有効である。有利にはＳＥＴ＿１パルスの幅は、クロッ
クパルスの幅よりもわずかに長い。ＳＥＴ＿１パルスの
長さは、シフトレジスタ内でセットを確実にするために
はクロックパルスよりも十分に長くされる。例えばクロ
ックパルスの実施前に、ＳＥＴ＿１パルスがロー（非ア
クティブ）になるならば、このセットパルスはシフトレ
ジスタ内で失われる。ＳＥＴ＿１パルスは、次のクロッ
クパルスに先行して非アクティブになる。ＳＥＴ＿１パ
ルスは、最も外側の各フリップフロップＦＦ1A及びＦＦ
1A′の２つのデータ入力ポートＩ1A及びＩ1A′に供給さ
れる。
ダイヤグラムに基づき説明する。作動時においてメモリ
が最初のパワーアップを時点ｔ＝ｔ0で実施すると、
“ＰＯＷＥＲＯＮ”パルスがＴＣＬ５８に供給される。
それに応じてＴＣＬは、シフトレジスタＳＲ1及びＳＲ2
内の全てのフリップフロップのリセットのためにリセッ
ト信号を形成し論理０を出力する。次に時点ｔ1にて、
ＴＣＬ５８内のクロック６３がクロックパルスを形成す
る。このクロックパルスは、データシフト機能の実行の
ためにシフトレジスタＳＲ1及びＳＲ2内の各フリップフ
ロップに供給される。例えば最初のクロックパルスの前
縁と同期して、ＳＥＴ＿１パルスが形成される。図では
このＳＥＴ＿１パルスは、アクティブハイ（論理１）パ
ルスである。アクティブロー（論理０）パルスの使用も
有効である。有利にはＳＥＴ＿１パルスの幅は、クロッ
クパルスの幅よりもわずかに長い。ＳＥＴ＿１パルスの
長さは、シフトレジスタ内でセットを確実にするために
はクロックパルスよりも十分に長くされる。例えばクロ
ックパルスの実施前に、ＳＥＴ＿１パルスがロー（非ア
クティブ）になるならば、このセットパルスはシフトレ
ジスタ内で失われる。ＳＥＴ＿１パルスは、次のクロッ
クパルスに先行して非アクティブになる。ＳＥＴ＿１パ
ルスは、最も外側の各フリップフロップＦＦ1A及びＦＦ
1A′の２つのデータ入力ポートＩ1A及びＩ1A′に供給さ
れる。
【００３４】それに付随して、ＳＥＴ＿１パルスの論理
１は、時点ｔ1でＸiA及びＸiA′に転送される。最初の
クロックパルスの後縁（時点ｔ2）では、論理１が各フ
リップフロップＦＦ1B,ＦＦ1B′の出力ポートＸ1B,
Ｘ1B′に転送される。その後ＳＥＴ＿１は次のクロック
パルスの開始前に時点ｔ3で論理０に落ち、データシフ
ト動作の残余に対して論理０が残る。
１は、時点ｔ1でＸiA及びＸiA′に転送される。最初の
クロックパルスの後縁（時点ｔ2）では、論理１が各フ
リップフロップＦＦ1B,ＦＦ1B′の出力ポートＸ1B,
Ｘ1B′に転送される。その後ＳＥＴ＿１は次のクロック
パルスの開始前に時点ｔ3で論理０に落ち、データシフ
ト動作の残余に対して論理０が残る。
【００３５】ＦＦ1Aの出力ラインＸ1Aは、ＦＥＴＳ1〜
Ｓn（図示の実施例ではＳn＝Ｓ4)のゲートに接続されて
いる。ＳＥＴ＿１パルスの論理１が時点ｔ1にてＸ1A,Ｘ
1A′に転送されるならば、ＦＥＴＳ1〜Ｓnは、スイッチ
オンされる。その間、他のフリップフロップＦＦ2A〜Ｆ
Ｆ(G/4)Aは、予めリセットされているので、それらの出
力は全てゼロとなり、他のスイッチＳ5〜ＳGは全てオフ
となる。時点ｔ1と次のクロックパルスの前縁（時点
ｔ4）の間では、ヒューズＦ1〜Ｆ4のヒューズデータの
みがバスライン５９1〜５９4にそれぞれ転送される。い
ずれかのヒューズＦiが無傷のままである場合には、論
理０が対応するライン５９iに転送される。なぜなら全
てのヒューズの片側はグランド電位におかれているから
である。いずれかのヒューズＦiが溶断した場合には、
高インピーダンスがバスラインに生じ、これは関係のあ
るラッチ回路Ｌiにより例えば論理ハイの表示でもって
欠陥とみなされる。例えばこの状態は、バスラインに５
Ｖ（なぜならこの電圧では放電されないから）のバイア
スをかけるか又は弱いブリーダー回路がチップ上で使用
可能である場合に検出できる。選択的に、ヒューズは電
圧源に、バスラインはグランドに接続されてもよい。こ
の場合溶断したヒューズは、論理０が転送され、無傷の
ヒューズは論理１が転送されるものとなる。
Ｓn（図示の実施例ではＳn＝Ｓ4)のゲートに接続されて
いる。ＳＥＴ＿１パルスの論理１が時点ｔ1にてＸ1A,Ｘ
1A′に転送されるならば、ＦＥＴＳ1〜Ｓnは、スイッチ
オンされる。その間、他のフリップフロップＦＦ2A〜Ｆ
Ｆ(G/4)Aは、予めリセットされているので、それらの出
力は全てゼロとなり、他のスイッチＳ5〜ＳGは全てオフ
となる。時点ｔ1と次のクロックパルスの前縁（時点
ｔ4）の間では、ヒューズＦ1〜Ｆ4のヒューズデータの
みがバスライン５９1〜５９4にそれぞれ転送される。い
ずれかのヒューズＦiが無傷のままである場合には、論
理０が対応するライン５９iに転送される。なぜなら全
てのヒューズの片側はグランド電位におかれているから
である。いずれかのヒューズＦiが溶断した場合には、
高インピーダンスがバスラインに生じ、これは関係のあ
るラッチ回路Ｌiにより例えば論理ハイの表示でもって
欠陥とみなされる。例えばこの状態は、バスラインに５
Ｖ（なぜならこの電圧では放電されないから）のバイア
スをかけるか又は弱いブリーダー回路がチップ上で使用
可能である場合に検出できる。選択的に、ヒューズは電
圧源に、バスラインはグランドに接続されてもよい。こ
の場合溶断したヒューズは、論理０が転送され、無傷の
ヒューズは論理１が転送されるものとなる。
【００３６】スイッチＳ1〜Ｓ4が閉じられている期間の
間、すなわち時点ｔ1〜ｔ4の間は出力ポートＸ1A′の論
理ハイが、ラッチＬ1〜Ｌ4のラッチセット入力側に供給
される。このラッチセット入力側の論理ハイは、ラッチ
を活動させ、それによってヒューズデータがライン５９
1〜５９4上で、ラッチＬ1〜Ｌ4に同時にそれぞれ転送さ
れるべくイネーブルされる。
間、すなわち時点ｔ1〜ｔ4の間は出力ポートＸ1A′の論
理ハイが、ラッチＬ1〜Ｌ4のラッチセット入力側に供給
される。このラッチセット入力側の論理ハイは、ラッチ
を活動させ、それによってヒューズデータがライン５９
1〜５９4上で、ラッチＬ1〜Ｌ4に同時にそれぞれ転送さ
れるべくイネーブルされる。
【００３７】最初のクロックパルスの後縁では、フリッ
プフロップＦＦ1B,ＦＦ1B′はＳＥＴ＿１パルスを論理
ハイで、次のフリップフロップＦＦ2A,ＦＦ2A′の各入
力側Ｉ2A,Ｉ2A′に連続的に転送する。第２のクロック
パルスの前縁（時点ｔ4）では、Ｉ2A,Ｉ2A′の論理ハイ
が出力側Ｘ2A,Ｘ2A′に転送される。その間Ｉ1A,Ｉ1A′
に現れる論理０がＸ1A,Ｘ1A′に転送される。これはス
イッチＳ1〜Ｓ4を閉じさせ、ラッチＬ1〜Ｌ4を無効にさ
せる。その間スイッチＳ5〜Ｓ8が閉じられ、ラッチＬ5
〜Ｌ8がイネーブルされる（これらのラッチはそのラッ
チセット入力を出力側Ｘ2A,Ｘ2A′に結合させる）。そ
れによりヒューズＦ5〜Ｆ8のヒューズデータのみが時点
ｔ4〜ｔ6の間で、関係するヒューズラッチＬ5〜Ｌ8にそ
れぞれ転送される（後では第３のクロックパルスの前縁
に相応する）。このシーケンシャルなヒューズの読出し
と転送は、ヒューズＦG-3〜ＦGの最後のセットデータが
相応のラッチＬG-3〜ＬGに転送されるまで連続して行わ
れる（特に図４の実施例では最後のシフトレジスタセル
ＣG/nが１つのフリップフロップＦＦ(G/n)Aを含み、最
後のヒューズ読出しはＳＥＴ＿１パルスが論理ハイで、
最後のフリップフロップの出力側Ｘ(G/n)Aに転送された
場合に実施される）。
プフロップＦＦ1B,ＦＦ1B′はＳＥＴ＿１パルスを論理
ハイで、次のフリップフロップＦＦ2A,ＦＦ2A′の各入
力側Ｉ2A,Ｉ2A′に連続的に転送する。第２のクロック
パルスの前縁（時点ｔ4）では、Ｉ2A,Ｉ2A′の論理ハイ
が出力側Ｘ2A,Ｘ2A′に転送される。その間Ｉ1A,Ｉ1A′
に現れる論理０がＸ1A,Ｘ1A′に転送される。これはス
イッチＳ1〜Ｓ4を閉じさせ、ラッチＬ1〜Ｌ4を無効にさ
せる。その間スイッチＳ5〜Ｓ8が閉じられ、ラッチＬ5
〜Ｌ8がイネーブルされる（これらのラッチはそのラッ
チセット入力を出力側Ｘ2A,Ｘ2A′に結合させる）。そ
れによりヒューズＦ5〜Ｆ8のヒューズデータのみが時点
ｔ4〜ｔ6の間で、関係するヒューズラッチＬ5〜Ｌ8にそ
れぞれ転送される（後では第３のクロックパルスの前縁
に相応する）。このシーケンシャルなヒューズの読出し
と転送は、ヒューズＦG-3〜ＦGの最後のセットデータが
相応のラッチＬG-3〜ＬGに転送されるまで連続して行わ
れる（特に図４の実施例では最後のシフトレジスタセル
ＣG/nが１つのフリップフロップＦＦ(G/n)Aを含み、最
後のヒューズ読出しはＳＥＴ＿１パルスが論理ハイで、
最後のフリップフロップの出力側Ｘ(G/n)Aに転送された
場合に実施される）。
【００３８】図４に示されているようにシフトレジスタ
ＳＲ1及びＳＲ2内の各フリップフロップＦＦiは、トラ
イステートバッファインバータ６１を含んでいてもよ
い。このインバータ６１はその入力側にフリップフロッ
プデータ入力ポートＩ1Aを有している。クロック信号は
インバータ６７に供給される。このインバータ６７の出
力側は、バッファ６１のイネーブルポートに接続されて
いる。Ａフリップフロップの各バッファ６１ａは、クロ
ックパルスの上昇縁でイネーブルされる。その間Ｂフリ
ップフロップの各バッファ６１ｂは、負のクロックパル
ス縁でイネーブルされる。他のインバータ６５はインバ
ータ６１に直列に接続されている。このインバータ６５
の出力は、フリップフロップのＸi出力である。フィー
ドバックインバータ６３は、インバータ６５を横断する
ように接続される。残りの信号はＦＥＴスイッチ６９の
ゲートに供給される。リセット信号がハイならば、ＦＥ
Ｔ６９はオンとなる。これは出力Ｘiをローで駆動さ
せ、それによってフリップフロップがリセットされる。
別の有利な実施例では、シフトレジスタ、フリップフロ
ップに対する回路構成が公知の熟練技法で選択的に実行
されてもよい。
ＳＲ1及びＳＲ2内の各フリップフロップＦＦiは、トラ
イステートバッファインバータ６１を含んでいてもよ
い。このインバータ６１はその入力側にフリップフロッ
プデータ入力ポートＩ1Aを有している。クロック信号は
インバータ６７に供給される。このインバータ６７の出
力側は、バッファ６１のイネーブルポートに接続されて
いる。Ａフリップフロップの各バッファ６１ａは、クロ
ックパルスの上昇縁でイネーブルされる。その間Ｂフリ
ップフロップの各バッファ６１ｂは、負のクロックパル
ス縁でイネーブルされる。他のインバータ６５はインバ
ータ６１に直列に接続されている。このインバータ６５
の出力は、フリップフロップのＸi出力である。フィー
ドバックインバータ６３は、インバータ６５を横断する
ように接続される。残りの信号はＦＥＴスイッチ６９の
ゲートに供給される。リセット信号がハイならば、ＦＥ
Ｔ６９はオンとなる。これは出力Ｘiをローで駆動さ
せ、それによってフリップフロップがリセットされる。
別の有利な実施例では、シフトレジスタ、フリップフロ
ップに対する回路構成が公知の熟練技法で選択的に実行
されてもよい。
【００３９】有利には、図４の回路構成は、関与するヒ
ューズラッチ領域へのルーティングにｎ＋１の最小ワイ
ヤ数しか要求しない（バスライン５９のｎ個のデータワ
イヤ、同期用のクロックワイヤ６１）。この実現性は十
分に高く、領域に関する不都合も最小である。それ故に
ヒューズ配列構成における融通性のレベルが高い。その
上さらにシフトレジスタのレイアウトにおいても２つの
金属層と共に埋め込むことができ、それによってデータ
バスとリセット信号がレジスタ領域を越えて第３の金属
層へルーティング可能である。適度に少ないｎ個のバス
ラインにより（例えば４〜６の範囲）レイアウトが実質
的にリードデータバス５９の金属ピッチに左右される。
ューズラッチ領域へのルーティングにｎ＋１の最小ワイ
ヤ数しか要求しない（バスライン５９のｎ個のデータワ
イヤ、同期用のクロックワイヤ６１）。この実現性は十
分に高く、領域に関する不都合も最小である。それ故に
ヒューズ配列構成における融通性のレベルが高い。その
上さらにシフトレジスタのレイアウトにおいても２つの
金属層と共に埋め込むことができ、それによってデータ
バスとリセット信号がレジスタ領域を越えて第３の金属
層へルーティング可能である。適度に少ないｎ個のバス
ラインにより（例えば４〜６の範囲）レイアウトが実質
的にリードデータバス５９の金属ピッチに左右される。
【００４０】先に述べたように従来のＤＲＡＭデザイン
では、膨大な数のヒューズが必然的に伴っていた。その
結果全てのヒューズが並列的に読み出されるメモリでは
過大なパワーサージが引き起こされる。しかしながら本
発明によるヒューズデータの読出しは、比較的長期に亘
って電力消費が分配され、過大なパワーサージが回避さ
れる。
では、膨大な数のヒューズが必然的に伴っていた。その
結果全てのヒューズが並列的に読み出されるメモリでは
過大なパワーサージが引き起こされる。しかしながら本
発明によるヒューズデータの読出しは、比較的長期に亘
って電力消費が分配され、過大なパワーサージが回避さ
れる。
【００４１】従来のＤＲＡＭに伴うその他の本質的な懸
念はヒューズデータの信頼性である。パワーオン検出が
非常に困難であり、この検出は内部供給電力が過度に低
いにもかかわらず、偶発的に生じる。これは無効なヒュ
ーズデータがヒューズデコーダに供給されることになり
かねない。さらにチップ動作中の供給電圧バンプ（変
動）は、ヒューズラッチデータを崩壊させる。
念はヒューズデータの信頼性である。パワーオン検出が
非常に困難であり、この検出は内部供給電力が過度に低
いにもかかわらず、偶発的に生じる。これは無効なヒュ
ーズデータがヒューズデコーダに供給されることになり
かねない。さらにチップ動作中の供給電圧バンプ（変
動）は、ヒューズラッチデータを崩壊させる。
【００４２】前述したようなヒューズデータの信頼性に
関する問題を軽減するために、シリアルデータ転送回路
２００は基本的に図６に示されているように構成され
る。この回路２００は、図４の回路１００の変化例であ
る。シフトレジスタＳＲ1,ＳＲ2は、最後のシフトレジ
スタセルＣG/n,ＣG/n′に対するフリップフロップＦＦ
(G/n)B,ＦＦ(G/n)B′の付加と、最初のフリップフロッ
プ入力ポートＩ1A,Ｉ1A′への出力Ｘ(G/n),Ｘ(G/n)B′
のフィードバックにより、それぞれリングシフトレジス
タＳＲ1″、ＳＲ2″へ変更されている。この変更は、ヒ
ューズラッチの連続的なアップデートを可能にする。一
度ＳＥＴ＿１パルスの論理１が最終出力Ｘ(G/n),Ｘ
(G/n)B′に達したならば、この論理１は入力ポート
Ｉ1A,Ｉ1A′へフィードバックされ、実質的に新たなＳ
ＥＴ＿１パルスが作動され、ヒューズＦ1〜ＦGのデータ
が対応するラッチＬ1〜ＬGへ再度シーケンシャルに転送
される。その結果、このリングシフトレジスタの適用に
よってヒューズラッチは、クロック信号が連続的に形成
されている限り常にアップデート可能となる。また付加
的にこのクロック信号は、ヒューズラッチの不連続なア
ップデートを実現するために選択的に一次停止されても
よい。
関する問題を軽減するために、シリアルデータ転送回路
２００は基本的に図６に示されているように構成され
る。この回路２００は、図４の回路１００の変化例であ
る。シフトレジスタＳＲ1,ＳＲ2は、最後のシフトレジ
スタセルＣG/n,ＣG/n′に対するフリップフロップＦＦ
(G/n)B,ＦＦ(G/n)B′の付加と、最初のフリップフロッ
プ入力ポートＩ1A,Ｉ1A′への出力Ｘ(G/n),Ｘ(G/n)B′
のフィードバックにより、それぞれリングシフトレジス
タＳＲ1″、ＳＲ2″へ変更されている。この変更は、ヒ
ューズラッチの連続的なアップデートを可能にする。一
度ＳＥＴ＿１パルスの論理１が最終出力Ｘ(G/n),Ｘ
(G/n)B′に達したならば、この論理１は入力ポート
Ｉ1A,Ｉ1A′へフィードバックされ、実質的に新たなＳ
ＥＴ＿１パルスが作動され、ヒューズＦ1〜ＦGのデータ
が対応するラッチＬ1〜ＬGへ再度シーケンシャルに転送
される。その結果、このリングシフトレジスタの適用に
よってヒューズラッチは、クロック信号が連続的に形成
されている限り常にアップデート可能となる。また付加
的にこのクロック信号は、ヒューズラッチの不連続なア
ップデートを実現するために選択的に一次停止されても
よい。
【００４３】論理ブロック５８ａ′，５８ｂ′の論理回
路の簡素な変更例によれば、クロック信号（ＣＬＫ）
を、それぞれの行アドレスストローブ（ＲＡＳ）のロー
サイクル期間中に活動させることが可能となる。これは
図７のタイミングダイヤグラムに示されている。各ＲＡ
Ｓパルスの下降縁においては、クロック信号が所定数の
パルスで活動可能である。このクロック周波数は、各Ｒ
ＡＳローサイクル期間中にクロックパルスの数の変更を
調整することができる。電力消費は、自由にトレードオ
フ可能である。ＲＡＳサイクルの数は、全てのヒューズ
ラッチのリフレッシュに必要とされる。例えば全てのヒ
ューズの完全なリフレッシュは３２のＲＡＳサイクル後
に実現される。但しこのヒューズのリフレッシュは、必
ずしもＲＡＳに結び付ける必要はない。それは選択的に
各ＣＡＳサイクルに結び付けてもよいし、あるいは前述
したようなリングシフトレジスタと結び付けて期間全体
に亘って連続的な過程で行ってもよい。
路の簡素な変更例によれば、クロック信号（ＣＬＫ）
を、それぞれの行アドレスストローブ（ＲＡＳ）のロー
サイクル期間中に活動させることが可能となる。これは
図７のタイミングダイヤグラムに示されている。各ＲＡ
Ｓパルスの下降縁においては、クロック信号が所定数の
パルスで活動可能である。このクロック周波数は、各Ｒ
ＡＳローサイクル期間中にクロックパルスの数の変更を
調整することができる。電力消費は、自由にトレードオ
フ可能である。ＲＡＳサイクルの数は、全てのヒューズ
ラッチのリフレッシュに必要とされる。例えば全てのヒ
ューズの完全なリフレッシュは３２のＲＡＳサイクル後
に実現される。但しこのヒューズのリフレッシュは、必
ずしもＲＡＳに結び付ける必要はない。それは選択的に
各ＣＡＳサイクルに結び付けてもよいし、あるいは前述
したようなリングシフトレジスタと結び付けて期間全体
に亘って連続的な過程で行ってもよい。
【００４４】ＴＣＬのさらなる変化例によれば、チップ
パワーオンの後でヒューズラッチを所定数の例えば８つ
の初期ＲＡＳオンリーリフレッシュ（ＲＯＲ）サイクル
期間中にリフレッシュさせることが可能である。ヒュー
ズラッチは、供給電圧（ＶＣＣ）バンプ検出回路（図に
は示されていない）がＶＣＣバンプを識別した場合に、
選択的にリフレッシュ可能である。
パワーオンの後でヒューズラッチを所定数の例えば８つ
の初期ＲＡＳオンリーリフレッシュ（ＲＯＲ）サイクル
期間中にリフレッシュさせることが可能である。ヒュー
ズラッチは、供給電圧（ＶＣＣ）バンプ検出回路（図に
は示されていない）がＶＣＣバンプを識別した場合に、
選択的にリフレッシュ可能である。
【００４５】前述した説明には多くの実施例が含まれて
いるが、しかしながらこれらの実施例は本発明の範囲を
限定するものではなく、それらの優先的な一例に過ぎな
い。例えば前述の実施例はヒューズを使用した半導体メ
モリの参考例で説明したが、本発明から利益を得ること
のできるヒューズが使用されているメモリも対象とな
る。これらの熟練した技法にはその他の多くの変化例へ
の可能性が含まれており、これらの変化例は従属請求項
にも記載されている。
いるが、しかしながらこれらの実施例は本発明の範囲を
限定するものではなく、それらの優先的な一例に過ぎな
い。例えば前述の実施例はヒューズを使用した半導体メ
モリの参考例で説明したが、本発明から利益を得ること
のできるヒューズが使用されているメモリも対象とな
る。これらの熟練した技法にはその他の多くの変化例へ
の可能性が含まれており、これらの変化例は従属請求項
にも記載されている。
【図１】従来技法によるＤＲＡＭ集積回路のブロック回
路図である。
路図である。
【図２】従来技法によるＤＲＡＭ配列を示した図であ
る。
る。
【図３】本発明によるメモリアーキテクチャを示した図
である。
である。
【図４】ａ，ｂは、ヒューズデータをヒューズラッチへ
伝送するシリアルデータ転送回路の概略的なブロック回
路図である。
伝送するシリアルデータ転送回路の概略的なブロック回
路図である。
【図５】図４による回路での種々のタイミング信号を示
したタイミングチャートである。
したタイミングチャートである。
【図６】ａ，ｂは、ヒューズラッチのリフレッシュを許
容するシリアルデータ転送回路の変化実施例を示した図
である。
容するシリアルデータ転送回路の変化実施例を示した図
である。
【図７】低電力消費でヒューズラッチリフレッシュを実
行するタイミング信号を示した図である。
行するタイミング信号を示した図である。
１０ メモリ １１ 列デコーダ論理回路 １２ メモリブロック １３ 行デコーダ論理回路 １４ 列ヒューズデコーダ １６ 列ヒューズラッチ １８ 列ヒューズバンク ２４ デコーダ ２６ ヒューズラッチ ２８ ヒューズバンク ３１ タイミング・コントロール論理回路 ３２ ＬＯＣテープ ４１ アドレスバッファ ５０ メモリ ５２ Ｐ/Ｓコンバータ ５４ Ｓ/Ｐコンバータ ５８ タイミング・コントロール論理回路 ５９ バスライン
Claims (22)
- 【請求項１】 メインメモリセルアレイと冗長性メモリ
セルを有する半導体メモリにおいて、 アドレス情報の記憶のための複数のヒューズが設けられ
ており、該複数のヒューズの各々は、前記メインメモリ
セルアレイ中の少なくとも１つの欠陥セルのアドレスビ
ットに応じて開状態又は閉状態におかれるものであり、 前記ヒューズ内に記憶されているアドレス情報を前記半
導体メモリ作動中に記憶するための複数のラッチが設け
られており、該複数のラッチは、前記メインメモリ内の
欠陥セルに対する代用としての前記冗長性メモリセルへ
のデータの記憶を促進するためのものであり、 さらにシリアル転送回路が設けられており、該シリアル
転送回路は、前記ヒューズから前記ラッチ方向に前記ア
ドレス情報の少なくともいくつかをシリアルに転送する
ために作動するものであることを特徴とする半導体メモ
リ。 - 【請求項２】 前記半導体メモリは、ダイナミックラン
ダムアクセスメモリ（ＤＲＡＭ）である、請求項１記載
の半導体メモリ。 - 【請求項３】 前記半導体メモリは、リードフレームオ
ンチップパッケージング技法を用いてパッケージングさ
れており、さらにその中で連続的なＬＯＣテープが前記
メモリの横断方向で延在している、請求項１記載の半導
体メモリ。 - 【請求項４】 少なくとも第１と第２のメインメモリセ
ルアレイが含まれており、前記ヒューズラッチは、前記
第１と第２のメインメモリセルアレイの間に設けられて
おり、前記ヒューズは前記半導体メモリの領域内で前記
ヒューズラッチから間隔をおいて設けられており、前記
ＬＯＣテープは、前記第１のメモリセルアレイから前記
ヒューズラッチを横断して前記第２のメモリセルアレイ
の方向に連続的に延在している、請求項３記載の半導体
メモリ。 - 【請求項５】 前記ヒューズとヒューズラッチとの間で
ｎ個の複数のバスラインによってパラレルにデータの転
送が行われている、請求項１記載の半導体メモリ。 - 【請求項６】 前記ｎは、４〜１０の範囲にある、請求
項５記載の半導体メモリ。 - 【請求項７】 前記シリアル転送回路には、ヒューズバ
ンクに隣接した第１のシフトレジスタと、フーズラッチ
に隣接した第２のシフトレジスタと、タイミング・コン
トロール論理回路が含まれており、該タイミング・コン
トロール論理回路は、前記ヒューズから対応するラッチ
への前記アドレス情報の転送の同期化のために前記各シ
フトレジスタに接続されている、請求項１記載の半導体
メモリ。 - 【請求項８】 前記ヒューズと少なくとも１つのバスラ
インの間に接続される複数のスイッチがさらに含まれて
おり、該複数のスイッチは、前記バスライン上のヒュー
ズデータのシリアル転送のために前記第１のレジスタに
よってシーケンシャルに閉じられるものであり、前記複
数のラッチは前記少なくとも１つのバスラインと前記第
２のシフトレジスタに接続されるものであり、前記第２
のシフトレジスタは、前記少なくとも１つのバスライン
から前記ラッチへのヒューズデータのシーケンシャルな
転送のために、前記ラッチのラッチセット入力側をシー
ケンシャルに活動させるものである、請求項７記載の半
導体メモリ。 - 【請求項９】 前記第１及び第２のシフトレジスタは、
リングシフトレジスタであり、これらによって前記ヒュ
ーズラッチのシーケンシャルなリフレッシュが促進され
る、請求項７記載の半導体メモリ。 - 【請求項１０】 前記ヒューズは、欠陥セルを含んだ前
記メインメモリセルアレイの列のアドレスを記憶する、
請求項１記載の半導体メモリ。 - 【請求項１１】 前記ヒューズは、欠陥セルを含んだ前
記メインメモリセルアレイの行のアドレスを記憶する、
請求項１記載の半導体メモリ。 - 【請求項１２】 前記メインメモリセルアレイと前記冗
長性メモリセルは、共通のメモリブロックの各部分であ
り、前記冗長性メモリセルは、前記メモリブロックの個
々の列と行を含んでいる、請求項１記載の半導体メモ
リ。 - 【請求項１３】 入力されたアドレスが前記ヒューズに
よって記憶されたアドレスに相応する場合に前記冗長性
メモリの列及び行をイネーブルするために前記メモリブ
ロックと前記ヒューズラッチに隣接してヒューズデコー
ダ回路が設けられている、請求項１２記載の半導体メモ
リ。 - 【請求項１４】 複数のメモリブロックを有し、該複数
のメモリブロックの各々がメインメモリセルアレイと冗
長性メモリセルとを含んでいる、ランダムアクセスメモ
リ（ＲＡＭ）において、 複数のヒューズバンクが設けられており、該複数のヒュ
ーズバンクは前記メモリブロックの１つと関係し、さら
にアドレス情報を記憶するための複数のヒューズを含ん
でおり、該複数のヒューズの各々は、前記メインメモリ
セルアレイ内の少なくとも１つの欠陥セルのアドレスビ
ットに応じて開状態又は平常対におかれるものであり、 複数のヒューズラッチセクションが設けられており、該
複数のヒューズラッチセクションの各々には、前記メイ
ンメモリ内の欠陥セルに対する代用としての前記冗長性
メモリセル内へのデータの記憶を促進するために、前記
ＲＡＭの作動中に前記ヒューズバンクの１つに記憶され
たアドレス情報を記憶する複数のヒューズラッチが含ま
れており、 少なくとも１つの第１のシフトレジスタが、少なくとも
１つの前記ヒューズバンクの前記ヒューズに近接して設
けられており、 少なくとも１つの第２のシフトレジスタが、少なくとも
１つの前記ヒューズラッチセクションに近接して設けら
れており、 前記ヒューズバンクの１つにおけるヒューズと少なくと
も１つのバスラインの間に接続される複数のスイッチが
設けられており、該複数のスイッチは、前記バスライン
上のヒューズデータのシリアル転送のために前記第１の
レジスタによってシーケンシャルに閉じられるものであ
り、前記第２のシフトレジスタは、前記少なくとも１つ
のバスラインから前記ラッチへのヒューズデータのシー
ケンシャルな転送のために、前記ラッチのラッチセット
入力側をシーケンシャルに活動させるものであり、 論理回路が設けられており、該論理回路は、他の１つに
対する前記レジスタの同期化とヒューズデータ転送のタ
イミングを制御するために前記第１と第２のレジスタに
接続されていることを特徴とする、ランダムアクセスメ
モリ。 - 【請求項１５】 前記ランダムアクセスメモリは、ダイ
ナミックランダムアクセスメモリ（ＤＲＡＭ）からなっ
ている、請求項１４記載のランダムアクセスメモリ。 - 【請求項１６】 前記少なくとも１つのバスラインは、
ｎ個の複数のバスラインからなっており、この場合前記
ｎは、関係するヒューズバンク内のヒューズの数よりも
少ない、請求項１４記載のランダムアクセスメモリ。 - 【請求項１７】 メインメモリセルアレイと、 前記メインメモリの欠陥セルの箇所におけるデータの記
憶のための冗長性メモリセルと、 欠陥セル又は欠陥セルを含んだセルグループを表示する
アドレス情報記憶のための複数のヒューズと、 前記半導体メモリ作動中に前記ヒューズのアドレス情報
を記憶するための複数のヒューズラッチとを有する半導
体メモリにおける、前記ヒューズからラッチへのアドレ
ス情報の転送のための方法において、 少なくとも１つのバスラインを、前記複数のヒューズと
前記複数のラッチとの間に設け、 前記アドレス情報の少なくともいくつかを、前記ヒュー
ズから前記ラッチ方向で少なくとも１つの前記バスライ
ンを介してシリアルに転送することを特徴とする方法。 - 【請求項１８】 前記少なくとも１つのバスラインは、
ｎ個の複数のバスラインからなっており、この場合前記
ｎは、前記複数のヒューズの数よりも少なく、これによ
ってｎ個のヒューズのヒューズデータが一度に前記ラッ
チへ転送される、請求項１７記載の方法。 - 【請求項１９】 前記ヒューズラッチのシーケンシャル
なリフレッシュステップがさらに含まれている、請求項
１７記載の方法。 - 【請求項２０】 前記半導体メモリは、ダイナミックラ
ンダムアクセスメモリであり、前記リフレッシュステッ
プは、ＣＡＳ信号とＲＡＳ信号の１つに同期化される、
請求項１９記載の方法。 - 【請求項２１】 前記リフレッシュステップは、固有の
供給電圧バンプの識別に基づいて行われる、請求項１９
記載の方法。 - 【請求項２２】 前記半導体メモリは、ダイナミックラ
ンダムアクセスメモリであり、前記リフレッシュステッ
プは、所定の数のＲＡＳオンリーリフレッシュ（ＲＯ
Ｒ）サイクルに関連した期間中に行われる、請求項１９
記載の方法。
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