CN1129141C - 冗余半导体存贮区中熔丝可灵活设置的半导体存储器 - Google Patents
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Abstract
一种半导体存储器，其具有一个主存储单元阵列和诸冗余存储单元，其中的多个熔丝可以与它们相关联的熔丝锁存器实现物理上的分离。这种物理分离是通过加入一串行传送电路从而将熔丝的熔丝数据依次传送到锁存器而实现的。结果，只需要少量的连线将熔丝与熔丝锁存器连接，使得可在存储器内灵活地放置熔丝。
Description
技术领域
本发明涉及一种半导体存储器，具体涉及如动态随机存取存储器那样的具有冗余存储单元和熔丝的半导体存储器，冗余存储单元和熔丝用来存储已坏存储单元的地址数据。
背景技术
由于现今随机存取存储器(RAM)的密度和复杂度不断提高，使制造在内部存储单元阵列内完全没有缺陷的RAM愈加困难。因此，为了提高成品率，一部分存储单元阵列被设计成冗余存储区。当确定输入地址正好对应于主存储器的损坏部分时，冗余存储区中的存储单元便会被访问。芯片上设计逻辑电路来贮存主存储器中损坏部分的地址从而利于向冗余存储器读写数据。此逻辑电路包含许多熔丝组，其中一熔丝组内的各个熔丝或断开或闭合以代表一个逻辑状态。因此每个熔丝组形成一逻辑字，该逻辑字与主存储器内有损坏的存储单元或单元组的地址相对应。
图1是一常规动态随机存取存贮器(DRAM)集成电路10的简化方框图。DRAM10包括一个DRAM存贮块12。该存贮块12是由存储单元15构成的M×N阵列，其中由M行R1-RM乘N列C1-CN。尽管图1中只显示出一个存储块12及相关电路，事实上有若干同样的存储块制作在一片DRAM芯片上。在每个M×N阵列中，K冗余列，由CN-J到CN(其中J＝K-1)和Z冗余行，由RM-Y到RM(其中Y＝Z-1)被指定为冗余存储器。行译码器逻辑电路13对并行行地址输入信号RA译码，根据行地址选中行R1至RM-Z中的一行或多行。同样，列译码器逻辑电路11根据列地址输入信号CA选中列C1至CN-K中的一列或几列。向特定的存储单元或诸单元15读写数据，单元或诸单元必须被行译码器13和列译码器11同时选中。数据在与各存储单元相连接的数据线上流动，流动方向由读写信号R/W控制。
列和行熔丝排(bank)18和18′，分别包括多组熔丝，其中每组熔丝贮存一个与损坏的列或行相对应的列或行地址。每个熔丝是激光易熔连接，一般是由多晶硅或金属构成并由一层均匀电介质覆盖，如二氧化硅。DRAM制造完后，必须对其存储阵列进行测试从而决定哪一行或列含有损坏的存储单元，该相应的地址用激光烧断选中的熔丝连接以断开电连接从而将地址写进熔丝组。每个熔丝组有10根熔丝以贮存一列或一行地址。
当DRAM芯片通电后，列和行熔丝排的熔丝信息被作为并行数据写入各自的列和行熔丝锁存器16和16′。芯片作业期间熔丝锁存器由相关的列和行熔丝译码器14、14′读取。向列译码器逻辑电路11输入的列地址CA动态地提供给列熔丝译码器14，列熔丝译码器14将其与熔丝锁存器16中的地址比较。若相匹配，列译码器逻辑电路11将不选中对应该地址的列选择线CSLi。相反，列熔丝译码器14将选中列选择线CSLN-J～CSLN中的某一根以激活数据存储区的一冗余列。与此类似，行熔丝译码器14′与行译码器13一起操作选中冗余行选择线RSLM-Y～RSLM中的任一行。
图2是现有DRAM芯片技术，64M芯片的典型结构图。区域20放置有4个16M存储块12a～12d，在存储块12a～12d之间的中心区域有与各存储器邻接的各自译码器/熔丝译码器24a～24d。每一个译码器/熔丝译码器24a-24d(以后称译码器14a～24d)包括上面讨论过的列译码器逻辑电路11和与它关联的列熔丝译码器14以及/或者行译码器逻辑电路13和与它关联的行熔丝译码器14′。熔丝锁存器26a～26d和熔丝排28a～28d与各自的译码器24a～24d相邻接。一般的DRAM含有成千的熔丝，每根熔丝与相关的熔丝锁存器连接。所以熔丝排紧挨着熔丝锁存器和熔丝译码器以减少需要的连线。其它电路如时序和控制逻辑电路31a，31b及地址缓冲器41，位于远离存储块的区域30a和30b中。
DRAM常用的封装技术叫作芯片引线架(leadframe)技术(LOC)，引线架是利用LOC“带”固定在芯片表面的。引线架支持导电的引线或端子与芯片内部电子线路的连接。LOC带不仅用作芯片与引线架的物理连接，也作为焊线(bondwire)与引线末端相连接时的“软缓冲器”。压焊只允许在有带支持的引线区域进行。
如图2所示，LOC带32穿过DRAM10，覆盖在两个存储体12a，12b上。一排电触垫(contact pad)34置于布线层顶部与底部之间中间处。焊线23将触垫34与引线33电连接。连到触垫34的电路连线包括地址输入线，R/W线等等。LOC带32的放置受熔丝排28a～28d的限制-出于可靠性因素。LOC带吸潮，如果离熔丝区靠太近，就得考虑对无保护的熔丝的影响。因而，LOC带32需要截断以避免蔓延至熔丝排。常规的带设计原则要求带至少截断1mm。这样带总长度的减短导致引线距变小。减小的引线距对存储器是个问题，在存储器中大量的引线须容纳在定尺寸小的芯片上，如基于0.25μm技术的64M DRAM设计。例如，芯片长度在10mm级，带截断1mm使引线距变窄近10％。
另一种方法不截断LOC带，假设熔丝可以移到芯片另一区域，如30a、30b。将熔丝移到30a、30b或芯片其它区域中的任一区域都要求有大量的连接线使熔丝与熔丝锁存器相连从而完成并行熔丝熔断数据转送。另外，熔丝原则上可以与熔丝锁存器和译码器逻辑电路一起移出；然而这将以导致大量的连接线和牺牲速度为代价。因此现有技术结构将熔丝放置得靠近相关的熔丝锁存器和译码器逻辑电路，将熔丝移动中只能得到有限的灵活度。
因此需要一种存储结构，既能避免截断LOC带而导致引线距变短，又不需采用过于复杂的连线布置。
发明内容
根据本发明的一个方面，提供一种半导体存储器，它具有一个主存储单元阵列和诸冗余存储单元，所述存储器包括：多个存储地址信息的熔丝，其中每个熔丝不论处于打开状态或闭合状态都对应于所述主存储单元阵列内至少一个已坏单元地址的一位；多个熔丝锁存器，其在所述半导体存储器工作期间存储在所述熔丝中存储的地址信息以利于在所述诸冗余存储单元中存储数据，从而作为在所述主存储单元阵列中损坏单元的替换；所述熔丝置于与所述熔丝锁存器相隔一定空间的所述半导体存储器的一区域中；所述熔丝锁存器置于所述第一和第二存储单元阵列之间；串行转换电路，其可操作用来将所述熔丝中的至少某些所述地址信息串行传到所述锁存器，包括与熔丝排邻接的第一移位寄存器，与熔丝锁存器邻接的第二移位寄存器，及与每个移位寄存器连接的使来自所述熔丝的所述地址信息同步传输到对应锁存器的时钟控制逻辑电路；连接在所述熔丝和至少一根总线之间的多个开关，所述开关被所述第一寄存器依次关闭以串行地传输熔丝数据到所述总线；和连接在所述至少一根总线上的所述多个锁存器，所述第二移位寄存器依次激活所述锁存器的锁存置位输入端，从而串行地将所述熔丝数据从所述至少一根总线上传到所述锁存器。
根据本发明的另一个方面，提供一种随机存取存储器，其多个存储块，每个存储块包括一个主存储单元阵列和诸冗余存储单元，所述RAM包括：多个熔丝排，每个熔丝排与所述存储块的其中一个相连，每个熔丝排有多根熔丝以贮存地址信息，每根熔丝不论断开或闭合都对应于所述主存储单元阵列中至少一个损坏单元地址的某一位；多个熔丝锁存器部分，每个熔丝锁存器部分包括多个熔丝锁存器，在所述RAM操作期间，每个熔丝锁存器部分存储所述熔丝排中的一个贮存的地址信息；以利于在所述冗余存储单元中数据的存储，从而作为所述主存储器中损坏单元的替换；至少一个第一移位寄存器，其紧靠至少其中一个所述熔丝排的所述熔丝；至少一个第二移位寄存器，其紧靠至少其中一个熔丝锁存器部分；多个开关，耦连在其中一个所述熔丝排的熔丝与至少一根总线之间，所述开关被所述第一移位寄存器依次闭合从而依次把熔丝数据传到总线，所述第二移位寄存器依次激活所述锁存器的锁存置位输入端从而依次将所述熔丝数据由所述至少一根总线传到所述锁存器；及逻辑电路，其耦连在所述第一和第二寄存器上，从而使所述寄存器之间同步并且控制熔丝数据传送的时序。
根据本发明的另一个方面，提供一种半导体存储器，其具有一个主存储单元阵列，用于存储数据以代替所述主存储器中损坏单元的冗余存储单元，贮存表示一个损坏单元或含有一个损坏单元的一组单元的地址信息的多个熔丝，在所述半导体存储器操作期间贮存所述熔丝的地址信息的多个熔丝锁存器，一种将所述熔丝的地址信息传到所述锁存器的方法包括：在所述多个熔丝与所述多个锁存器之间提供至少一条总线；和在所述至少一条总线上顺序将所述熔丝的所述地址信息传到所述锁存器。
半导体存储器多半是使用引线架(LOC)封装技术的DRAM。由于熔丝排可以从主存储单元阵列移出，产生的有利之处是：LOC带可以不被截断而连续延伸穿过存储器，结果引线距比常规工艺设计中增大了。
附图说明
参照附图，此处说明一下本发明的优选实施例，在附图中相同部件用相同参考号表示。
图1是现有技术DRAM集成电路的简单框图；
图2是现有技术DRAM的布线图；
图3是表示按照本发明的存储器结构；
图4是将熔丝数据传送到熔丝锁存器的串行数据转换电路的原理图；
图5是说明在图4电路中各种时序信号的流程图；
图6是说明允许熔丝锁存器刷新的已调整过的串行数据转换电路的原理图。
图7说明低功耗实现熔丝锁存器刷新的时序信号。
具体实施方式
本发明涉及具有冗余存储单元的存储器件。本发明使得贮存在存储阵列中有损坏的存储单元的地址的熔丝的设置的灵活性增加。这种灵活性的增加，如前面所述，有助于设计和制造高密集度存储器件。为便于讨论，本发明仅在一DRAM芯片背景下进行描述。然而，本发明还有更广泛的应用。仅举个例说明，该发明在那些用熔丝或其它位存贮元件来存贮已坏存储单元地址的其它存储器件中都适用，如EDD-DRAM，SDRAM，RAMBUS-DRAM，SLDRAM，MDRAM，或SRAM。
参照图3，其中所示为按照本发明的半导体存储器50的结构图。图中所示存储器50是一个DRAM。存储器50是上面已讨论过的存储器10的改进型，至少一些熔丝排已从存储块12a～12d之间的芯片中心区域移出。熔丝排28a、28b已移到区域30a内未被使用的硅区域。结果LOC带32可以连续横穿芯片，从而使引线距增大。引线距增加是可能的，因为引线33可与LOC带中心区相连，与位于中心的触垫如34′和34″线压焊连接。另外，存储器50在熔丝排与它们各自的熔丝锁存器之间使用了串行数据转换器，从而减少了熔丝与熔丝锁存器之间的连线。
在所示实施例中，下部的熔丝排28c，28d仍保留在与各自熔丝锁存器26c、26d邻接的原来位置上。另外，也可将这些熔丝排从熔丝锁存器移开。总之本发明允许熔丝在放置上具有高度的灵活性，从而使其它芯片上的电路灵活地布置。
熔丝排28a、28b与相关的熔丝锁存器26a、26b的物理分离由串行数据转换电路(SDTC)10完成。在实施例中，SDTC包括并/串(P/S)转换器52a、52b、串/并(S/P)转换器54a、54b和芯片上有关的时序和控制逻辑电路58。(此处短语“并/串”指将并联线上来的数据转换成减少了线数的串行数据，类似地，“串/并”指将一根线或n根线上的串行数据转换成许多线上并行传输的数据)。“串/并”转换器54a、54b紧挨各自的熔丝锁存器26a、26b，占据先前熔丝排的位置。对应于已坏存储单元的地址被贮存在熔丝排中，每根熔丝贮存地址的一位。例如，把熔丝分成熔丝组，每组由10根熔丝组成来存贮10位的列或行地址。在芯片上电期间，熔丝数据由并联线传送到并/串转换器52a和52b，这种传输接下来也要讨论。
包括n条总线的总线59将每个P/S转换器与各自的S/P转换器连接。总线59将P/S转换器中的数据串行传送至S/P转换器。S/P再将并行线上的数据传输至相邻的熔丝锁存器来贮存。每次串行传输含有n根熔丝的信息。因此，n数值越低，将所有熔丝信息传送到锁存器所需的传输次数就越多。例如，极端情况n＝1，每次串行转换只包含一根熔丝信息。尽管串行线n多可以减少熔丝信息传送到锁存器的传送时间，但都需要耗费更多的连线。因此，在选择串行数据线59的根数时，在传输速度VS.与连线复杂度之间有个折衷的考虑。
理论上讲，n可在1≤n≤G范围内选，G等于熔丝排中的熔丝数。然而为提高传输率，G应该是n的倍数。另外，n的上限应是G/2。在实施例中，n应选在1≤n≤G/2内。
一般熔丝数据是在存储芯片上电过程中传输的。因为上电过程常常很慢，因而n可选择低的值以减少连线及连线所占的芯片面积。n的取值范围最好选在4～10根总线。这个总线数目在通常上电消耗的时间内，一般能充分串行传输贮存在一典型64M DPAM等的成千个熔丝中的地址数据。
在存储器50的熔丝与锁存器之间采用串行数据传输的另一优点是减小了熔丝读取操作期间的电涌。在现有技术中，熔丝锁存器常常同时切换来传输到达的熔丝数据，因而产生一电涌。由于串行传输技术在任何时间内只激活少量锁存器因而避免了这种电涌。
存贮器50的其它方面大致与前面所述图1和图2中存贮器10的情况类似。例如，译码器24a～24d工作时将输入地址与贮存在相应锁存器26a-26d中的地址进行比较。当访问地址正是一已坏地址的行或列，则相应译码器24a～24d通过给列选择线或行选择加一适当电压来激活相应存储块12a-12d中的冗余列或行(或其中部分行或列)。
图4是SDTC10的原理图。SDTC完成将熔丝数据从熔丝排28至熔丝锁存器排26的串行传输。熔丝排包括G根熔丝F1～FG。熔丝锁存器排对应于熔丝F1～FG也有G个锁存单元L1-LG。SDTC将熔丝F1的信息传输到相应锁存单元Li，其中i从1～G，包括n根数据线的数据总线59将n个熔丝信息一次串行传输到n个相应的锁存单元。这样，完成所有熔丝信息到锁存器的传输需传输G/n次。
一移位寄存器SR1和一系列开关S1-SG可共同完成并行向串行的转换功能。每个开关连到一相应的熔丝Fi，其中i从1～G。这些开关是，如场效应晶体管FET。时序和控制逻辑(TCL)58a和58b分别控制移位寄存器SR1和SR2。如图所示，TCL收到一输入上电信号，产生输出信号Set_1(置1)，reset(复位)和CLK(时钟)信号。时钟CLK可以是与系统时钟相联的也可以由单独时钟产生的CLK脉冲。TCL58b通过接收来自TCL58a的CLK信号而与TCL58a同步。移位寄存器SR1响应TCL58a的输出，向锁存器开始串行传输熔丝信息。
移位寄存器包括，如，G/n位，其对应于将所有熔丝信息存储到锁存器所需的传输次数。移位寄存器SR1的每一位连接到一组n个开关。任一组内的开关都不与移位寄存器SR1中的其它位相连。另外该组内的各开关将它们各自的熔丝与n根总线中特有的一根相联。当TCL将熔丝信息由熔丝排串行传送到熔丝锁存器排时，移位寄存器SR1在每个时钟周期内激活唯一一组开关，使相关熔丝信息传送到总线上。
移位寄存器SR2与锁存排26共同完成串行到并行的转转功能。在同一实施例中，移位寄存器SR2与SR1完全一样，移位寄存器SR2响应TCL58b的输出。如图中所示，各单独的TCL用来控制移位寄存器SR1和SR2。另外，也可以用共同的TCL来控制两个移位寄存器。移位寄存器SR2的每一位激活一组n个锁存单元来存贮由数据线传送的信息。任一组内的锁存单元都不与移位寄存器SR2中的其它位相连。另外该组内各锁存单元存贮n条总线中特有的一根总线的信息。当TCL开始将熔丝信息由熔丝排向熔丝锁存器排串行传输时，移位寄存器SR2在每个时钟周期内激活唯一一组锁存器，使总线上相应的熔丝信息存贮到锁存器中。
移位寄存器的一位对应于一个寄存器单元。如图所示，移位寄存器SR1和SR2都包括G/n个移位寄存器单元，分别是C1-CG/n和C1′- CG/n′。实施例中，每个移位寄存器单元C1或C1′(除去最后单元CG/n和CG/n′)都包括两个触发器，分别是FFiA和FFiB或FFiA′和FFiB′。各单元的“A”触发器的X输出对应于移位寄存器的各位。这样X输出与一组n根特有(unique)熔丝的每一根相连。“A′”触发器的每个X′输出连到相应的一组n个锁存单元的“锁存置位”输入端。A、A′和B、B′触发器的X、X′输出端分别连到一更高级触发器B、B′和A、A′的输入端I，I′。根据描述，移位寄存器是右移位寄存器。即，在每个时钟周期，贮存在其中的数据向右移动一位，另外，其它寄存器也是可以采用的，如左移位寄存器或左移位寄存器与右移位寄存器相结合都可以用，只要SDTC的结构构造成使来自每个熔丝的信息传输到相应的锁存单元。例如图4中，n＝4。这样一次有4个熔丝的数据同时在数据总线591-594上传输到锁存排26中的相应的4个锁存单元。
现在图4中的电路工作过程参照图5的时序图讨论。工作时，当存储器在t＝t0时加电，一“上电(poweron)”脉冲加在TCL58上。作为响应，TCL产生一复位信号使移位寄存器SR1和SR2内所有触发器复位为逻辑0输出。然后在t1时刻，TCL58内的时钟63开始产生时钟脉冲加到移位寄存器SR1和SR2内的每一个触发器以执行数据的移位功能。与第一个时钟脉冲的上升沿同步地产生一Set_1(置1)脉冲。
该Set_1脉冲是高有效(逻辑1)脉冲。使用低有效脉冲(逻辑0)也可以。实施例中，Set_1的脉宽比时钟脉宽略长一些。Set_1脉冲宽度比时钟脉宽充分长至能保证置位信号锁存在移位寄存器中。例，若Set_1脉冲比时钟脉冲先变为低电平(无效)，则移位寄存器中置位脉冲信号会丢失。在下个时钟脉冲到来前，该Set_1脉冲中处在无效态。Set_1分别加在最外面触发器FF1A和FFiA′的数据输入端I1A和I1A′。随即，在t1时刻，逻辑1被传送至XiA，和XiA′。在第一时钟的下降沿(t2时刻)，逻辑1被分别传到触发器FF1B、FF1B′的输出端X1B、X1B′。在下个脉冲到来前的t3时刻，Set_1落为逻辑0电平，并在数据移动操作的剩余时间里一直保持逻辑0电平。
FF1A的输出线X1A连到FET栅极S1至Sn(Sn＝S4)，当t1时刻Set_1脉冲的逻辑1被传到X1A，X1A′时，FET的S1-S4导通。此时，由于其它触发器FF2A-FF(G/4)A先前被复位所以它们的输出为“0”，因此其它开关S5_SG都断开。这样在t1时刻与下一时钟脉冲上升沿到来(t4时刻)之间只有熔丝F1-F4的数被分别传到总线591-594。由于所有熔丝的一边接地，所以当任一给定熔丝Fi未受触动时，逻辑0就加到相关的线59i上。当任一熔丝Fi熔断，高阻态加到总线上，从而作为逻辑高电平由相关的锁存电路Li检测到。例如，若总线被预先冲电到5伏电压(因为此电压是不被放电的)或者如果芯片上只有弱泄流电路，则可以检测到这种状态。另外熔丝也可以连到电源，总线接地，这种情形，当熔丝断开时传输的是逻辑0，当熔丝没断开，传输的是逻辑1。
在开关S1～S4闭合期间，即t1和t4之间的时间，在输出端X1A′逻辑高电平加到锁存器L1-L4的锁存设置输入端。在锁存设置输入端的逻辑高电平使锁存器激活时，使线591～594上的熔丝数据分别同时传到锁存单元L1-L4。
在第一时钟脉冲的下降沿，FF1B、FF1B′将Set_1的逻辑高电平传到串接的下级触发器FF2A，FF2A′的相应输入端I2A、I2A′。在第二个时钟脉冲的上升沿(t4时刻)，I2A、I2A′上的逻辑高电平传到输出端X2A，X2A′，同时I1A，I1A′的当前逻辑0电平传到X1A，X1A′。这就打开开关S1-S4使锁存单元L1-L4不能工作，同时闭合了开关S5-S8，并且激活了锁存单元L5-L8(使它们的锁存设置输入端分别与输出端X2A和X2A′相连)。这样，在t4～t6期间(t6对应第三个时钟的上升沿)只有熔丝F5-F8的熔丝数据被传到相应的熔丝锁存单元L5-L8。顺序读取和传送熔丝数据直至最后一组熔丝FG-3-FG的数据传送到相应锁存单元LG-3-LG，(注意：在图4的实施例中，最后的移位寄存单元CG/n仅包含一个触发器FF(G/n)A。当Set_1脉冲的逻辑高电平被传到该最后触发器的X(G/n)A输出端时读取最后一个熔丝的数据。
图4所示，在移位寄存器SR1和SR2内的每个触发器FFi可以包含一个三态缓冲倒相器61，其输入作为触发器的数据输入端(如I1A)。时钟信号加在倒相器67，67的输出连到缓冲器61的选通端。每个A触发器的缓冲端61a在时钟脉冲上升沿被选通；而每个B触发器的缓冲端61b在下降沿被选通，另一倒相器65与倒相器61串接。倒相器65的输出作为触发器的输出端Xi。反馈倒相器63跨接在倒相器65上。复位信号加到场效应(FET)开关69的栅级，当复位信号是高电平，69导通驱使输出Xi为低电平，因而重新复位触发器。在任何情况下，对本领域技术人员而言，其它移位寄存触发器的结构也可以采用。
更大的好处是，图4的电路结构只要求最少的n+1条线与相应熔丝锁存区相连一总线59的n条数据线与起同步作用的时钟线61。这种实现既高效又牺牲极少的面积。因而熔丝设置有高度灵活性。此外，移位寄存器布线可用两层金属层，因而数据总线和复位信号可在寄存区上的第三层金属层布线。由于总线的数目n可以合理地少(如4～6根范围内)，电路设计实质上由读取数据总线59的金属间距确定。
以上所述，常规DRAM设计包含大量熔丝。结果并行读取所有熔丝信息的存贮器引起大的电涌。但是在本发明中的读取熔丝数据把消耗的功率分配在较长的时间段，因而避免了大的电涌。
传统DRAM中另一值得重视的是熔丝数据可靠性问题。上电的检测量很难，并且，尽管内部电压供给很低，但检测偶而会发生。这会导致送到熔丝译码器无效的熔丝数据。另外芯片工作期间供给电压扰动会扰乱熔丝锁存器数据。
现参照图6，串行数据传输电路200用来减缓上述提到的数据可靠性问题。电路200是图4中电路100的改进型。通过在最末级移位寄存单元CG/n和CG/n′分别增加触发器FF(G/n)B和FF(G/n)B′，并将输出X(G/n)B和X(G/n)B′分别反馈到第一级触发器的输入端口I1A和I1A′，SR1和SR2分别被改进为环形移位寄存器SR1″，SR2″。这一改进可以连续刷新熔丝锁存器，一旦Set_1脉冲的逻辑到达最末输出端X(G/n)B和X(G/n)B′，逻辑1就反馈至I1A和I1A′，该逻辑1实际上作为新的Set_1脉冲，熔丝F1-FG的数据再次顺序地传到相应的锁存单元L1～LG。于是，只要时钟信号连续产生，使用环形移位寄存器，熔丝锁存器就能够连续刷新。另外，时钟信号可以有选择地暂停以实现不连续刷新锁存器。
通过对逻辑区58a′和58b′内的逻辑电路简单调整，就可在每个行地址选通(RAS)信号的低电平时段内，激活时钟信号。这在图7的时序图中得以说明。在每次RAS脉冲的下降沿可激励某一数量的时钟信号。可通过调整时钟频率来改变每个RAS脉冲低电平时段内的时钟脉冲个数。功耗可随意与刷新所有熔丝锁存器需要的RAS时段个数作折衷选择。例如，经过32个RAS时段对熔丝进行彻底刷新。注意熔丝刷新不一定仅限于RAS，也可选择在每个CAS(列地址选通)周期或象上面所述鉴于环形移位寄存器的连续刷新过程。
对TCL作进一步改进，可在芯片刚接通电源时，在预定数目如8个初始的仅用作刷新的RAS时段(ROR)期间，以更快的速度刷新熔丝锁存器。另外，当适当的供给电压(VCC)冲击(bump)测试电路图中未示出)测出一VCC冲击事件时，被熔丝锁存器也可被刷新。
以上描述包含许多具体细节，这些细节不应作为本发明范围的限制，而仅当作优先实施例中的示例。例如，由于所描述的实施例特别涉及使用熔丝的半导体存储器，因此那些使用熔丝等效物的存储器也可以从本发明得到益处。本领域普通技术人员应理解：其它可能的改变也属于由所附权利要求书所规定的本发明的实质与范围。
Claims (20)
1.一种半导体存储器，它具有一个主存储单元阵列和诸冗余存储单元，所述存储器包括：
多个存储地址信息的熔丝，其中每个熔丝不论处于打开状态或闭合状态都对应于所述主存储单元阵列内至少一个已坏单元地址的一位；
多个熔丝锁存器，其在所述半导体存储器工作期间存储在所述熔丝中存储的地址信息以利于在所述诸冗余存储单元中存储数据，从而作为在所述主存储单元阵列中损坏单元的替换；
所述熔丝置于与所述熔丝锁存器相隔一定空间的所述半导体存储器的一区域中；
所述熔丝锁存器置于所述第一和第二存储单元阵列之间；
串行转换电路，其可操作用来将所述熔丝中的至少某些所述地址信息串行传到所述锁存器，包括与熔丝排邻接的第一移位寄存器，与熔丝锁存器邻接的第二移位寄存器，及与每个移位寄存器连接的使来自所述熔丝的所述地址信息同步传输到对应锁存器的时钟控制逻辑电路；
连接在所述熔丝和至少一根总线之间的多个开关，所述开关被所述第一寄存器依次关闭以串行地传输熔丝数据到所述总线；和
连接在所述至少一根总线上的所述多个锁存器，所述第二移位寄存器依次激活所述锁存器的锁存置位输入端，从而串行地将所述熔丝数据从所述至少一根总线上传到所述锁存器。
2.如权利要求1中的半导体存储器，其中所述半导体存储器是一种动态随机存取存储器。
3.如权利要求1中的半导体存储器，其中所述半导体存储器是利用芯片引线架封装技术封装的，而且其中一连续LOC带延伸穿过所述存贮器。
4.如权利要求3中的半导体存储器，包括至少第一和第二主存储单元阵列，所述LOC带从所述第一存储单元阵列连续延伸穿过所述熔丝锁存器至所述第二存储单元阵列。
5.如权利要求1中的半导体存储器，其中采用多条总线n来在所述熔丝与所述锁存器间并行传输数据，其中n的数值小于或等于熔丝数目的一半。
6.如权利要求5中的半导体存储器，其中n的范围在4～10之间。
7.如权利要求1中的半导体存储器，其中所述第一和第二移位寄存器是环形移位寄存器从而便于依次刷新所述熔丝锁存器。
8.如权利要求1中的半导体存储器，其中所述熔丝贮存所述主存储单元阵列中所含损坏单元的列地址。
9.如权利要求1中的半导体存储器，其中所述熔丝贮存所述主存储单元阵列中所含损坏单元的行地址。
10.如权利要求1中的半导体存储器，其中所述主存储单元阵列和所述冗余存储单元都是同一个存储块的一部分，所述冗余存储单元包含所述损坏存储块的特殊列和行。
11.如权利要求10中的半导体存储器，还包括与所述存储块和熔丝锁存器邻接的熔丝译码电路，用于当输入地址与所述熔丝贮存的地址相一致时激活所述冗余存储区的列和行。
12.一种随机存取存储器，其多个存储块，每个存储块包括一个主存储单元阵列和诸冗余存储单元，所述RAM包括：
多个熔丝排，每个熔丝排与所述存储块的其中一个相连，每个熔丝排有多根熔丝以贮存地址信息，每根熔丝不论断开或闭合都对应于所述主存储单元阵列中至少一个损坏单元地址的某一位；
多个熔丝锁存器部分，每个熔丝锁存器部分包括多个熔丝锁存器，在所述RAM操作期间，每个熔丝锁存器部分存储所述熔丝排中的一个贮存的地址信息；以利于在所述冗余存储单元中数据的存储，从而作为所述主存储器中损坏单元的替换；
至少一个第一移位寄存器，其紧靠至少其中一个所述熔丝排的所述熔丝；
至少一个第二移位寄存器，其紧靠至少其中一个熔丝锁存器部分；
多个开关，耦连在其中一个所述熔丝排的熔丝与至少一根总线之间，所述开关被所述第一移位寄存器依次闭合从而依次把熔丝数据传到总线，所述第二移位寄存器依次激活所述锁存器的锁存置位输入端从而依次将所述熔丝数据由所述至少一根总线传到所述锁存器；及
逻辑电路，其耦连在所述第一和第二寄存器上，从而使所述寄存器之间同步并且控制熔丝数据传送的时序。
13.如权利要求12中的随机存取存储器，其中所述随机存取存储器包括一个动态随机存取存储器。
14.如权利要求12中的随机存取存储器，其中所述至少一根总线包括多条n总线，其中n的数值小于或等于熔丝数目的一半。
15.一种半导体存储器，其具有一个主存储单元阵列，用于存储数据以代替所述主存储器中损坏单元的冗余存储单元，贮存表示一个损坏单元或含有一个损坏单元的一组单元的地址信息的多个熔丝，在所述半导体存储器操作期间贮存所述熔丝的地址信息的多个熔丝锁存器，一种将所述熔丝的地址信息传到所述锁存器的方法包括：
在所述多个熔丝与所述多个锁存器之间提供至少一条总线；和
在所述至少一条总线上顺序将所述熔丝的所述地址信息传到所述锁存器。
16.如权利要求15中的方法，其中所述的至少一条总线包括多条n根总线，其中n的数值小于或等于熔丝数目的一半，从而n根熔丝的熔丝数据一次传送到所述锁存器。
17.如权利要求15中的方法，还包括依次刷新所述熔丝锁存器的步骤。
18.如权利要求17中的方法，其中所述半导体存储器是一种动态随机存取存储器，并且所述刷新与其中一个RAS信号和一个CAS信号同步。
19.如权利要求17中的方法，其中所述刷新在识别到一个特定的供电电压冲击发生时进行。
20.如权利要求17中的方法，其中所述半导体存储器是一种动态随机存取存储器，且所述刷新是在一与预定数目的只刷新RAS时段相关的时间内执行的。
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