JP2004063023A

JP2004063023A - 半導体記憶装置

Info

Publication number: JP2004063023A
Application number: JP2002221763A
Authority: JP
Inventors: Masaru Haraguchi; 原口　大; Takeshi Fujino; 藤野　毅
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2002-07-30
Filing date: 2002-07-30
Publication date: 2004-02-26
Also published as: US7433251B2; US20070242506A1; US7254069B2; US20040022110A1

Abstract

【課題】不良列救済のための冗長情報をプログラムするヒューズプログラム回路の占有面積を低減する。
【解決手段】メモリセルアレイブロック（ＭＢＷ０−ＭＢＷ７，ＭＢＥ０−ＭＢＥ７）それぞれに対応して、不良列救済のためのコラム冗長情報を格納するコラム冗長情報格納回路ブロック（１Ｗ０−１Ｗ７，１Ｅ０−１Ｅ７）を配置する。このコラム冗長情報格納回路の格納情報は、データパスに隣接するスペアコラムデコーダ帯（２Ｗ，２Ｅ）に配置される冗長情報保持回路へ転送し、コラムアクセス時にスペアデコーダ帯においてデコードしてページ選択を行なう。
【選択図】　　　　図１

Description

【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、特に、冗長セルとの置換により不良メモリセルを救済するために用いられる不良メモリセルを特定する冗長情報を格納する冗長情報格納部の配置および冗長情報の読出の構成に関する。より特定的には、この発明は、ロジックと同一半導体基板に集積化される混載メモリの冗長情報格納部の配置に関する。
【０００２】
【従来の技術】
図２５は、従来の半導体記憶装置の全体の構成を概略的に示す図である。図２５において、この半導体記憶装置は、２つのメモリアレイＭＡＥおよびＭＡＷを含む。メモリアレイＭＡＥは、メモリセルアレイブロックＭＢＥ０−ＭＢＥ７にセンスアンプ帯ＳＡＢＥ１−ＳＡＢＥ７により分割される。メモリセルアレイブロックＭＢＥ０およびＭＢＥ７の外部に、センスアンプ帯ＳＡＢＥ０およびＳＡＢＥ８が配置される。
【０００３】
メモリアレイＭＡＷも、同様、センスアンプ帯ＳＡＢＷ１−ＳＡＢＷ７により、メモリセルアレイブロックＭＢＷ０およびＭＢＷ７に分割される。メモリセルアレイブロックＭＢＷ０およびＭＢＷ７の外部に、センスアンプ帯ＳＡＢＷ０およびＳＡＢＷ８が配置される。
【０００４】
メモリセルアレイブロックＭＢＥ０−ＭＢＥ７およびＭＢＷ０−ＭＢＷ７それぞれにおいて、メモリセルが行列状に配列される。センスアンプ帯ＳＡＢＥ０−ＳＡＢＥ８およびＳＡＢＷ０−ＳＡＢＷ８それぞれにおいては、対応のメモリセルアレイブロックの列に対応してセンスアンプが配置される。センスアンプは、列延在方向（以下列方向と称す）についての両側のメモリセルアレイブロックにより共有される。
【０００５】
メモリアレイＭＡＥおよびＭＡＷの間の領域にデコーダ帯ＤＢＤが配置される。このデコーダ帯ＤＢＤは、メモリセルアレイブロックに対応して、デコーダブロックＤＥＢ０−ＤＥＢ７に分割される。このデコーダブロックＤＥＢ０−ＤＥＢ７それぞれにおいては、行を選択するためのロウデコーダおよび列を選択するためのコラムデコーダが配置される。
【０００６】
メモリセルアレイブロックＭＢＥ０−ＭＢＥ７およびＭＢＷ０−ＭＢＷ７それぞれにおいては、メモリセル行に対応してワード線ＷＬが配置され、またメモリセル列に対応してビット線対（図示せず）が配置される。ロウデコーダにより、選択メモリセルアレイブロックにおいてアドレス指定された行に対応するワード線が選択状態へ駆動される。コラムデコーダにより、対応のメモリセルアレイブロックが選択状態のときに、コラムアドレス信号に従って複数の列（ビット線対）を同時に選択する。列選択信号線は、従って、行延在方向（以下、行方向と称す）に沿って延在して配置される。
【０００７】
メモリセルアレイブロックＭＢＥ０−ＭＢＥ７およびＭＢＷ０−ＭＢＷ７それぞれにおいては、不良行を救済するために、スペアロウが配置される。この不良行救済のために、不良行アドレスを記憶するロウヒューズ回路が、デコーダブロックＤＥＢ０−ＤＥＢ７それぞれに配置される。
【０００８】
一方、メモリアレイＭＡＥおよびＭＡＷそれぞれにおいては、６４対のＩ／Ｏ線（データ線）と１つのスペアデータ線が配置される。図２５においては、メモリアレイＭＡＥにおけるＩ／Ｏ線対ＧＩＯを代表的に示す。
【０００９】
１つのＩ／Ｏ線対に対応して、例えば１６ビットのビット線対が配置される。
列選択動作時においては、選択メモリセルアレイブロックにおいて６４ビットのメモリセルが選択されて、対応のＩ／Ｏ線対Ｉ／Ｏ線対に結合され、合計１２８ビットのデータが転送される。スペアＩ／Ｏ線対を用いることにより、Ｉ／Ｏ線対単位で不良列の救済を行なう。このＩ／Ｏ線対ＧＩＯは、メモリアレイＭＡＥおよびＭＡＷそれぞれにおいて、列方向に沿ってメモリセルアレイブロック上をわたって配設される。
【００１０】
メモリアレイＭＡＥおよびＭＡＷそれぞれに対応してデータパス帯ＤＰＥおよびＤＰＷが配置される。Ｉ／Ｏ線対ＧＩＯは、それぞれ対応のデータパス帯ＤＰＥおよびＤＰＷに結合される。データパス帯ＤＰＥおよびＤＰＷ内においては、Ｉ／Ｏ置換を行なうための冗長置換回路、内部データの書込／読出を行なうライトドライブ／プリアンプが配置され、また入出力バッファ回路も配置される。
【００１１】
データパス帯ＤＰＥおよびＤＰＷそれぞれにおいては、さらに、Ｉ／Ｏ置換により不良列を救済するための冗長情報を記憶するコラムヒューズ回路が配置される。このデータパス帯ＤＰＥおよびＤＰＷに配置されるコラムヒューズ回路は、メモリアレイブロックＭＢＥ０−ＭＢＥ７およびＭＢＷ０−ＭＢＷ７個々に、冗長情報を記憶する。メモリセルアレイブロックごとに冗長置換を行なうことにより、冗長置換の救済効率を改善する。
【００１２】
この図２５に示すメモリアレイ構造において、行選択時においては、メモリアレイＭＡＥおよびＭＡＷそれぞれにおいて、並行して、２つのメモリセルアレイブロックが選択状態へ駆動される。すなわち、メモリアレイＭＡＥにおいて、メモリセルアレイブロックＭＢＥ０−ＭＢＥ３の下位ブロックとメモリセルアレイブロックＭＢＥ４−ＭＢＥ７の上位ブロックの同一位置にあるメモリセルアレイブロックが選択される。メモリアレイＭＡＷにおいても同様、メモリセルアレイブロックＭＢＷ０−ＭＢＷ３の下位ブロックおよびメモリセルアレイブロックＭＢＷ４−ＭＢＷ７の上位ブロックの同一位置のメモリセルアレイブロックが同時に選択される。従って、例えば、メモリセルアレイブロックＭＢＷ３およびＭＢＷ７が同時に選択される。
【００１３】
データパス帯ＤＰＥおよびＤＰＷの間の領域に中央制御帯ＣＣＴＢが配置される。この中央制御帯ＣＣＴＢにおいては、メイン制御回路、アドレス信号および制御信号の入力回路およびロウアドレスのプリデコード回路が配置される。中央制御体に配置されるメイン制御回路の制御の下にメモリセルアレイブロック単位で行および列の選択が行われる。
【００１４】
図２６および図２７は、不良列救済のための冗長置換の構成を概略的に示す図である。図２６および図２７においては、メモリセルアレイブロックＭＢ１およびＭＢ０を代表的に示す。このメモリセルアレイブロックＭＢ０およびＭＢ１は、図２５に示すメモリアレイＭＡＥおよびＭＡＷのいずれに含まれていてもよい。１つのメモリセルアレイにおいて、６４対のＩ／Ｏ線対Ｉ／Ｏ＜０＞−Ｉ／Ｏ＜６３＞が配設される。これらの６４対のＩ／Ｏ線Ｉ／Ｏ＜６３：０＞に対して、１つのスペアＩ／Ｏ線対ＳＩ／Ｏが配設される。
【００１５】
データパス帯ＤＰにおいて、スペアＩ／Ｏ線ＳＩ／ＯおよびＩ／Ｏ線対Ｉ／Ｏ＜０：６３＞と内部データ線ＤＢ＜０：６３＞を選択的に接続するシフトスイッチ回路ＳＨＴが配置される。このシフトスイッチ回路ＳＨＴは、図示しないシフト制御信号に従って、不良メモリセルに結合されるＩ／Ｏ線対を内部データバス線から分離し、スペアＩ／Ｏ線対と残りのＩ／Ｏ線対を６４ビットの内部データパス線対に接続する。このシフトスイッチ回路ＳＨＴは、プリアンプの出力信号およびライトドライバの出力信号の転送経路を不良セルアクセス時に切換える。
【００１６】
今、図２６に示すように、メモリセルアレイブロックＭＢ０においてワード線ＷＬａ上には、Ｉ／Ｏ線対Ｉ／Ｏ＜０＞に結合される不良メモリセルＭＣａが存在する状態を考える。この場合、列選択時に、シフトスイッチ回路ＳＨＴにおいて、スペアＩ／Ｏ線対ＳＩ／Ｏを内部データ線対ＤＢ＜０＞に接続し、Ｉ／Ｏ線対Ｉ／Ｏ＜０＞を対応の内部データバス線ＤＢ＜０＞から分離する。Ｉ／Ｏ線対Ｉ／Ｏ＜１＞−Ｉ／Ｏ＜６３＞が、それぞれ、内部データ線ＤＢ＜１＞−ＤＢ＜６３＞に結合される。これにより、不良メモリセルＭＣａが、スペアＩ／Ｏ線ＳＩ／Ｏに結合されるメモリセルにより置換される。
【００１７】
ここで、デコーダブロックＤＥＢ０において、コラムデコーダが配置されており、コラムデコーダからの列選択線は、ワード線ＷＬと同様、行方向に沿って配設される。またワード線ＷＬａは、メモリセルアレイブロックＭＢ０およびＭＢ１それぞれにおいて、行方向に沿って延在して配置される。したがって、メモリセルアレイブロックＭＢ０の選択時においては、ノーマルメモリセルおよびスペアメモリセルが同時に選択される。コラムデコーダにより列選択を行なうことにより、データ読出時においては、ノーマルメモリセルデータの転送と並行して、スペアメモリセルのデータがスペアＩ／Ｏ線対ＳＩ／Ｏに読出される。
【００１８】
今、図２７に示すように、メモリセルアレイブロックＭＢ１が選択され、ワード線ＷＬｂが選択される状態を考える。このメモリセルアレイブロックＭＢ１においては、選択ワード線ＷＬｂ上に、Ｉ／Ｏ線対Ｉ／Ｏ＜１＞に対応して配置される不良メモリセルＭＣｂが存在する。この場合、列選択時において、シフトスイッチ回路ＳＨＴにおいて接続経路を切替えて、Ｉ／Ｏ線対Ｉ／Ｏ＜１＞を内部データバス線ＤＢ＜１＞から分離する。スペアＩ／Ｏ線対ＳＩ／ＯおよびＩ／Ｏ線対Ｉ／Ｏ＜０＞を、それぞれ内部データ線対ＤＢ＜０＞およびＤＢ＜１＞に接続する。残りのＩ／Ｏ線対Ｉ／Ｏ＜２：６３＞を、それぞれ内部データバス線対ＤＢ＜２＞−ＤＢ＜６３＞にそれぞれ接続する。これにより、不良メモリセルＭＣｂが、スペアメモリセルで置換される。
【００１９】
したがって、メモリセルアレイブロックの行を選択するアクト動作（行アクセス）の後、コラム動作（データリードまたはデータライト；列アクセス）を行なう場合には、ロウ系アドレスおよびコラム系アドレスにより、どのメモリセルアレイブロックに対しコラム動作が行なわれるかを判断し、各メモリセルアレイに対応して配置される合計８個のコラム冗長ヒューズセットのうちから、その判断結果に従ってコラム冗長ヒューズセットを選択し、その冗長情報に従って冗長置換を行なう。ここで、ロウアドレスを用いることにより、２つのメモリセルアレイブロックが特定され、コラムアドレスにより、この２つの同時に選択されるメモリセルアレイブロックの１つが特定される。
【００２０】
【発明が解決しようとする課題】
ロジック混載メモリにおいては、ロジックの仕様が、ユーザの用途により異なり、応じて混載メモリの仕様に対する要求がユーザにより異なる。したがって、混載メモリについては、同一世代のプロセスで多種類の製品に展開することが要求される。すなわち、ユーザの要求に応じて、メモリ容量、バンク数、ページ数、Ｉ／Ｏ数（データビット幅）などさまざまなメモリセルアレイ構成が必要となる。通常、ロジック混載メモリは、さまざまなメモリセルアレイ構成の要求に対応することができるように、数多くのメモリセルアレイブロックを配置することを想定して、回路が形成される。本例においては、最大３２個のメモリセルアレイブロックを配置することを想定して回路が形成される。
【００２１】
したがって、データパス帯ＤＰに配置されるコラムヒューズセットについても、この最大メモリセルアレイブロック数に対応して配置する必要がある。従って、本例においては、コラムヒューズセットが３２セット配置される。
【００２２】
図２８は、コラムヒューズセットの配置を概略的に示す図である。図２８において、データパス帯ＤＰは、プリアンプを含むリード回路を配置するリード回路配置領域ＲＫＴと、ライトドライバが配置されるライトドライバ配置領域ＷＫＴと、読出回路配置領域ＲＫＴおよび書込回路配置領域ＷＫＴの間に配置されるヒューズセット配置領域（帯）ＦＢを含む。
【００２３】
このヒューズセット帯ＦＢにおいては、メモリセルアレイの最大数に対応することができるように、３２個の冗長情報格納回路ＦＵ０−ＦＵ３２が配置される。この冗長情報格納回路ＦＵ０−ＦＵ３２それぞれは、７ビットのヒューズ素子と、このヒューズプログラムされた情報を読出す読出回路とを含む。７ビットの冗長情報が用いられるのは、６４Ｉ／Ｏ線対からの１つを選択するために、６ビットが用いられ、冗長置換を行うかを示すために１ビットが用いられるためである。
【００２４】
これらの冗長情報格納回路ＦＵ０−ＦＵ３２の出力信号は、コラムスペアデコーダ帯ＣＳＰＤＢに配置されるシフトデコーダ９１０へ与えられる。シフトデコーダ９１０は、与えられた７ビットの冗長情報をデコードし、図２６および図２７に示すシフトスイッチ回路ＳＨＴの接続経路を設定するスペア信号ＳＦＴＲおよびＳＦＴＷを生成する。スペア信号ＳＦＴＲは、プリアンプを含むリード回路の出力データ転送経路を設定し、スペア信号ＳＦＴＷは、ライトドライバを含むライト回路の書込データ転送経路を設定する。ここでは、内部読出データと書込みデータとば別々のデータ線を介して転送されるＩＯ分離構造を想定している。Ｉ／Ｏ線のように、内部書込データと内部書込データが共通の内部データ線を介して転送される場合には、１種類のシフト制御信号が用いられる。
【００２５】
シフトデコーダ９１０からのスペア信号ＳＦＴＲおよびＳＦＴＷは、それぞれ６４ビットの信号を含み、６４Ｉ／ＯおよびスペアＩ／Ｏの接続経路を設定する。シフト動作としては、各Ｉ／Ｏ線に対して２つのスイッチ回路を配置し、１つのスイッチ回路をシフト制御信号に従って導通状態に設定して、接続経路を確立する。
【００２６】
中央制御帯ＣＣＴＢにおいては、このヒューズセット帯ＦＢに配置される冗長情報格納回路ＦＵ０−ＦＵ３２を選択するために、ヒューズ選択デコーダ９００が配置される。ヒューズ選択デコーダ９００へは、ロウアドレスビットＲＡＢおよびコラムアドレスビットＣＡＢが与えられる。ロウアドレスビットＲＡＢにより、選択メモリセルアレイブロックが特定され、コラムアドレスビットにより、同時に選択された２つのメモリセルアレイブロックのうちの１つのメモリセルアレイブロックが特定される。このヒューズ選択デコーダ９００からのヒューズ選択トリガ信号ＦＴＲＧに従って、冗長情報格納回路ＦＵ０−ＦＵ３２に配置されるヒューズ読出回路が選択され、対応のヒューズセットによりプログラムされた冗長情報が読出されてシフトデコーダ９１０へ与えられる。
【００２７】
前述のごとく、冗長情報格納回路ＦＵ０−ＦＵ３１は、各々、７ビットのヒューズ素子を含む。ヒューズ素子は、トランジスタに比べてその占有面積が大きく、また溶断時の破片が飛散して他回路に悪影響を及ぼすのを防止するために、その配置にはある程度の余裕が設けられる。したがって、このヒューズセット帯ＦＢの占有面積は比較的大きい。また、素子のプログラムのためには、レーザ線などのエネルギ線が用いられるため、ヒューズ素子上部には、配線を配置することはできない。
【００２８】
このヒューズセット帯ＦＢには、最大使用可能なメモリセルアレイの数に対応して、３２個の冗長情報格納回路ＦＵ０−ＦＵ３１が配置される。しかしながら、実際には、使用されるメモリセルアレイブロックの数が、たとえば８個の場合、残りの２４セットの冗長情報格納回路は不要である。したがって、メモリセルアレイブロック数が小さい場合、無駄な冗長情報格納回路が配置されることになり、メモリセルアレイブロックの数に応じてチップ面積を低減することができず、コストを低減することができないという問題が生じる。
【００２９】
また、ヒューズ素子のために配線をレイアウトすることができないため、配線を効率的に行うことができないという問題が生じる。
【００３０】
また、配線を配置する、ヒューズ素子の数が制限され、救済効率を高くする事ができないという問題が生じる。
【００３１】
それゆえ、この発明の目的は、メモリセルアレイブロック数に応じて冗長情報格納回路の占有面積を変更することのできる半導体記憶装置を提供することである。
【００３２】
この発明の他の目的は、必要最小限の冗長情報格納回路を備える半導体記憶装置を提供することである。
【００３３】
【課題を解決するための手段】
この発明の第１の観点に係る半導体記憶装置は、各々が行列状に配列される複数のメモリセルを有する複数のメモリアレイブロックと、各メモリアレイブロックに物理的に対応して分散して配置され、各々が対応のメモリセルアレイブロックの不良列を特定する冗長情報を記憶する複数の冗長情報格納回路を含む。
【００３４】
好ましくは、冗長情報格納回路は、対応のメモリブロックの冗長情報をプログラムして記憶するプログラム回路を含む。
【００３５】
これに代えて、好ましくは、各冗長情報格納回路は、対応のメモリアレイブロックの冗長情報を保持する保持回路を含む。
【００３６】
これに代えて好ましくは、各冗長情報格納回路は、対応のメモリアレイブロックの冗長情報をプログラムにより記憶するプログラム回路と、このプログラム回路の記憶情報を受けて保持する保持回路とを含む。
【００３７】
好ましくは、プログラム回路と保持回路とは、対応のメモリアレイブロックに関して対向して配置される。
【００３８】
また、好ましくは、プログラム回路は、対応のメモリアレイブロックの外側に配置される。
【００３９】
好ましくは、行選択時、アドレス信号に従って、選択されたメモリアレイブロックに対応して配置される冗長情報格納回路の格納情報を転送する転送回路と、この転送回路から転送された冗長情報を保持する保持回路と、活性化時、少なくともこの保持回路の保持情報に従って不良列救済の冗長置換情報を生成するスペアデコード回路とが設けられる。
【００４０】
好ましくは、アドレス信号に従って選択メモリアレイブロックを指定するブロック選択信号を生成するブロック選択回路が設けられる。転送回路は、このブロック選択信号の活性化に応答して選択メモリアレイブロックの冗長情報を転送する。
【００４１】
好ましくは、データアクセスが行なわれる通常動作モードと異なる特定動作モードを指定する特定動作モード指示信号に応答して、この転送回路を非活性状態に維持する禁止回路が設けられる。
【００４２】
好ましくは、保持回路は、少なくとも行選択時に活性化されるロウ系制御信号に従って、与えられた冗長情報を取込み保持する。
【００４３】
また、好ましくは、転送回路は、メモリアレイブロックに対応して配置され、各々が活性化時、対応の冗長情報格納回路の格納情報を出力するドライブ回路を含む。このドライブ回路から保持回路への冗長情報転送方向と保持回路の取込を行なわせるロウ系制御信号の転送方向は同一である。
【００４４】
また、好ましくは、保持回路は、データアクセスが行なわれる通常動作モードと異なる所定の動作モード時には、冗長情報の取込動作が禁止される。
【００４５】
好ましくは、さらに、各メモリアレイブロックに対応して配置され、活性化時、対応の冗長情報格納回路の格納情報を冗長情報転送線に伝達する複数の転送ドライブ回路と、各メモリアレイブロックに対応して配置され、行選択動作時、少なくともブロック選択信号に従って対応の転送ドライブ回路を活性化する複数の転送制御回路と、冗長情報転送線を転送された冗長情報を取込み保持する保持回路と、行選択動作時、少なくとも予め定められた行系制御信号に従って、冗長情報転送線と平行に配置された取込制御線を介して保持回路に対し、取込制御信号を転送する取込制御回路が設けられる。この取込制御信号および冗長情報転送線の冗長情報の転送方向は同じである。
【００４６】
好ましくは、取込制御回路は、データアクセスが行なわれる通常動作モードと異なる所定の動作モードを指定する特定動作モード指示信号の活性化時、この取込制御信号を非活性状態に維持する。
【００４７】
好ましくは、メモリアレイブロックは複数のグループに分割される。この構成において、さらに、各グループに対応して配置される複数のローカルバスと、各メモリアレイブロックに対応して配置され、活性化時、対応の冗長情報格納回路の格納情報を対応のローカルバスに伝達する複数の転送ドライブ回路と、各ローカルバスに対応して配置され、活性化時、対応のローカルバスの冗長情報に従ってメインバスを駆動する複数のドライブ回路と、メインバスの冗長情報を取込み保持する保持回路が設けられる。
【００４８】
好ましくは、さらに、行選択時、アドレス信号に従って生成されるグループ選択信号を複数のドライブ回路へ転送する転送制御回路と、行選択時、少なくとも行系制御信号に従って生成された取込指示信号を保持回路へ転送する取込制御ドライブ回路が設けられる。グループ選択信号および取込指示信号は同一方向に沿って転送される。
【００４９】
この発明の第２の観点に係る半導体記憶装置は、各々が行列状に配列される複数のメモリセルを有する複数のメモリアレイブロックと、各メモリアレイブロックに物理的に対応して配置され、各々が対応のメモリアレイブロックの不良行および不良列を特定する冗長情報を記憶する複数の冗長情報記憶回路と、各メモリアレイブロックに物理的に対応して配置され、各々が対応のメモリアレイブロックの不良行および不良列を特定する冗長情報を保持する複数の冗長情報保持回路と、冗長情報記憶回路と冗長情報保持回路との間で冗長情報を転送する転送回路と、内部回路の初期化動作時、この転送回路の転送動作を制御する転送制御回路を含む。
【００５０】
好ましくは、転送制御回路は、初期化動作時に実行される行選択時に、この転送回路を活性化する。
【００５１】
好ましくは、転送制御回路は、行選択時に生成される行系制御信号に従って転送回路を活性化する。
【００５２】
好ましくは、転送制御回路は、この初期化動作時の行選択回数をカウントするカウント回路を含む。
【００５３】
好ましくは、転送制御回路は、カウント回路のカウント値が所定値に到達するとカウント動作および転送回路の活性化を停止し、転送完了指示信号を生成する。
【００５４】
好ましくは、冗長情報保持回路は、不良行情報を保持する冗長行情報保持回路と、不良列情報を保持する冗長列情報保持回路とを含む。冗長行情報保持回路と冗長列情報保持回路とは、転送制御回路からの転送指示に従って保持情報をシフトするシフトレジスタを構成する。
【００５５】
メモリアレイブロックに物理的に対応して冗長情報格納回路を配置することにより、実際に配置されるメモリセルアレイブロックに必要な冗長情報格納回路が配置されるだけであり、無駄な冗長情報格納回路が配置されるのを防止でき、冗長情報格納回路に必要な面積を低減することができる。
【００５６】
また、メモリアレイブロックに物理的に対応して冗長情報記憶回路および冗長情報保持回路を配置し、初期化動作時に、この冗長情報記憶回路から冗長情報保持回路へ冗長情報を転送することにより、無駄な冗長情報格納回路が不要となり、また、初期化動作時に冗長情報の転送を行なうことにより、冗長情報転送のための専用の動作シーケンスが不要となり、効率的に内部状態を初期化することができる。
【００５７】
【発明の実施の形態】
［実施の形態１］
図１は、この発明の実施の形態１に従う半導体記憶装置の全体の構成を概略的に示す図である。図１において、この半導体記憶装置は、２つのメモリアレイＭＡＷおよびＭＡＥと、これらのメモリアレイＭＡＷおよびＭＡＥの間に配置されるデコーダ帯ＤＢＤを含む。メモリアレイＭＡＷは、メモリセルアレイブロックＭＢＷ０−ＭＢＷ７にセンスアンプ帯により分割され、またメモリアレイＭＡＥは、メモリセルアレイブロックＭＢＥ０−ＭＢＥ７にセンスアンプ帯により分割される。図１においては、センスアンプ帯は斜線ブロックで示す。
【００５８】
デコーダ帯ＤＢＤにおいては、メモリセルアレイブロックＭＢＷ０，ＭＢＥ０−ＭＢＷ７，ＭＢＥ７に対応して、デコーダブロックＤＥＢ０−ＤＥＢ７が配置される。これらのデコーダブロックＤＥＢ０−ＤＥＢ７それぞれにおいて、ロウデコーダおよびコラムデコーダが配置され、またスペア行を選択するための冗長情報を記憶する行ヒューズプログラム回路が配置される。
【００５９】
メモリアレイＭＡＥおよびＭＡＷそれぞれにおいて、６４対のＩ／Ｏ線対ＧＩＯと１つのスペアＩ／Ｏ線対が配置される。
【００６０】
メモリアレイＭＡＷの外部に配置されるコラムヒューズ帯５Ｗにおいて、メモリセルアレイブロックＭＢＷ０−ＭＢＷ７に対応してコラム冗長情報を格納するヒューズブロック１Ｗ０−１Ｗ７が配置される。メモリアレイＭＡＥの外部に配置されるコラムヒューズ帯５Ｅにおいて、メモリセルアレイブロックＭＢＥ０−ＭＢＥ７それぞれに対応して、ヒューズブロック１Ｅ０−１Ｅ７が配置される。
【００６１】
これらのヒューズブロック１Ｗ０−１Ｗ７および１Ｅ０−１Ｅ７それぞれにおいては、対応のメモリアレイブロックの冗長情報が格納され、この冗長情報の記憶転送のために、７ビットのヒューズプログラム回路と、このヒューズプログラム回路の情報を読出す読出回路と、読出回路が読み出した冗長情報を選択時転送する転送ドライブ回路が配置される。７ビットのヒューズプログラム回路は、スペアコラムの使用の有無を示す１ビットのヒューズ素子と、６４Ｉ／Ｏ線対の１つを特定する６ビットのヒューズ素子を含む。
【００６２】
メモリアレイＭＡＷおよびＭＡＥに対応してデータパス帯３Ｗおよび３Ｅが配設される。これらのデータパス帯３Ｗおよび３Ｅにおいては、コラムヒューズは配置されない。書込／読出回路およびＩ／Ｏ線対切換のためのシフトスイッチ回路が配置される。
【００６３】
データパス帯３Ｗおよび３Ｅの外部に、スペアデコーダ帯２Ｗおよび２Ｅが配置される。コラムスペアデコーダ帯２Ｗへは、コラムヒューズ帯５Ｗに含まれるヒューズブロック１Ｗ０−１Ｗ７からの冗長情報が転送される。同様、スペアデコーダ帯２Ｅに対して、コラムヒューズ帯５Ｅに配置されるヒューズブロック１Ｅ０−１Ｅ７の冗長情報が転送される。
【００６４】
データパス帯３Ｗおよび３Ｅの間に、従来と同様、中央制御帯ＣＣＴＢが配置される。
【００６５】
このメモリアレイＭＡＷおよびＭＡＥの外部に、コラムヒューズ帯５Ｗおよび５Ｅを配置することにより、メモリセルアレイＭＡＷおよびＭＡＥの内部配線に影響を及ぼすことなくヒューズブロック１Ｗ０−１Ｗ７および１Ｅ０−１Ｅ７を配置することができる。また、内部配線の配置を考慮することなくヒューズ素子を配置することができ、ヒューズ素子の数を増加させることができ。また、効率的にヒューズ素子を配置することができる。
【００６６】
また、メモリセルアレイブロックＭＢＷ０−ＭＢＷ７およびＭＢＥ０−ＭＢＥ７に対応してヒューズブロック１Ｗ０−１Ｗ７および１Ｅ０−１Ｅ７を配置することにより、実際に用いられるヒューズブロックが配置されるだけであり、不使用のヒューズブロックは存在せず、ヒューズブロックの占有面積を低減することができる。
【００６７】
図２は、ヒューズブロック１Ｗ０−１Ｗ７および１Ｅ０−１Ｅ７に配置されるヒューズ読出回路の１ビットの構成の一例を示す図である。図２において、１ビットヒューズ読出回路１０は、リセット信号ＺＲＳＴの活性化時導通し、導通時ノードＮＡへ電源電圧ＶＤＤを伝達するＰチャネルＭＯＳトランジスタ１０ａと、ノードＮＡに結合されるヒューズ素子１０ｂと、ヒューズ素子１０ｂと接地ノードの間に接続されかつそのゲートにリセット信号ＺＲＳＴを受けるＮチャネルＭＯＳトランジスタ１０ｃと、ノードＮＡの信号を反転するインバータ１０ｄと、インバータ１０ｄの出力信号に従って選択的に導通し、導通時ノードＮＡへ電源電圧ＶＤＤを伝達するＰチャネルＭＯＳトランジスタ１０ｅと、インバータ１０ｄの出力信号を反転するインバータ１０ｆを含む。
【００６８】
リセット信号ＺＲＳＴは、電源投入時またはシステムリセット時の初期化時にＬレベルに設定される。
【００６９】
ヒューズ素子１０ｂは、レーザ線などのエネルギ線で溶断可能なリンク素子であればよいが、例えば、アルミニュウムヒューズで構成される。
【００７０】
ヒューズブロックにおいては転送回路として、ヒューズ読出回路１０の出力信号を、トリガ信号ＴＲＧに応答して選択的に活性化されて、スペアデコーダ帯の保持回路へ伝達するトライステートバッファ１２が設けられる。この図２に示す構成が７ビット分並列に設けられ、個々のヒューズ素子が記憶する冗長情報に従って選択的に溶断される。
【００７１】
このヒューズ読出回路１０においては、半導体記憶装置の起動時に、リセット信号ＺＲＳＴがＬレベルに所定期間設定される。応じて、ＭＯＳトランジスタ１０ａが導通し、ＭＯＳトランジスタ１０ｃが非導通状態のため、ヒューズ素子の状態に係らず、ノードＮＡが電源電圧ＶＤＤレベルにプリチャージされる。このプリチャージ状態においては、インバータ１０ｄの出力信号がＬレベルであり、ＭＯＳトランジスタ１０ｅも導通状態にある。
【００７２】
このリセット信号ＺＲＳＴがＨレベルに所定期間経過後に復帰すると、ＮチャネルＭＯＳトランジスタ１０ｃが導通する。ヒューズ素子１０ｂが非溶断状態の場合には、ＭＯＳトランジスタ１０ｅの電流駆動力は十分小さいため、ノードＮＡは、ヒューズ素子１０ｂおよびＭＯＳトランジスタ１０ｃにより接地電圧レベルに放電され、インバータ１０ｄの出力信号がＨレベルとなり、応じてインバータ１０ｆの出力信号がＬレベルに設定される。一方、ヒューズ素子１０ｂが溶断されている場合には、ノードＮＡは、プリチャージ状態を維持し、インバータ１０ｄの出力信号がＬレベルに維持され、応じてＭＯＳトランジスタ１０ｅが導通状態を維持し、ノードＮＡは、電源電圧ＶＤＤレベルに維持される。この状態においては、インバータ１０ｆの出力信号はＨレベルとなる。
【００７３】
このトライステートバッファ１２は、対応のメモリセルアレイが選択されたときに、トリガ信号ＴＲＧに従って活性化され、このヒューズ読出回路１０にプログラムされた冗長情報を転送する。
【００７４】
図３は、図１に示すコラムヒューズ帯およびコラムスペアデコーダ帯の構成をより具体的に示す図である。図３においては、１つのメモリアレイに対応して配置されるコラムヒューズ帯５およびコラムスペアデコーダ帯２の構成を示す。コラムヒューズ帯５においては、メモリセルアレイブロックそれぞれに対応して冗長情報記憶転送回路２０−０〜２０−７が配置される。これらの冗長情報記憶転送回路２０−０〜２０−７は、それぞれ、図１に示すコラムヒューズブロック１Ｗ０−１Ｗ７または１Ｅ０−１Ｅ７に配置される。上位メモリセルアレイブロックに対応して配置される冗長情報記憶転送回路２０−４〜２０−７は、それぞれトリガ信号ＴＲＧ４−ＴＲＧ７に従ってヒューズ素子によりプログラムされた冗長情報を冗長情報転送線２２ａに伝達する。
【００７５】
下位メモリセルアレイブロックに対応して配置される冗長情報記憶転送回路２０−０〜２０−３は、それぞれ、トリガ信号ＴＲＧ０−ＴＲＧ３に従って、対応の冗長情報を冗長情報転送バス２２ｂに伝達する。メモリアレイＭＡにおいて２つのメモリセルアレイブロックが同時に選択されるため、冗長情報記憶転送回路２０−４〜２０−７の１つの記憶情報が冗長情報転送バス２２ａに伝達され、また冗長情報記憶転送回路２０−０〜２０−３のうちの１つの記憶冗長情報が、冗長情報転送線２２ｂに伝達される。これらのトリガ信号ＴＲＧ０−ＴＲＧ７は、メモリセルアレイブロックを指定するアドレス信号に基づいて生成される。
【００７６】
スペアデコーダ帯２においては、冗長情報転送バス２２ａおよび２２ｂをそれぞれ介して転送される冗長情報を、取込信号ＣＰＴに従って取込み保持する冗長情報保持回路２４ａおよび２４ｂと、コラムアドレス信号ビット（ページ選択アドレス）ＣＡＢに従って冗長情報保持回路２４ａおよび２４ｂの一方の冗長情報を選択するセレクタ２５と、セレクタ２５の選択情報をデコードして、シフト信号ＳＦＴを生成するシフトデコーダ２６が設けられる。
【００７７】
ここでは、冗長置換の構成として、従来と同様のシフトリダンダンシ方式を想定する。また、冗長置換は、Ｉ／Ｏ線対を単位として行われる。
【００７８】
メモリセルアレイブロックに対応して冗長情報記憶転送回路２０を配置することにより、メモリセルアレイ内の配線に対し影響を及ぼすことなくヒューズプログラム回路を配置することができる。また、メモリセルアレイの構成が変更される場合においても、単にメモリセルアレイブロックに対応して冗長情報記憶転送回路が配置されているだけであり、メモリセルアレイブロックの数の変更に応じて冗長情報記憶転送回路の数も変更されるため、不必要な冗長情報を記憶するためのヒューズ素子を配置する必要がなく、占有面積の増大を抑制することができる。
【００７９】
また、データパス帯においては、コラムヒューズが配置されないため、データパス帯においては、このヒューズ素子を避けて配線をするという制約がなくなり、データパスの配線レイアウトが容易となる。
【００８０】
図４は、冗長情報の転送の制御を行なう部分の構成を概略的に示す図である。図４において、メモリセルアレイブロックＭＢ０−ＭＢ７それぞれに対応して、デコーダ帯ＤＢＤに配置されたデコーダブロックＤＥＢ０−ＤＥＢ７それぞれにおいて、ローカルロウ制御部が配置される。このローカルロウ制御部は、それぞれ、中央制御帯ＣＣＴＢに配置されるメイン制御回路およびアドレスプリデコーダからのアドレスプリデコード信号に従って、対応のメモリセルアレイブロックの活性／非活性を制御する。図４においては、ローカルロウ制御部に配置される転送制御信号を発生する部分の構成を代表的に示す。
【００８１】
図４において、ローカルロウ制御部は、中央制御帯ＣＣＴＢに配置されるロウプリデコーダからの上位ロウプリデコード信号ＸＰをデコードし、ブロック選択信号を生成するデコーダ３０と、中央制御帯ＣＣＴＢに含まれるメイン制御回路からのロウアドレスラッチ信号ＲＡＬに従ってデコーダ３０の出力信号をラッチするラッチ回路３２と、ラッチ回路３２からのブロック選択信号ＢＳ（ＢＳ０−ＢＳ７）と、リフレッシュ指示信号／ＲＥＦとバーンイン指示信号／ＷＢＩとを受けてトリガ信号ＴＲＧを生成するＡＮＤ回路３４を含む。このトリガ信号ＴＲＧ０−ＴＲＧ７は、対応のセンスアンプ帯を横切って、メモリアレイＭＡの外側に配置された冗長情報記憶転送回路へ与えられる。
【００８２】
リフレッシュ指示信号／ＲＥＦは、記憶データのリフレッシュを行うときに活性状態のＬレベルに設定される。従って、このリフレッシュ指示信号／ＲＥＦは、外部からのオードリフレッシュコマンドに従ってリフレッシュを行うときおよびセルフリフレッシュモードで内部で自動的にリフレッシュを行うときに活性化される。
【００８３】
バーンイン指示信号／ＷＢＩは、電圧および温度の加速を行って潜在的な欠陥を顕在化させる行われるバーンインモード時に活性化され、従って、ウェファーレベルでのバーンインおよびパッケージ実装後のバーンインいずれにおいても活性化される。
【００８４】
冗長情報記憶転送回路２０−０〜２０−７の各々は、コラム冗長情報を記憶するヒューズセットを含む冗長情報記憶回路２８と、対応のトリガ信号ＴＲＧに従って冗長情報記憶回路２８の保持する冗長情報を冗長情報転送バス２２ａまたは２２ｂに伝達する転送回路２９を含む。この転送回路２９は、７ビットのトライステートバッファで構成される。
【００８５】
冗長情報記憶転送回路２０−４〜２０−７の転送回路２９が、冗長情報転送バス２２ａを駆動し、冗長情報記憶転送回路２０−０〜２０−３の転送回路２９が選択時冗長情報転送バス２２ｂを駆動する。
【００８６】
この冗長情報転送バス２２ａおよび２２ｂは、それぞれ、コラムスペアデコーダ帯２に配置される冗長情報保持回路２４ａおよび２４ｂに結合される。冗長情報保持回路２４ａおよび２４ｂは、それぞれ、７ビットのフリップフロップ回路で構成され、取込信号ＣＰＴに従って冗長情報転送バス２２ａおよび２２ｂ上に伝達される７ビット冗長情報を取込みラッチする。
【００８７】
この取込信号ＣＰＴを生成するために、デコーダ帯ＤＢＤの中央制御帯からの最遠方端において、中央制御帯ＣＣＴＢからのロウアドレスラッチ信号ＲＡＬとリフレッシュ指示信号／ＲＥＦとウェハバーンイン信号／ＷＢＩを受けるＡＮＤ回路３６と、ＡＮＤ回路３６の出力信号に従って取込信号線４０を駆動するドライブ回路３８が設けられる。
【００８８】
この取込信号線４０は、冗長情報転送バス２２ａおよび２２ｂと平行に配列され、またＡＮＤ回路３６の出力信号は、行方向に伝達される。したがって、この取込信号ＣＰＴおよび冗長情報の転送に要する時間は、ほぼ同じであり、冗長情報保持回路２４ａおよび２４ｂにおける冗長情報取込時のセットアップ／ホールドのタイミングマージンを確保することができる。次に、冗長情報転送動作を、メモリセルアレイブロックＭＢ３およびＭＢ７が選択される状態を一例として説明する。
【００８９】
中央制御帯ＣＣＴＢに、行選択を指示するアクトコマンドと選択行を指定するロウアドレス信号が与えられる。このロウアドレス信号は、中央制御帯ＣＣＴＢに含まれるロウプリデコーダによりプリデコードされて、デコーダ帯ＤＢＤを転送される。このロウプリデコード信号のうち上位のロウプリデコード信号ＸＰが、デコーダブロックＤＥＢ０−ＤＥＢ７それぞれに含まれるデコーダ３０によりデコードされ、ブロック指定信号が生成される。
【００９０】
中央制御帯ＣＣＴＢは、またこのアクトコマンドが与えられると、所定のタイミングでロウアドレスラッチ信号ＲＡＬを活性化する。デコーダブロックＤＥＢ０−ＤＥＢ７それぞれにおいて、デコーダ３０の出力信号がラッチ回路３２によりラッチされ、ロウブロック選択信号が生成される。
【００９１】
通常動作時においては、リフレッシュ指示信号／ＲＥＦおよびバーンイン指示信号／ＷＢＩはともにＨレベルである。ロウブロック選択信号ＢＳ３およびＢＳ７が活性化されると、ＡＮＤ回路３４の出力信号がＨレベルとなり、トリガ信号ＴＲＧ３およびＴＲＧ７が活性化され、冗長情報記憶転送回路２０−７および２０−３の転送回路２９が活性化され、メモリセルアレイブロックＭＢ７およびＭＢ３に対するコラム冗長情報が、それぞれ冗長情報転送バス２２ａおよび２２ｂを介してコラムスペアデコーダ帯２に含まれる冗長情報保持回路２４ａおよび２４ｂに伝達される。
【００９２】
一方、ラッチ信号ＲＡＬの活性化に従って、ＡＮＤ回路３６の出力信号がＨレベルとなり、応じてドライブ回路３８の出力信号がＨレベルとなる。冗長情報保持回路２４ａおよび２４ｂが、この取込信号線４０上の取込信号ＣＰＴに従ってそれぞれ冗長情報記憶転送回路２０−３および２０−７から転送された冗長情報を取込みラッチする。
【００９３】
行選択動作時においては、中央制御帯ＣＣＴＢからの下位のロウプリデコード信号に従って、ワード線選択が行なわれる。このとき、また中央制御帯ＣＣＴＢからのメイン制御信号に従って、選択されたメモリセルアレイブロックに対応するローカルロウ制御部において、ビット線イコライズ指示信号ＢＬＥＱが非活性状態へ駆動されてビット線のイコライズおよびプリチャージが完了する。また、この選択メモリブロックとセンスアンプ帯を共有するメモリセルアレイブロックに対するビット線分離指示信号ＢＬＩがＬレベルとなり、非選択メモリセルアレイブロックがセンスアンプ帯から分離される。
【００９４】
この後、ワード線イネーブル信号（図示せず）に従って、アドレス指定された行に対応するワード線が選択状態へ駆動され、メモリセルの情報がビット線（図示せず）に読出される。この後、所定のタイミングで、メモリセルアレイブロックＭＢ７およびＭＢ３に対して設けられたセンスアンプ帯に対して伝達されるセンスアンプ活性化信号が活性化され、選択メモリセルアレイブロックＭＢ７およびＭＢ３のメモリセルデータのセンスおよびラッチが行なわれる。
【００９５】
リフレッシュ動作時およびバーンイン動作時においては、通常のデータアクセス動作時に比べて、選択ワード線の数が増大される。従って、これらの動作モード時において冗長情報を転送した場合、転送情報が衝突し、保持回路の保持情報が不定状態となる可能性があり、以後の動作において、正確に冗長情報を保持することができなくなる可能性がある。これらのリフレッシュ動作時およびバーンイン動作時においてはデータアクセスは行なう必要はなく、不良コラムの冗長置換による救済を行なう必要はない。したがって、これらのリフレッシュ動作時およびバーンイン動作時においては、ＡＮＤ回路３４および３６の出力信号をＬレベルに固定し、冗長情報の読出、転送および取込は禁止する。
【００９６】
図５は、ページ選択アドレス発生部の構成を概略的に示す図である。同時に選択された２つのメモリセルアレイブロックのうち１つのメモリセルアレイブロックが、ページ選択アドレスビットＣＡＢのより特定される。このページ選択アドレスビットＣＡＢは、中央制御帯ＣＣＴＢに配置されるコラムアドレス入力バッファ５０からデータパスＤＰを介してコラムスペアデコーダ帯２へ転送される。このコラムアドレス入力バッファ５０からのコラムアドレス信号ＣＡは、デコーダ帯内に配置されるコラムデコーダへ与えられる。各メモリセルアレイブロックに対応した配置されるデコーダブロックにおいては、対応のロウデコーダの活性化時、コラムデコーダがイネーブルされ、与えられたコラムアドレス信号ＣＡをコラムアドレスデコードイネーブル信号（図示せず）に従って活性化されてデコードする。
【００９７】
このページ選択アドレスビットＣＡＢは、これらのスペアデコーダ帯２に含まれるセレクタ２５へ与えられる。セレクタ２５は、このページ選択アドレスビットＣＡＢに従って、冗長情報保持回路２４ａおよび２４ｂに格納される冗長情報の一方を選択してシフトデコーダ２６へ与える。シフトデコーダ２６は、この選択回路２５からの冗長情報をデコードし、シフト信号ＳＦＴを生成する。このシフト信号ＳＦＴに従って、図示しないシフト切換回路においてデータバス線とＩ／Ｏ線対との結合の切換が、シフトリダンダンシー方式に従って実行される。
【００９８】
このシフトリダンダンシー方式に従ってＩ／Ｏ線対の接続経路を切換える構成としては、種々の構成が考えられる。置換対象のＩ／Ｏ線対が内部データ線対から分離され、スペアＩ／Ｏ線対および残りのＩ／Ｏ線対が順次内部データ線対に接続される構成であれば、シフトスイッチ回路およびシフトデコーダとして任意の構成を用いることができる。
【００９９】
図６は、冗長情報の転送動作を示すタイミング図である。以下、図６を参照して冗長情報転送動作について説明する。
【０１００】
図６において、クロック信号ＣＬＫの立上がりに同期して、行選択を指示するロウアクトコマンドＲＡＣＴが与えられる。このロウアクトコマンドＲＡＣＴと並行して、ロウアドレス信号ＲＡＤが与えられる。中央制御帯ＣＣＴＢにおいては、このロウアドレス信号ＲＡＤに含まれるブロックアドレスをプリデコードして、ブロックプリデコード信号ＸＰを生成する。このロウアドレス信号ＲＡＤには、ワード線を特定するアドレスも含まれる。
【０１０１】
このメモリセルアレイブロックを特定するブロックプリデコード信号ＸＰに従って、図４に示すデコーダ３０により選択メモリセルアレイブロックに対するブロック選択信号ＢＳが選択状態へ駆動される。このブロック選択信号ＢＳが選択状態へ駆動されると、図４に示すＡＮＤ回路３４の出力信号がＨレベルとなり、このブロック選択信号ＢＳに従って転送トリガ信号ＴＲＧが生成され、選択メモリセルアレイブロックに対して設けられた冗長情報記憶転送回路から、冗長情報が転送される。
【０１０２】
一方、クロック信号ＣＬＫの立上がりに同期して、ロウアクトコマンドＲＡＣＴが、中央制御帯ＣＣＴＢに含まれるメイン制御回路においてデコードされ、ロウアクセスが指定されたことが判定されて、アドレスラッチ信号ＲＡＬが生成される。アドレスラッチ信号ＲＡＬに従って、図４に示すＡＮＤ回路３６からドライブ回路３８を介して転送される取込信号ＣＰＴが、活性状態へ駆動される。
【０１０３】
スペアデコーダ帯に配置された冗長情報保持回路においては、この取込信号ＣＰＴに従って、転送トリガ信号ＴＲＧに従って転送された冗長情報を取込みラッチする。
【０１０４】
取込信号線４０は、ドライブ回路３８により駆動され、この取込信号ＣＰＴは比較的高速で転送される。一方、冗長情報転送バス２２ａおよび２２ｂにおいては、それぞれ、４つの転送回路（トライステートバッファ）が接続されており、冗長情報転送信号線の負荷は、取込信号線４０よりも大きい。
【０１０５】
しかしながら、この取込信号ＣＰＴは、クロック信号ＣＬＫの立上がりに同期して、コマンドをデコードし、そのデコード結果に従って生成されるロウアドレスラッチ信号ＲＡＬに従って生成され、一方、トリガ信号ＴＲＧは、クロック信号ＣＬＫと非同期で生成されるブロック選択信号ＢＳに従って生成される。したがって、冗長情報転送動作が開始された後に、取込信号ＣＰＴの活性化が行なわれる。したがって、図７に示すように、冗長情報保持回路においては、冗長情報が転送された後に、取込信号ＣＰＴがＨレベルとなる。これにより、冗長情報に対するセットアップ時間ｔｓｕを十分に確保することができる。
【０１０６】
したがって、このいわゆるＲＡＳ−ＣＡＳ遅延時間ｔＲＣＤ経過後、列選択を行なうコラムアクトコマンドＣＡＣＴが列アドレス信号ＣＡＤとともに与えられても、既に、冗長情報は、冗長情報保持回路に転送されてラッチされており、正確に、シフト信号を生成することができる。
【０１０７】
また、冗長情報と取込信号ＣＰＴの転送方向は同じである。また、ＡＮＤ回路３４および３６の出力信号の転送方向は同じであり、また、その転送距離もほぼ等しい。この場合、取込信号ＣＰＴと転送冗長情報の時間差が最も小さくなるのは、冗長情報格納回路２０−７から冗長情報を冗長情報保持回路２４ａおよび２４ｂへ転送する場合である。しかしながら、この場合においても、アドレスラッチ信号ＲＡＬとブロック選択信号ＢＳの活性化の時間差を、この冗長情報記憶転送回路２０−７からの冗長情報に対して最小限確保することができ、十分に、このメモリセルアレイブロックに対する冗長情報に対するセットアップ時間を確保することができる。
【０１０８】
以上のように、この発明の実施の形態１に従えば、メモリセルアレイブロックそれぞれに対応してコラム冗長情報を記憶するヒューズプログラム回路を配置し、選択メモリセルアレイブロックに対応するコラム冗長情報を、行選択動作が開始されてから列選択動作が行なわれるまでの間にコラムスペアデコーダ帯に転送して保持している。したがって、メモリセルアレイの構成が変わった場合においても、このメモリセルアレイブロックの数の変更に応じてコラム冗長情報記憶回路の数も自動的に変更され、ヒューズプログラム回路が不必要に配置されて面積が増大するのを防止することができる。
【０１０９】
また、ヒューズ素子を含むヒューズプログラム回路は、メモリセルアレイの外部に配置されており、配線レイアウトを考慮することなく、多数のヒューズ素子を、この冗長情報記憶転送回路内に配置することができる。また、データパスなどのその回路部分においては、配線の配置が禁止されるヒューズ素子が設けられないため、配線のレイアウトが容易となる。
【０１１０】
なお、この半導体記憶装置がバンク構成を取る場合には、各バンクに対して、図４に示す冗長情報保持回路を、スペアデコーダ帯に配置し、ページ選択アドレスおよびバンクアドレスに従って、冗長情報保持回路に保持された冗長情報を選択してシフトデコーダへ与える構成が用いられればよい。各バンクに物理的に対応して冗長情報保持回路を配置することにより、バンク数変更に応じて冗長情報保持回路の数を変更することができる。この場合、単に、取込信号にバンクアドレスを絡ませることにより、冗長情報の取り込みおよびシフトデコーダへの転送を、それぞれ共通のバス配線を用いて行うことができる。
【０１１１】
このバンク構成の場合、最大バンク数に応じて、予め、冗長情報保持回路およびセレクタが配置されていてもよい。ヒューズ素子を、最大メモリアレイブロック数分配置する構成に比べて、コラムスペアデコーダ帯の面積増大は十分に抑制することができる。
【０１１２】
［実施の形態２］
図８は、この発明の実施の形態２に従う半導体記憶装置の全体の構成を概略的に示す図である。図８においては、メモリアレイＭＡＷが３２個のメモリセルアレイブロックＭＢＷ０−ＭＢＷ３１にセンスアンプ帯により分割され、メモリセルアレイＭＡＥが、３２個のメモリセルアレイブロックＭＢＥ０−ＭＢＥ３１に、センスアンプ帯により分割される。行選択時においては、メモリセルアレイＭＡＷにおいて２つのメモリセルアレイブロックが同時に選択され、またメモリセルアレイＭＡＥにおいても、２つのメモリセルアレイブロックが同時に選択される。この場合、１６個の上位メモリセルアレイブロックおよび１６個の下位メモリセルアレイブロックにおいて同じ位置にあるメモリセルアレイブロックが同時に選択される。たとえば、メモリセルアレイブロックＭＢＥ０およびＭＢＥ１６が同時に選択され、またはメモリセルアレイブロックＭＢＥ１およびＭＢＥ１７が同時に選択される。
【０１１３】
メモリアレイＭＡＷおよびＭＡＥの外側に、コラム冗長情報を保持するコラム冗長情報保持回路帯ＨＷＢおよびＨＥＢが配置される。コラム冗長情報保持回路帯ＨＷＢは、メモリセルアレイブロックＭＢＷ０−ＭＢＷ３１に対応して、コラム冗長情報保持ブロックＨＷ０−ＨＷ３１に分割される。コラム冗長情報保持回路帯ＨＥＢは、メモリセルアレイブロックＭＢＥ０−ＭＢＥ３１に対応して、コラム冗長情報保持ブロックＨＥ０−ＨＥ３１に分割される。これらのコラム冗長情報保持ブロックＨＷ０−ＨＷ３１およびＨＥ０−ＨＥ３１は、それぞれ対応のメモリセルアレイブロックのコラム冗長情報を保持する。
【０１１４】
メモリセルアレイＭＡＷおよびＭＡＥの間にデコーダ帯ＤＢＤが配置される。このデコーダ帯ＤＢＤは、メモリセルアレイブロックに対応して、デコーダブロックＤＥＢ０−ＤＥＢ３１に分割される。これらのデコーダブロックＤＥＢ０−ＤＥＢ３１それぞれにおいては、ロウデコーダおよびコラムデコーダが配置され、さらに、ロウ冗長情報保持回路が配置される。すなわち、図１に示す構成と異なり、このデコーダ帯ＤＢＤには、ロウ冗長情報を記憶するロウヒューズ回路は配置されない。
【０１１５】
コラム冗長情報保持回路帯ＨＥＢの外側に、ロウ／コラム冗長情報記憶回路帯ＲＣＳＢが配置される。このロウ／コラム冗長情報記憶回路帯ＲＣＳＢは、メモリアレイＭＡＥおよびＭＡＷのメモリセルアレイブロックに対応して、ロウ／コラム冗長情報記憶転送ブロックＲＣＳ０−ＲＣＳ３１に分割される。メモリセルアレイブロックＭＢＷ０−ＭＢＷ３１およびＭＢＥ０−ＭＢＥ３１は、それぞれ、６４本のワード線ＷＬと１本のスペアワード線を含む。メモリセルアレイＭＡＷおよびＭＡＥそれぞれにおいては、６４本のＩ／Ｏ線対と１本のスペアＩ／Ｏ線対が配置される。
【０１１６】
したがって、ロウ／コラム冗長情報記憶転送ブロックＲＣＳ０−ＲＣＳ３１においては、不良ワード線を救済するために、ワード線特定用の６ビットのアドレスと不良ワード線の存在の有無を示す１ビットの合計７ビットのビットのヒューズ素子が、不良ワード線救済のために用いられる。したがって、メモリアレイＭＡＥおよびＭＡＷそれぞれにおいて不良行の救済を行うために、スペアワード線に対して、７ビットのヒューズセットが２つ配置される。また、メモリアレイＭＡＥおよびＭＡＷそれぞれに対する不良コラムを救済するために、７ビットのヒューズセットが２つ配置される。このロウ／コラム冗長情報記憶転送回路の記憶情報が、それぞれ対応のロウおよびコラム冗長情報保持回路へ、行方向に延在するヒューズデータ転送バス６０を介して転送される。
【０１１７】
図９は、ロウ／コラム冗長情報記憶転送ブロックＲＣＳｉの構成の一例を概略的に示す図である。図９において、ロウ／コラム冗長情報記憶転送ブロックＲＣＳｉは、対応のメモリセルアレイブロックの不良行アドレス（冗長情報）を格納するロウ冗長情報記憶回路６２ａおよび６２ｂと、対応のメモリセルアレイブロックの不良列（Ｉ／Ｏ線対）情報を記憶するコラム冗長情報記憶転送回路６２ｃおよび６２ｄを含む。ロウ冗長情報記憶転送回路６２ａおよび６２ｂと、コラム冗長情報記憶転送回路６２ｃおよび６２ｄの各々は、７ビットのヒューズ素子と読出用の７ビットのスイッチングトランジスタとを含む。これらの冗長情報記憶転送回路６２ａ−６２ｄは、それぞれ、ヒューズデータ読出信号ＦＤＲ＜１＞−ＦＤＲ＜３＞およびＦＤＲ＜０＞に従って、そのプログラムされた冗長情報を７ビットのヒューズデータ転送バス６０に転送する。
【０１１８】
なお、ヒューズデータ読出信号ＦＤＲ＜３＞−ＦＤＲ＜０＞と冗長情報との対応関係は任意であり、ロウ冗長情報およびコラム冗長情報の転送シーケンスとしては、適当な転送シーケンスが用いられればよい。
【０１１９】
図１０は、１つのデコーダブロックＤＥＢｉの冗長情報に関連する部分の構成を概略的に示す図である。図１０において、デコーダブロックＤＥＢｉは、ヒューズ情報転送路６０を介して与えられるロウ冗長情報をそれぞれヒューズデータ取込信号ＦＤＴ＜１＞およびＦＤＴ＜２＞に従って取込み保持するロウ冗長情報保持回路６４ａおよび６４ｂと、これらのロウ冗長情報保持回路６４ａおよび６４ｂの保持する冗長情報と図示しない与えられたワード線アドレス信号との一致／不一致を判定し、判定結果に従ってスペアロウイネーブル信号ＳＰＥを生成するロウスペア判定回路６５を含む。
【０１２０】
ロウ冗長情報保持回路６４ａおよび６４ｂは、それぞれ、メモリアレイＭＡＥおよびＭＡＷに含まれるメモリセルアレイブロックのロウ冗長情報を保持する。このロウスペア判定回路６５は、これらのロウ冗長情報保持回路６４ａおよび６４ｂ個々にスペア判定を行い、各メモリセルアレイブロックに対してスペアイネーブル信号ＳＰＥを生成する。スペアイネーブル信号ＳＰＥ（ＳＰＥＥ，ＳＰＥＷ）の活性化時、対応のノーマルロウデコーダが非活性化され、また、対応のスペアロウデコーダが活性化される。これにより、不良ノーマルワード線がスペアワード線で置換され、不良行の救済が行われる。
【０１２１】
ロウ冗長情報保持回路６４ａおよび６４ｂは、それぞれ、７ビットのフリップフロップ回路で構成され、ヒューズデータ取込信号ＦＤＴ＜１＞およびＦＤＴ＜２＞に従って、それぞれ与えられたロウ冗長情報を取込み保持する。
【０１２２】
図１１は、コラム冗長情報保持ブロックＨＷｉまたはＨＥｉの構成を概略的に示す図である。冗長情報保持ブロックＨＷｉおよびＨＥｉは、その構成は同一であり、単に与えられるヒューズデータ取込信号が異なるだけであり、図１１においては、１つのコラム冗長情報保持ブロックＨＥｉの構成を示す。
【０１２３】
図１１において、コラム冗長情報保持ブロックＨＥｉは、ヒューズデータ取込信号ＦＤＴ＜１＞に従って、ヒューズデータ転送バス６０を介して与えられる冗長情報を取込み、トリガ信号ＴＲＧに従って、保持冗長情報をコラムスペアデコーダ帯へ転送するコラム冗長情報保持回路６６を含む。このコラム冗長情報保持回路６６は、ヒューズデータ取込信号ＦＤＴ＜３＞に従って与えられた冗長情報を取込む７ビットのフリップフロップ回路と、トリガ信号ＴＲＧの活性化に応答してフリップフロップの保持情報を冗長情報転送路（２４）へ転送する７ビットのトライステートバッファで構成される転送回路を含む。
【０１２４】
図１２は、図９に示すロウ冗長情報記憶回路６２ａおよび６２ｂとコラム冗長情報記憶回路６２ｃおよび６２ｄならびにコラム冗長情報保持回路６６ａの具体的構成を示す図である。図１２においては、１ビットの冗長情報に関連する部分の構成を示す。
【０１２５】
図１２において、ロウ冗長情報記憶回路６２ａは、ヒューズ素子６２ａａと、ヒューズデータ読出信号ＦＤＲ＜１＞に従ってヒューズ素子６２ａａをノードＮＤに結合するＮチャネルＭＯＳトランジスタ６２ａｂを含む。ロウ冗長情報記憶回路６２ｂは、ヒューズ素子６２ｂａと、ヒューズデータ読出信号ＦＤＲ＜２＞に従ってヒューズ素子６２ｂａをノードＮＤに接続するＮチャネルＭＯＳトランジスタ６２ｂｂと、を含む。
【０１２６】
コラム冗長情報記憶回路６２ｃは、ヒューズ素子６２ｃａと、ヒューズデータ読出信号ＦＤＲ＜３＞に従ってヒューズ素子６２ｃａをノードＮＤに接続するＮチャネルＭＯＳトランジスタ６２ｃｂを含む。コラム冗長情報記憶回路６２ｄは、ヒューズ素子６２ｄａと、ヒューズデータ読出信号ＦＤＲ＜０＞に従ってヒューズ素子６２ｄａをノードＮＤに接続するＮチャネルＭＯＳトランジスタ６２ｄｂを含む。
【０１２７】
選択冗長情報記憶回路の記憶情報を読出すために、ヒューズデータ転送信号線６０ａを、ノードＮＤの電圧レベルに従って駆動するドライブ回路７１が設けられる。ノードＮＤは、そのゲートに電源電圧を受けるＰチャネルＭＯＳトランジスタ７０により、電源電圧ＶＤＤレベルにプルアップされる。
【０１２８】
コラムスペア情報保持ブロックＨＥｉにおいて、コラム情報保持回路６６ａが、ヒューズデータ取込信号ＦＤＴ＜３＞に従ってヒューズデータ転送信号線６０ａ上の信号をラッチするフリップフロップ６６ａａを含む。
【０１２９】
この図１２に示す冗長情報記憶回路６２ａ−２ｄの構成においては、ヒューズデータ読出信号ＦＤＲ＜３：０＞の１つが選択状態へ駆動されると、対応のＭＯＳトランジスタが導通する。対応のヒューズ素子が溶断状態のときには、ノードＮＤは、ＭＯＳトランジスタ７０によりプルアップされた電源電圧レベルに維持される。一方、対応のヒューズ素子が非溶断状態の場合には、ノードＮＤは、接地電圧レベルに放電される。
【０１３０】
図１３は、図１０に示すロウ冗長情報保持回路６４ａおよびｂとコラムスペアデコーダ帯に配置されるコラム冗長情報を保持回路ブロックＨＷｉに配置されるコラム冗長情報保持回路６６ｂの構成を示す。この図１３においても、１ビットの冗長情報に関連する部分の構成を代表的に示す。図１３において、デコーダ帯ＤＥＢｉに配置されるロウ冗長情報保持回路６４ａは、ヒューズデータ取込信号ＦＤＴ＜１＞の活性化時、ヒューズデータ転送信号線６０ａ上の信号を取込み保持するフリップフロップ６４ａａを含む。ロウ冗長情報保持回路６４ｂは、ヒューズデータ取込信号ＦＤＴ＜２＞の活性化時、ヒューズデータ転送信号線６０ａ上の信号を取込み保持するフリップフロップ６４ｂａを含む。
【０１３１】
コラム冗長情報保持回路６６ｂは、メモリセルアレイブロックＭＢＷｉの外側のコラム冗長保持回路帯ＨＷｉ内に配置され、ヒューズデータ取込信号ＦＤＴ＜０＞に応答してヒューズデータ転送信号線６０ａ上の信号を取込み保持するフリップフロップ６６ｂａを含む。この図１３に示すヒューズデータ転送信号線６０ａ上に、図１２に示すロウ／コラム冗長情報回路帯ＲＣＳｉからのロウおよびコラム冗長情報が転送される。
【０１３２】
ヒューズデータ取込信号ＦＤＴ＜３：０＞およびヒューズデータ読出信号ＦＤＲ＜３：０＞は、中央制御帯から転送される。次に、この図９から図１３に示す冗長情報記憶／保持回路の冗長情報保持動作について説明する。
【０１３３】
ロウおよびコラムの冗長情報は、図１２に示すヒューズ素子６２ａａ−６２ｂａを溶断／非溶断することによりプログラムされる。ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）においては、電源投入後のスタートアップ時（初期化動作時）においては、内部状態を確実に初期状態に設定するために、ダミーサイクルが実行される。クロック同期型ＤＲＡＭ（ＳＤＲＡＭ）においては、この電源投入時またはシステムリセット時のスタートアップ時に、オートリフレッシュを８回実行することが仕様で定められている。このダミーサイクルの８回のオートリフレッシュ動作実行時に、併せて、ロウおよびコラムの冗長情報を転送する。したがって、２つのロウ冗長情報および２つのコラム冗長情報を転送する必要があり、合計４回のオートリフレッシュ動作実行時に、順次、これらのロウおよびコラムの冗長情報を転送する。
【０１３４】
図１４は、この初期化動作時における冗長情報転送動作を示すタイミング図である。オートリフレッシュコマンドＡＲＥＦが与えられたときには、内部でワード線を選択状態に維持する期間は自動的に定められ、プリチャージ動作が自動的に所定期間経過後に行なわれる。まずオートリフレッシュコマンドＡＲＥＦが１回目に与えられると、このときの行選択動作に従って、データ読出信号ＦＤＲ＜０＞を活性状態へ駆動する。これにより、コラム冗長情報記憶回路６２ａに格納されたコラム冗長情報が、ヒューズデータ転送バス６０に伝達する。
【０１３５】
所定時間が経過すると、ヒューズデータ取込信号ＦＤＴ＜０＞が活性化され、コラム冗長情報保持回路６６ｂが、この転送されたコラム冗長情報を格納する。
【０１３６】
以後、オートリフレッシュコマンドが２回目および３回目に与えられると、それぞれ、ヒューズデータ読出信号ＦＤＲ＜１＞およびＦＤＲ＜２＞が活性化され、続いて、ヒューズデータ取込信号ＦＤＴ＜１＞およびＦＤＴ＜２＞がそれぞれ所定のタイミングで活性化される。これにより、ロウ冗長情報記憶回路６２ａおよび６２ｂにそれぞれ格納されるロウ冗長情報が、ロウ冗長情報保持回路６４ａおよび６４ｂに格納される。
【０１３７】
オートリフレッシュコマンドＡＲＥＦが４回目に印加されると、次いで、ヒューズデータ読出信号ＦＤＲ＜３＞が活性化され、コラム冗長情報記憶回路６２ｃの記憶情報（プログラム情報）が、ヒューズデータ転送バス６０上に伝達される。所定時間が経過すると、ヒューズデータ取込信号ＦＤＴ＜３＞が活性化され、コラム冗長情報が、コラム冗長情報保持回路６６ａに取込まれて格納される。
【０１３８】
したがって、この初期化シーケンスにおけるオートリフレッシュ実行時、内部で生成されるロウ系制御信号に応じて、ヒューズデータ読出信号ＦＤＲおよびヒューズデータ取込信号ＦＤＴを活性／非活性化することにより、容易に冗長情報の転送を行なうことができる。これらのヒューズデータ読出信号ＦＤＲ＜３：０＞およびヒューズデータ取込信号ＦＤＴ＜３：０＞は、カウント回路を用いてオートリフレッシュコマンドをカウントすることにより順次生成される。
【０１３９】
図１５は、中央制御帯に含まれるメイン制御信号発生部の構成を概略的に示す図である。図１５において、メイン制御信号発生部は、クロック信号ＣＬＫに同期して外部からのコマンドＣＭＤを取込み、このコマンドをデコードするコマンドデコーダ８０と、コマンドデコーダ８０からのオートリフレッシュ指示信号ＡＲＥＦに従ってオートリフレッシュに必要な動作を制御するフレッシュ制御回路８２と、コマンドデコーダ８０からのロウアクト指示信号ＲＡＣＴとプリチャージ指示信号ＰＲＤとリフレッシュ制御回路８２からのリフレッシュ活性化信号ＲＦＡＣＴとに従って、ワード線選択に必要なメインロウ系制御信号を生成するメインロウ系制御回路８４を含む。
【０１４０】
リフレッシュ制御回路８２は、コマンドデコーダ８０からのオートリフレッシュ指示信号ＡＲＥＦの活性化時、所定の時間幅を有するワンショットのパルス信号を発生するワンショットパルス発生回路９１と、ワンショットパルス発生回路９１の出力信号ＲＦＡＣＴを反転してリフレッシュ指示信号／ＲＥＦを生成するインバータ回路９２を含む。このワンショットパルス発生回路９１は、またセルフリフレッシュモードが指定されたとき、リフレッシュ要求に応答してワンショットのパルス信号ＲＦＡＣＴを生成する。このリフレッシュ活性化信号ＲＦＡＣＴを、ワンショットのパルスの形態で生成することにより、オートリフレッシュ動作時およびセルフリフレッシュ動作時、内部でワード線選択および非選択を自動的に実行する。
【０１４１】
このリフレッシュ制御回路においては、リフレッシュアドレスを生成するためのリフレッシュアドレス発生回路、セルフリフレッシュモード時のリフレッシュタイミングを設定するタイマ回路などが含まれるが、これらの構成要素は示していない。
【０１４２】
リフレッシュ指示信号／ＲＥＦは、図４に示すデコーダ帯ＤＢＤ内のローカルロウ制御部で与えられ、リフレッシュ動作時においては、冗長情報の転送が禁止される。また、リフレッシュ指示信号／ＲＥＦの活性化時、コラム系回路の動作が禁止される。リフレッシュ活性化信号ＲＦＡＣＴの活性化期間により、リフレッシュ動作時のワード線の選択期間が決定される。
【０１４３】
なお、リフレッシュ指示信号／ＲＥＦは、リフレッシュ活性化信号ＲＦＡＣＴとセルフリフレッシュモード指示信号ＳＲＦの一方の活性化時、活性状態（Ｌレベル）となるように、インバータ９２に代えて、リフレッシュ活性化信号ＲＦＡＣＴとセルフリフレッシュモード指示信号ＳＲＦを受けるＮＯＲ回路から生成されてもよい。
【０１４４】
メインロウ系制御信号発生回路８４は、コマンドデコーダ８０からのロウアクト指示信号ＲＡＣＴの活性化に応答してセットされかつプリチャージ指示信号ＰＲＧの活性化に応答してリセットされるセット／リセットフリップフロップ９３と、セット／リセットフリップフロップ９３の出力信号とリフレッシュ活性化信号ＲＦＡＣＴを受けるＯＲ回路９４と、ＯＲ回路９４の出力信号の活性化に応答してロウアドレスラッチ信号ＲＡＬをＨレベルへ駆動するアドレスラッチ制御回路９５と、ロウアドレスラッチ信号ＲＡＬの活性化に応答して所定のタイミングでワード線イネーブル信号ＷＬＥを活性状態へ駆動するワード線活性制御回路９６と、ワード線イネーブル信号ＷＬＥの活性化に応答して所定時間経過後にセンスアンプイネーブル信号ＳＡＥを活性化するセンスアンプ制御回路９７と、センスアンプ活性化信号ＳＡＥの活性化後所定期間経過後に、ワード線ディスエーブル信号ＤＳＥＷＬを生成するワード線非選択タイミング制御回路９８を含む。
【０１４５】
これらの制御回路９５−９８は、ＯＲ回路９４の出力信号がＬレベルになると所定のシーケンスでそれぞれ対応のロウ系制御信号を非活性状態へ駆動する。ワード線非選択タイミング制御回路９８からのワード線ディスエーブル信号ＤＳＥＷＬは、活性化時にワンショットパルス発生回路９１の出力するパルス信号を非活性化し、リフレッシュ動作時において内部のリフレッシュ期間を決定する。
【０１４６】
図１６は、図１５に示すメインロウ系制御回路のリフレッシュ時の動作を示す信号波形図である。以下、図１６を参照して、図１５に示す回路の動作について説明する。
【０１４７】
オートリフレッシュコマンドが与えられ、オートリフレッシュ指示信号ＡＲＥＦがＨレベルとなると、図１５に示すワンショットパルス発生回路９１からのリフレッシュ活性化信号ＲＦＡＣＴが活性化され、このリフレッシュ活性化信号ＲＦＡＣＴは所定期間Ｈレベルを維持する。リフレッシュ活性化信号ＲＦＡＣＴが活性化されると、アドレスラッチ制御回路９５からロウアドレスラッチ信号ＲＡＬがＨレベルとなる。ロウアドレスラッチ信号ＲＡＬが活性化されても、リフレッシュ指示信号／ＲＥＦがＬレベルであり、保持回路の保持内容の転送は行なわれない。
【０１４８】
ロウアドレスラッチ信号ＲＡＬがＨレベルに立上がって選択メモリセルアレイブロックに対するワード線アドレス（リフレッシュアドレス）が確定すると、ワード線活性制御回路９６からのワード線イネーブル信号ＷＬＥがＨレベルへ駆動される。応じて、リフレッシュアドレスが指定するワード線が選択状態へ駆動される。
【０１４９】
続いて、ワード線イネーブル信号ＷＬＥがＨレベルへ駆動されると、所定時間経過後に、センスアンプ制御回路９７からのセンスアンプ活性化信号ＳＡＥが活性化され、メモリセルデータの検知、増幅およびリストアが行なわれ、リフレッシュが実行される。
【０１５０】
センスアンプイネーブル信号ＳＡＥが活性化されて、所定期間が経過すると、ワード線非選択タイミング制御回路９８からのワード線ディスエーブル信号ＤＳＥＷＬが活性化される。応じて、リフレッシュ活性化信号ＲＦＡＣＴが非活性化される。
【０１５１】
リフレッシュ活性化信号ＲＦＡＣＴが非活性化されると、ＯＲ回路９４の出力信号がＬレベルとなり、まずワード線活性制御回路９６がワード線イネーブル信号ＷＬＥを非活性化し、続いて、ロウアドレスラッチ信号ＲＡＬが非活性化され、アドレスのラッチが完了する。
【０１５２】
続いて、センスアンプ制御回路９７からのセンスアンプイネーブル信号ＳＡＥが非活性化され、応じて、またワード線非選択タイミング制御回路９８からのワード線ディスエーブル信号ＤＳＥＷＬが非活性化される。
【０１５３】
このワード線イネーブル信号ＷＬＥの活性化に応答して、冗長情報記憶回路に記憶された冗長情報を転送し、センスアンプイネーブル信号ＳＡＥの活性化に応答して、転送された冗長情報を取込み格納する。これらの冗長情報の読出および取込の完了は、ワード線ディスエーブル信号ＤＳＥＷＬにより設定される。
【０１５４】
図１７は、ヒューズデータ読出および取込信号発生部の構成を概略的に示す図である。このヒューズデータ読出／取込信号発生部は、中央制御帯ＣＣＴＢに配置される。
【０１５５】
図１７において、ヒューズデータ読出／取込信号発生部は、カウントトリガ信号ＣＮＴＲＧの立上がりに同期してカウント動作を行なう２ビットバイナリカウンタ１００と、２ビットバイナリカウンタ１００の出力ビット＜１：０＞をデコードし４ビットの信号＜３：０＞を生成するデコーダ１０１と、ワード線ディスエーブル信号ＤＳＥＷＬ、ワード線イネーブル信号ＷＬＥおよびレディ信号ＲＥＤＹを受けるゲート回路１０２と、ゲート回路１０２の出力信号とデコーダ１０１の出力信号とを受けて４ビットのヒューズデータ読出信号ＦＤＲ＜３：０＞を生成するＡＮＤ回路１０３と、ワード線ディスエーブル信号ＤＳＥＷＬとセンスアンプイネーブル信号ＳＡＥとレディ信号ＲＥＤＹとを受けるゲート回路１０４と、ゲート回路１０４の出力信号とデコーダ１０１の出力信号＜３：０＞とを受けて４ビットのヒューズデータ取込信号ＦＤＴ＜３：０＞を生成する４ビットＡＮＤ回路１０５とを含む。
【０１５６】
ゲート回路１０２は、ワード線ディスエーブル信号ＤＳＥＷＬがＬレベルでありかつワード線イネーブル信号ＷＬＥおよびレディ信号ＲＥＤＹがＨレベルのときにＨレベルの信号を出力する。ゲート回路１０４は、ワード線ディスエーブル信号ＤＳＥＷＬがＬレベルであり、センスアンプイネーブル信号ＳＡＥおよびレディ信号ＲＥＤＹがＨレベルのときにＨレベルの信号を出力する。レディ信号ＲＥＤＹは、Ｈレベルに初期設定され、冗長情報の転送完了後Ｌレベルに設定される。
【０１５７】
ＡＮＤ回路１０３は、デコーダ１０１の出力ビット＜３：０＞それぞれに対応して設けられるＡＮＤゲートを含み、ゲート回路１０２の出力信号とこれらのデコーダ１０１の出力ビット＜３：０＞それぞれのＡＮＤ処理を行なって、４ビットのヒューズデータ読出信号ＦＤＲ＜３：０＞を生成する。
【０１５８】
ＡＮＤ回路１０５も同様、デコーダ１０１の４ビットの出力＜３：０＞それぞれに対応して設けられるＡＮＤゲートを含み、ゲート回路１０４の１ビットの出力信号とこれらのデコーダ１０１の出力する４ビット＜３：０＞それぞれのＡＮＤ処理を行なって４ビットのヒューズデータ取込信号ＦＤＴ＜３：０＞を生成する。
【０１５９】
ヒューズデータ読出／取込信号発生部は、さらに、２ビットバイナリカウンタ１００の２ビット＜１：０＞を受けるＡＮＤゲート１０６と、ＡＮＤゲート１０６の出力信号とレディ信号ＲＥＤＹとを受けるＥＸＯＲゲート１０７と、カウントトリガ信号ＣＮＴＲＧの立上がりに応答してＥＸＯＲゲート１０７の出力信号を取込みかつ出力するフリップフロップ１０８と、カウントトリガ信号ＣＮＴＲＧの立下がりに応答してフリップフロップ１０８の出力信号を取込み出力するフリップフロップ１０９を含む。
【０１６０】
フリップフロップ１０８からレディ信号ＲＥＤＹが出力され、フリップフロップ１０９から遅延レディ信号ＲＥＤＹＤが出力される。これらのフリップフロップ１０８および１０９は、リセット信号ＺＲＳＴに従ってセット状態に初期設定され、初期状態においてはＨレベルの信号を出力する。
【０１６１】
カウントトリガ信号ＣＮＴＲＧは、遅延レディ信号ＲＥＤＹＤとゲート回路１０２の出力信号を受けるゲート回路１１０から出力される。このカウントトリガ信号ＣＮＴＲＧは、レディ信号ＲＥＤＹＤがＨレベルのときに、ゲート回路１０２の出力信号がＬレベルとなるとＨレベルへカウントトリガ信号ＣＮＴＲＧを駆動する。したがって、遅延レディ信号ＲＥＤＹＤがＨレベルのときには、このゲート回路１１０は、インバータとして動作し、ゲート回路１０２の出力信号を反転する。遅延レディ信号ＲＥＤＹＤがＬレベルとなると、このゲート回路１１０の出力信号はＬレベルに固定される。
【０１６２】
図１８は、図１７に示すヒューズデータ読出／取込信号発生部の動作を示すタイミング図である。以下、図１８を参照して、図１７に示す回路の動作について説明する。
【０１６３】
２ビットバイナリカウンタ１００は、リセット信号ＺＲＳＴにおり、そのカウント値が（０，０）にリセットされる。
【０１６４】
また、フリップフロップ１０８および１０９は、セット状態に初期設定されており、レディ信号ＲＥＤＹおよび遅延レディ信号ＲＥＤＹＤは、ともにＨレベルである。
【０１６５】
デコーダ１０１が、この２ビットバイナリカウンタ１００の出力ビット＜１：０＞をデコードする。したがって、最初のサイクルにおいては、デコーダの出力信号＜０＞がＨレベルであり、残りの３ビット＜３：１＞はＬレベルである。
【０１６６】
初期化シーケンスにおいて、オートリフレッシュコマンドが与えられると、ワード線イネーブル信号ＷＬＥ、センスアンプイネーブル信号ＳＡＥおよびワード線ディスエーブル信号ＤＳＥＷＬが所定のシーケンスで順次Ｈレベルに駆動される。ゲート回路１０２は、ワード線イネーブル信号ＷＬＥがＨレベルでありかつワード線ディスエーブル信号ＤＳＥＷＬがＬレベルの間Ｈレベルの信号を出力する。ゲート回路１０４は、センスアンプイネーブル信号ＳＡＥがＨレベルでありかつワード線ディスエーブル信号ＤＳＥＷＬがＬレベルの間Ｈレベルの信号を出力する。
【０１６７】
したがって、ＡＮＤ回路１０３から、デコーダ１０１の出力信号とゲート回路１０２の出力信号とに従って、ワード線イネーブル信号ＷＬＥの立上がりに応答して、ヒューズデータ読出信号ＦＤＲ＜０＞がＨレベルへ駆動される。残りのヒューズデータ読出信号ＦＤＲ＜３：１＞はＬレベルを維持する。応じて、図１２に示すコラム冗長情報記憶回路６２ｄの記憶情報（プログラム冗長情報）が、ヒューズデータ転送バス６０を介して、冗長情報保持回路６６ｂに転送される。
【０１６８】
センスアンプイネーブル信号ＳＡＥが活性化されると、ゲート回路１０４の出力信号はＨレベルとなり、応じてＡＮＤ回路１０５からのヒューズデータ取込信号ＦＤＴ＜０＞がＨレベルとなる。応じて、図１３に示すコラム情報保持回路６６ｂにおいて、転送された冗長情報の取込が行なわれる。
【０１６９】
ワード線ディスエーブル信号ＤＳＥＷＬがＨレベルに立上がると、ゲート回路１０２および１０４の出力信号がＬレベルに立下がり、ヒューズデータ読出信号ＦＤＲ＜０＞およびヒューズデータ取込信号ＦＤＴ＜０＞がＬレベルとなり、冗長情報の転送および取込が完了する。
【０１７０】
このゲート回路１０２の出力信号がＬレベルに立下がると、遅延レディ信号ＲＥＤＹＤはＨレベルであるため、ゲート回路１１０からのカウントトリガ信号ＣＮＴＲＧがＨレベルに立上がり、２ビットバイナリカウンタ１００のカウント値が１増分され、（０，１）となる。応じて、デコーダ１０１の出力ビット＜１＞がＨレベルへ駆動される。
【０１７１】
オートリフレッシュコマンドが与えられるごとに、同様の動作が行なわれ、各オートリフレッシュ実行サイクル時においてヒューズデータ読出信号ＦＤＲ＜１＞、ＦＤＲ＜２＞が順次活性化され、またヒューズデータ取込信号ＦＤＴ＜１＞およびＦＤＴ＜２＞が活性化され、それぞれ、ロウ冗長情報の転送および取込み保持が行なわれる。
【０１７２】
２ビットバイナリカウンタ１００のカウント値が（１，１）に到達し、再びオートリフレッシュコマンドが与えられると、このバイナリカウンタ１００のカウント（１，１）に従ってヒューズデータ読出信号ＦＤＲ＜３＞およびヒューズデータ取込信号ＦＤＴ＜３＞が、それぞれワード線イネーブル信号ＷＬＥおよびセンスアンプイネーブル信号ＳＡＥの活性化に応じて活性状態へ駆動され、コラム冗長情報の転送および取込が行なわれる。
【０１７３】
この図１２に示すコラム冗長情報保持回路６６ａへのコラム冗長情報の転送が完了すると、カウントトリガ信号ＣＮＴＲＧが活性化されて２ビットバイナリカウンタ１００がカウント動作を行ない、そのカウント値が（１，１）から（０，０）に変化する。
【０１７４】
２ビットバイナリカウンタ１００のカウント値が（１，１）のとき、ＡＮＤゲート１０６の出力信号はＨレベルであり、またＥＸＯＲゲート１０７の出力信号はＬレベルである。したがって、このカウントトリガ信号ＣＮＴＲＧの立上がりに応答してフリップフロップ１０８が、ＥＸＯＲゲート１０７の出力信号に従って、その出力信号すなわちレディ信号ＲＥＤＹをＬレベルに立下げる。
【０１７５】
再び、オートリフレッシュコマンドが与えられ、初期化シーケンスにおいて５回目のオートリフレッシュ動作が行なわれるとき、ワード線イネーブル信号ＷＬＥの活性化に従ってカウントトリガ信号ＣＮＴＲＧがＬレベルに立下がる。このカウントトリガ信号ＣＮＴＲＧの立下がりに応答して、フリップフロップ１０９が、フリップフロップ１０８の出力信号に従って遅延レディ信号ＲＥＤＹＤをＬレベルに駆動する。レディ信号ＲＥＤＹは既にＬレベルであるため、この５回目のオートリフレッシュ動作時においては、ゲート回路１０２および１０４の出力信号はＬレベルである。したがって、ヒューズデータ読出信号ＦＤＲ＜３：０＞はすべてＬレベルであり、また、ヒューズデータ取込信号ＦＤＴ＜３：０＞もすべてＬレベルであり、冗長情報も転送は行なわれない。遅延レディ信号ＲＥＤＹＤがＬレベルとなると、ゲート回路１１０の出力するカウントトリガ信号ＣＮＴＲＧはＬレベルに固定され、２ビットバイナリカウンタ１００はカウント動作が停止され、そのカウント値は初期値（０，０）に固定される。
【０１７６】
フリップフロップ１０８および１０９は、それぞれ、２段の縦続接続されるラッチ回路で例えば構成される。たとえば、フリップフロップ１０８は、そのカウントトリガ信号ＣＮＴＲＧがＬレベルのときにＥＸＯＲゲート１０７の出力信号を取込み、カウントトリガ信号ＣＮＴＲＧがＨレベルとなると、その取込んだ信号を出力する。同様、フリップフロップ１０９は、カウントトリガ信号ＣＮＴＲＧがＨレベルのときに、フリップフロップ１０８の出力信号を取込み、カウントトリガ信号ＣＮＴＲＧがＬレベルとなると、この取込んだ信号を出力する。
【０１７７】
このスタートアップ時の初期化シーケンスにおいて行なわれるオートリフレッシュと並行してヒューズデータ読出信号ＦＤＲ＜３：０＞およびヒューズデータ取込信号ＦＤＴ＜３：０＞を生成して冗長情報の転送および保持を行なうことにより、この冗長情報の転送／保持のための特別のサイクルを設ける必要がなく、初期化シーケンスを簡略化することができる。
【０１７８】
この冗長情報保持回路に保持された冗長情報の通常動作モード時の読出は、実施の形態１と同様にして行なわれる。
【０１７９】
以上のように、この発明の実施の形態２に従えば、ロウおよびコラムの冗長情報記憶素子（ヒューズ素子）を、それらの対応するメモリセルアレイ外部に配置しており、初期化シーケンス時に、この対応の冗長情報保持回路に転送している。したがって、メモリセルアレイ外部に、その上に配線を配置することができないヒューズ素子を配置することができ、ロウ／コラムヒューズ帯に、他の配線レイアウトの影響を受けることなく多数のヒューズ素子を効率的に配置することができる。
【０１８０】
また、デコーダ帯ＤＢＤにおいては、ヒューズ素子が配置されていないため、配線不能領域がなくなり、配線のレイアウトが容易となり、また、効率的に回路を配置することができる。
【０１８１】
また、実施の形態１と同様、通常動作モード時においては、選択を行なうロウアクセス動作時から、列選択を行なうコラムアクセスまでの期間（ｔＲＣＤ）の間に、冗長情報をコラムスペアデコーダ帯に転送することにより、メモリセルアレイ構成変更時においても、応じてヒューズプログラム回路（冗長情報記憶回路）の数も自動的に変更され、不要な冗長情報記憶回路が存在するのを防止することができ、面積増大を抑制することができる。また、データパスにおいても、ヒューズ素子は配置されないため、配線レイアウトが容易となる。
【０１８２】
［実施の形態３］
図１９は、この発明の実施の形態３に従う半導体記憶装置の要部の構成を概略的に示す図である。図１９においては、１つのコラム冗長情報保持回路帯の構成を示す。
【０１８３】
図１９において、メモリセルアレイブロックは、実施の形態２と同様、３２個配置される。これらのメモリセルアレイブロックに対応して、コラム冗長情報保持回路ＣＰＨ０−ＣＰＨ３１が配置される。これらの冗長情報保持回路ＣＰＨ０−ＣＰＨ３１が、４つの保持回路群ＭＢＧ０−ＭＢＧ３に分割される。保持回路群ＭＢＧ０は、コラム冗長情報保持回路ＣＰＨ０−ＣＰＨ７を含み、保持回路群ＭＢＧ１は、冗長情報保持回路ＣＰＨ８−ＣＰＨ１５を含み、保持回路群ＭＢＧ２が、コラム冗長情報保持回路ＣＰＨ１６−ＣＰＨ２３を含む。保持回路群ＭＢＧ３が、コラム冗長情報保持回路ＣＰＨ２４−ＣＰＨ３１を含む。
【０１８４】
これらの冗長情報保持回路ＣＰＨ０−ＣＰＨ３１は、それぞれ転送回路ＬＤＲ０−ＬＤＲ３１に結合される。保持回路群ＭＢＧ０−ＭＢＧ３においてそれぞれ、ローカルバスＬＢ０−ＬＢ３が配置される。これらのローカルバスＬＢ０−ＬＢ３は、それぞれ対応の転送回路により駆動される。転送回路ＬＤＲ０−ＬＤＲ７がローカルバスＬＢ０を選択時駆動し、ローカルバスＬＢ１が、転送回路ＬＤＲ８−ＬＤＲ１５により選択的に駆動される。ローカルバスＬＢ２が、転送回路ＬＤＲ１６−ＬＤＲ２３により選択的に駆動される。ローカルバスＬＢ３が、転送回路ＬＤＲ２４−ＬＤＲ３１により選択的に駆動される。
【０１８５】
これらの転送回路ＬＤＲ０−ＬＤＲ３１は、それぞれ、先の実施の形態１と同様、メモリセルアレイブロックを特定するブロック選択信号に基づいて生成される信号により選択的に活性化される。
【０１８６】
これらのローカルバスＬＢ０−ＬＢ３それぞれに対して、メインバスドライバＭＤＲ０−ＭＤＲ３が配置される。メインバスドライバＭＤＲ０およびＭＤＲ２は、メインバストリガ信号ＴＲＧＭ＜０＞がＨレベルのとき、活性化されてメインバスＭＢ１およびＭＢ０をそれぞれ駆動する。メインバスドライバＭＤＲ１およびＭＤＲ３は、メインバストリガ信号ＴＲＧＭ＜１＞がＨレベルのとき活性化されて、メインバスＭＢ１およびＭＢ０をそれぞれ駆動する。このメインバストリガ信号ＴＲＧＭ＜１：０＞は、最上位のロウアドレスプリデコード信号ＸＰに基づいて生成されて、バッファ回路１２０により、列方向に沿って転送される。
【０１８７】
メインバスＭＢ１およびＭＢ０は、同様、列方向に沿って配設されて、コラムスペアデコーダ帯２に含まれるコラム冗長情報保持回路２４ａおよび２４ｂにそれぞれ結合される。これらのコラム冗長情報保持回路２４ａおよび２４ｂに対し、バッファ（ドライブ回路）３８から、取込信号線４０を介して取込信号ＣＰＴが与えられる。この取込信号ＣＰＴは、実施の形態１と同様、ロウアドレスラッチ信号ＲＡＬに基づいて生成される。取込信号ＣＰＴおよびメインバストリガ信号ＴＲＧＭは、リフレッシュ指示信号／ＲＥＦおよびバーンイン信号／ＷＢＩの活性化時、非活性状態に維持される。
【０１８８】
この図１９に示す構成においては、コラム冗長情報保持回路ＣＰＨ０−ＣＰＨ３１に格納される冗長情報の転送動作は、実施の形態１と実質的に同じである。しかしながら、この冗長情報転送線路を、ローカルバスＬＢ０−ＬＢ３とメインバスＭＢ０およびＭＢ１の階層構造とすることにより、メインバスＭＢ０およびＭＢ１の負荷を軽減でき、高速で冗長情報を転送することができる。したがって、冗長情報転送線路が、メモリセルアレイブロックが３２個設けられ長くなる場合においても、高速でこれらの冗長情報を転送することができる。
【０１８９】
また、実施の形態１と同様、取込信号ＣＰＴの転送方向と、冗長情報の転送方向を同一とし、またトリガ信号ＴＲＧＭの転送方向と同一とすることにより、このコラム冗長情報保持回路２４ａおよび２４ｂにおける取込動作に対するセットアップ／ホールドのタイミングマージンを十分に確保することができる。
【０１９０】
以上のように、この発明の実施の形態３に従えば、冗長情報をコラムスペアデコーダ帯に転送する冗長情報転送部をローカル／メインの階層構造としており、冗長情報転送線路が長くなる場合においても、高速でコラム冗長情報を転送することができ、十分に、時間ｔＲＣＤ内で、コラム冗長情報を転送して保持することができる。
【０１９１】
また、実施の形態１と同様、冗長情報の取込に対するセットアップ／ホールド条件を十分にマージンを、取込信号およびメインバストリガ信号ＴＲＧＭの転送方向を同じとすることにより、十分に余裕を持って冗長情報の取込ができる。
【０１９２】
［実施の形態４］
図２０は、この発明の実施の形態４に従う半導体記憶装置の全体の構成を概略的に示す図である。図２０においては、メモリセルアレイＭＡＥの外側に、ロウ／コラムヒューズ帯ＲＣＳＢが配置される。これらのロウ／コラムヒューズ帯ＲＣＳＢは、メモリセルアレイブロックＭＢＥ０，ＭＢＷ０−ＭＢＥ３１，ＭＢＷ３１に対応して、３２個のヒューズブロックＲＣＳ０−ＲＣＳ３１に分割される。ヒューズブロックＲＣＳ２８からのロウ／コラム冗長情報は、冗長情報転送バス１３０を介してデコーダ帯ＤＢＤに配置されるロウ／コラム冗長情報保持回路に転送される。
【０１９３】
また、デコーダ帯ＤＢＤにおいて、コラム冗長情報保持回路が配置されるため、この中央制御帯ＣＣＴＢの両側に、コラムスペアデコーダ帯２Ｗおよび２Ｅが配置される。この図２０に示す他の構成は、図８に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１９４】
図２１は、ロウ／コラムヒューズブロックＲＣＳｉおよび１つのデコーダブロックＤＥＤｉの構成を示す図である。図２１においては、１ビットの冗長情報に関連する部分の構成を概略的に示す。
【０１９５】
図２１において、ロウ／コラムヒューズブロックＲＣＳｉにおいては、実施の形態２と同様、ロウ冗長情報記憶回路６２ａおよび６２ｂと、コラム冗長情報記憶回路６２ｃおよび６２ｄが設けられる。これらの冗長情報記憶回路６２ａ−６２ｄの構成は、図１２に示すロウ／コラムヒューズブロックＲＣＳｉに配置される冗長情報記憶回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１９６】
ロウ／コラムヒューズブロックＲＣＳｉの選択された冗長情報記憶回路の冗長情報が、ドライブ回路７１を介して、ヒューズデータ（冗長情報）転送バス１３０を介してデコーダブロックＤＥＢｉに伝達される。デコーダブロックＤＥＢｉにおいては、コラム冗長情報保持回路１６６ｂ、ロウ冗長情報記憶回路１６４ａおよび１６４ｂ、ならびにコラム冗長情報保持回路１６６ａが配置される。コラム冗長情報保持回路１６６ｂは、７ビットのフリップフロップ回路１６６ｂｅを含み、ロウ冗長情報保持回路１６４ａは、７ビットのフリップフロップ回路１６４ａａを含み、ロウ冗長情報記憶回路１６４ｂは、７ビットのフリップフロップ回路１６４ｂａを含み、コラム冗長情報記憶回路１６６ａは、７ビットのフリップフロップ回路１６６ａａを含む。
【０１９７】
これらのフリップフロップ回路１６６ｂａ、１６４ａａ、１６４ｂａおよび１６６ａａは、取込信号ＦＤＴに従って順次保持情報を転送するシフトレジスタを構成する。すなわち、ヒューズブロックＲＣＳｉにおいて、ヒューズデータ読出信号ＦＤＲ＜３：０＞により選択された冗長情報は、順次、フリップフロップ回路１６６ａａ、１６４ｂａ、１６４ａａおよび１６６ｂａへ転送されて格納される。
【０１９８】
この図２１に示す取込信号ＦＤＴおよび読出信号ＦＤＲ＜３：０＞は、初期化シーケンスにおいて、オートリフレッシュ動作を行なうときに並行して活性化される。この場合、先の実施の形態２と同様、カウンタを用いて、リフレッシュ回数をカウントし、４回冗長情報の転送動作を行ない、以降禁止する。
【０１９９】
このコラム冗長情報保持回路１６６ｂおよび１６６ａの保持する冗長情報の通常動作モード時の転送動作は、先の実施の形態１−３のいずれかと同じである。
【０２００】
図２２は、図２１に示す冗長情報保持回路への冗長情報の転送動作を示すタイミング図である。冗長情報読出信号ＦＤＲ＜３：０＞が、順次活性化されるとき、冗長情報取込信号ＦＤＴも、活性化される。冗長情報読出信号ＦＤＲ＜０＞−ＦＤＲ＜３＞に従って、コラム冗長情報ＳＣＬＷ、ロウ冗長情報ＳＲＯＷ０、ＳＲＯＷ１、およびコラム冗長情報ＳＣＬＥが、それぞれ、冗長情報記憶回路６２ｄ、６２ａ、６２ｂおよび６２ｃから順次読出される。これらが、フリップフロップ回路（ＦＦ）１６６ａａ、１６４ｂａ、１６４ａａおよび１６６ｂａへ、順次ヒューズデータ取込信号ＦＤＴに従って転送される。したがって、ヒューズデータ読出信号ＦＤＲ＜１＞の活性化時、フリップフロップ回路１６６ａａへ、ロウ冗長情報ＳＲＯＷ０が格納され、フリップフロップ回路１６４ｂａに、メモリセルアレイＭＢＷに対するコラム冗長情報ＳＣＬＷが格納される。
【０２０１】
ヒューズデータ読出信号ＦＤＲ＜２＞が活性化され、取込信号ＦＤＴが活性化されると、フリップフロップ回路１６６ａａに、ロウ冗長情報ＳＲＯＷ１が格納され、フリップフロップ回路１６４ｂａに、ロウ冗長情報ＳＲＯＷ０が格納され、フリップフロップ回路ＦＦ１６４ａａに、コラム冗長情報ＳＣＬＷが格納される。
【０２０２】
最後に、ヒューズデータ読出信号ＦＤＲ＜３＞が活性化され、続いて、ヒューズデータ取込信号ＦＤＴが活性化されると、フリップフロップ回路１６６ａａに、メモリアレイブロックＭＢＷｉに対するコラム冗長情報ＳＣＬＥが格納され、フリップフロップ回路１６４ｂａに、ロウ冗長情報ＳＲＯＷ１が格納され、フリップフロップ回路１６４ａａにロウ冗長情報ＳＲＯＷ０が格納され、フリップフロップ回路１６６ｂａに、メモリセルアレイブロックＭＢＷｉに対するコラム冗長情報ＳＣＬＷが格納される。したがって、４回の転送動作を完了すると、これらの冗長情報保持回路１６６ａ、１６４ｂ、１６４ａおよび１６６ｂに、対応の冗長情報を格納することができる。
【０２０３】
図２３は、ヒューズデータ読出信号ＦＤＲ＜３：０＞および取込信号ＦＤＴを発生する部分の構成を示す図である。この図２３に示す読出／取込信号発生部の構成は、図１７に示す読出／取込信号発生部の構成と以下の点が異なっている。すなわち、ワード線ディスエーブル信号ＤＳＥＷＬ、センスアンプイネーブル信号ＳＥＡＥおよびレディ信号ＲＥＤＹを受けるゲート回路１０４から、ヒューズデータ取込信号ＦＤＴが出力される。ヒューズデータ（冗長情報）取込のためには、単に冗長情報の転送動作が行なわれるだけであり、デコーダ１０１の出力ビット＜３：０＞は用いられない。他の構成は、図１７に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０２０４】
したがって、この図２３に示す読出／取込信号発生部の構成においては、先の図１８に示す動作波形図において、取込信号ＦＤＴ＜３：０＞に代えて取込信号ＦＤＴが各転送サイクルにおいて連続的に活性化されるだけであり、図１７に示す回路と同様の動作が行なわれ、４回の転送動作完了後レディ信号ＲＥＤＹがＬレベルに設定されて、転送動作が禁止される。
【０２０５】
図２４は、コラムスペアデコーダ帯２Ｅおよび中央制御帯ＣＣＴＢの要部の構成を概略的に示す図である。スペアデコーダ帯２Ｅにおいては、実施の形態１と同様、冗長情報保持回路２４ａおよび２４ｂと、ページ選択アドレスビットＣＡＢに従ってこれらの冗長情報保持回路２４ａおよび２４ｂの保持情報の一方を選択するセレクタ２５と、セレクタ２５の選択冗長情報をデコードしてシフト信号ＳＦＴＲおよびＳＦＴＷを生成するシフトデコーダ２６が設けられる。スペアデコード帯２Ｗにおいても同様の構成が設けられる。
【０２０６】
中央制御帯ＣＣＴＢにおいては、外部からのアドレス信号に従って列アドレス信号ＣＡを生成するコラムアドレスバッファ５０が設けられる。コラムアドレスバッファ５０からの最上位アドレスビットＣＡＢがページ選択アドレスビットとして用いられる。この場合、中央制御帯ＣＣＴＢに隣接して、スペアコラムデコーダ帯２Ｅが配置されている。したがって、データパス帯ＤＰＥを越えてページ選択アドレス信号ビットを、このスペアコラムデコーダ帯２Ｅのセレクタ２５に伝達する必要はなく、早いタイミングで、セレクタ２５の出力データを確定状態に設定することができ、Ｉ／Ｏ線対の切換を早いタイミングで行なうことができ、アクセス時間が改善される。
【０２０７】
Ｉ／Ｏ線対切換えが、データパス帯ＤＰＥおよびＤＰＷにおいてそれぞれ個々に行われる。
【０２０８】
以上のように、この発明の実施の形態４に従えば、ロウおよびコラムの冗長情報を記憶するヒューズ素子を、メモリセルアレイ外部に配置し、初期化動作時に、デコーダ帯に配置されたロウおよびコラム冗長情報保持回路に転送している。したがって、メモリセルアレイ外部に、集中して、配線が通過不能であるヒューズ素子を配置することができ、配線レイアウトにかかわらず、ヒューズ素子を配置することができ、多数のヒューズ素子を配置することができる。
【０２０９】
また、デコーダ帯には、冗長情報保持回路が配置されるだけであり、ヒューズ素子は配置されていないため、デコーダ帯の配線レイアウトが容易となる。また、メモリセルアレイブロックに対応してロウ／コラム冗長情報記憶／保持回路を配置し、通常動作時においては、ロウアクセスからコラムアクセスまでの間にコラムスペアデコーダ帯にコラム冗長情報を転送するため、メモリセルアレイブロック数変更時に応じて冗長情報記憶回路の数も変更されるため、不必要にヒューズ素子が配置されるのを防止することができ、面積増大を抑制することができる。
【０２１０】
また、中央制御帯に隣接してコラムスペアデコーダ帯を配置することができ、ページ選択アドレスをデータパスを越えて転送する必要がなく、アクセス時間を短縮することができる。
【０２１１】
なお、上述の説明においては、シフトリダンダンシー方式に従ってＩ／Ｏ線対を置換して、不良セルを救済している。しかしながら、スペアＩ／Ｏ線対と不良Ｉ／Ｏ線対とを置換するＩ／Ｏ置換方式であっても、本発明は適用可能である。シフト信号に代えて、スペアＩ／Ｏ線対と置換するためのＩ／Ｏ線対選択信号を生成する。また、スペアコラムと不良コラムとが置換されるコラム選択線置換方式の半導体記憶装置であっても、本発明は適用可能である。
【０２１２】
また、データ線は、書込データと読出データが、Ｉ／Ｏ線対を介して転送されている。しかしながら、書込データを伝達する書込データ線と読出データを伝達する読出データ線が別々に伝達されるＩ／Ｏ分離方式の半導体記憶装置であっても、本発明は、同様、適用可能である。
【０２１３】
【発明の効果】
以上のように、この発明に従えば、複数のメモリアレイブロックにそれぞれ物理的に対応して不良列の情報を記憶する複数の冗長情報格納回路を配置しており、メモリセルアレイブロック数変更時において、自動的に冗長情報格納回路の数も変更され、不要な冗長情報格納回路が配置されるのを防止することができ、面積増大を抑制することができる。
【０２１４】
また、この冗長情報格納回路として、不良列情報をプログラムして記憶するプログラム回路を配置することにより、不必要に、ヒューズ素子などのリンク素子で構成されるプログラム回路が配置されるのを防止することができ、面積増大を抑制することができる。
【０２１５】
また、情報格納回路として、対応のメモリアレイブロックの不良列情報を保持する保持回路を配置することにより、配線の通過不能なヒューズ素子を、メモリセルアレイ外部に集中して配置することができ、配線レイアウトが容易となる。
【０２１６】
また、冗長情報格納回路として、メモリアレイブロックそれぞれに対応して配置されるプログラム回路と、このプログラム回路の記憶情報を受けて保持する保持回路とで構成することにより、プログラム回路をメモリセルアレイ外部に集中して配置することができ、配線通過不能なヒューズ素子を効率的に配置することができる。また、アレイ内領域にヒューズ素子を配置する必要がなく、回路の配線レイアウトが容易となる。
【０２１７】
また、プログラム回路と保持回路とは対応のメモリアレイブロックの両側に対向して配置することにより、メモリアレイ外部に、通過不能なヒューズ素子を効率的に集中して配置することができ、配線レイアウトを考慮することなくヒューズ素子を効率的に多数配置することができる。また、アレイ内にヒューズ素子を配置する必要がなく、他の回路の配線レイアウトが容易となる。
【０２１８】
また、プログラム回路を対応のメモリアレイブロックの外側に配置することにより、他回路の配線レイアウトを考慮することなく効率的にヒューズ素子を配置することができる。
【０２１９】
また、行選択動作時、冗長情報格納回路の格納情報を保持回路に転送し、この保持回路に保持される冗長情報に従って、不良列救済の冗長置換情報を生成することにより、メモリセルアレイブロック数増大時においても、同時に選択されるメモリセルアレイブロックの数の保持回路を設けるだけでよく、保持回路の占有面積を低減することができる。また、行選択から列選択までの時間内に、冗長情報を転送するため、余裕を持って、選択メモリアレイブロックに対応する冗長情報を転送して保持することができる。
【０２２０】
また、アドレス信号に含まれるブロック選択信号の活性化に従って選択メモリアレイブロックの冗長情報を転送しており、冗長情報転送のために専用の信号を用いる必要がなく、冗長情報転送の制御が容易となる。
【０２２１】
また、通常動作モードと異なる特定動作モード時においては、この冗長情報の転送を禁止しており、誤った冗長情報が保持されるのを防止することができ、回路誤動作を防止することができる。
【０２２２】
また、行選択時に活性化されるロウ系制御信号を用い、冗長情報の取込および保持を制御しており、冗長情報の転送取込み保持に専用の信号を用いる必要がなく、制御が容易となる。また、行選択動作時に冗長情報を確実に転送することができる。
【０２２３】
冗長情報の転送方向と保持回路における冗長情報取込を行なわせるロウ系制御信号の転送方向を同一とすることにより、保持回路における冗長情報および取込用ロウ系制御信号に対するセットアップ／ホールド条件のマージンを十分に確保することができ、確実に、冗長情報を保持回路に取込むことができる。
【０２２４】
また、保持回路において、通常動作モードと異なる所定の動作モード時には冗長情報の取込を禁止することにより、回路誤動作を防止することができる。また、データメモリアレイブロックの冗長情報を少なくともブロック選択信号に従って選択して冗長情報転送線を介して転送し、かつこの行選択時行系制御信号に従って冗長情報転送線と平行に配置される取込制御線を介して保持回路に取込制御信号を伝達することにより、正確に、保持回路において、選択メモリアレイブロックに対応するコラム冗長情報を取込み保持することができる。
【０２２５】
また、通常動作モードと異なる所定の動作モード時には、この取込制御信号を非活性状態に維持することにより、特定動作モード時、複数の冗長情報が転送されて冗長情報の衝突が生じ、保持回路の保持内容が不定状態となるのを防止することができ、通常動作モード時における、冗長情報保持に悪影響を及ぼすのを防止することができる。
【０２２６】
また、冗長情報転送線を、ローカルバスおよびメインバスの階層構造とすることにより、メモリアレイブロック数が多い場合においても、高速で冗長情報を転送することができる。
【０２２７】
また、このローカル／メイン冗長情報転送バス構成において、ローカルバスを選択するグループ選択信号および保持回路に対する取込指示信号の転送方向を同一とすることにより、メインバス駆動タイミングと保持回路の保持タイミングのマージンを十分に確保することができ、正確に、冗長情報を取込み保持することができる。
【０２２８】
また、メモリアレイブロックに物理的に対応して、不良行および不良セル救済のための冗長情報を有する冗長情報記憶回路を配置し、また、メモリアレイブロックに物理的に対応して対応のメモリアレイブロックの不良行および不良列情報を保持する複数の冗長情報保持回路とを設け、初期化動作時に、この冗長情報記憶回路から冗長情報保持回路へ冗長情報を転送することにより、メモリアレイブロック数に応じて冗長情報記憶回路を配置するだけでよく、面積増大を抑制することができる。また、冗長情報記憶回路を、メモリアレイブロックの外部に配置することにより、冗長情報を記憶するヒューズ素子を一括してメモリアレイ外部に配置でき、他回路の配線レイアウトが容易となる。また、ヒューズ素子配置を、他回路の配線を考慮する必要がなく、ヒューズ素子を効率的に配置することができる。
【０２２９】
また、冗長情報の転送を初期化時に実行される行選択時に実行することにより、この冗長情報転送のための特別の動作シーケンスを設ける必要がなく、初期化を高速化することができる。
【０２３０】
また、転送動作の制御を、この行選択時に生成される行系制御信号に従って行なうことにより、転送のための制御信号を新たに生成する必要がなく、正確に、行選択時に、冗長情報の転送／保持を行なうことができる。
【０２３１】
また、この転送制御時に、行選択回数をカウントするカウンタを用いることにより、正確に、冗長情報の転送を行なった後に、冗長情報の転送を完了させることができ、正確に冗長情報保持回路に必要な冗長情報を格納することができる。
【０２３２】
また、この冗長情報保持回路を転送指示に従ってシフト動作を行なうシフトレジスタで構成することにより、冗長情報保持回路を選択するための信号が不要となり、冗長情報転送／保持のための制御が容易となる。
【図面の簡単な説明】
【図１】この発明の実施の形態１に従う半導体記憶装置の全体の構成を概略的に示す図である。
【図２】この発明の実施の形態１において用いられるヒューズ読出回路の構成の一例を示す図である。
【図３】図１に示す冗長コラムヒューズ帯およびコラムスペアデコーダ帯の構成を概略的に示す図である。
【図４】この発明の実施の形態１に従う半導体記憶装置の構成をより具体的に示す図である。
【図５】この発明の実施の形態１に従って半導体記憶装置のコラム冗長デコーダ帯およびデータパスおよび中央制御帯の要部の構成を概略的に示す図である。
【図６】図５および図６に示す回路の冗長情報転送動作を示すタイミング図である。
【図７】図４および図５に示す冗長情報保持回路の冗長情報のセットアップ／ホールド条件を示す図である。
【図８】この発明の実施の形態２に従う半導体記憶装置の全体の構成を概略的に示す図である。
【図９】図８に示す冗長ロウ／コラムヒューズ帯の構成を概略的に示す図である。
【図１０】図８に示すデコーダ帯のデコードブロックの要部の構成を概略的に示す図である。
【図１１】図８に示すコラム冗長保持ブロックの構成を概略的に示す図である。
【図１２】図９に示す冗長情報記憶回路の構成をより具体的に示す図である。
【図１３】図１０および図１１に示す冗長情報保持回路の具体的構成を示す図である。
【図１４】この発明の実施の形態２における半導体記憶装置の冗長情報転送動作を示すタイミング図である。
【図１５】この発明の実施の形態２における中央制御帯のロウ系制御信号発生部の構成を概略的に示す図である。
【図１６】図１５に示す回路の動作を示すタイミング図である。
【図１７】この発明の実施の形態２に従うヒューズデータ読出および取込信号を発生する部分の構成を概略的に示す図である。
【図１８】図１７に示す回路の動作を示すタイミング図である。
【図１９】この発明の実施の形態３に従う半導体記憶装置の要部の構成を概略的に示す図である。
【図２０】この発明の実施の形態４に従う半導体記憶装置の全体の構成を概略的に示す図である。
【図２１】図２０に示す半導体記憶装置のデコーダブロックおよびロウ／コラムヒューズブロックの構成の一例を示す図である。
【図２２】図２１に示す回路の転送動作を示すタイミング図である。
【図２３】図２１に示すヒューズデータ読出信号およびヒューズデータ取込信号を発生する部分の構成を概略的に示す図である。
【図２４】図２０に示すコラムスペアデコーダ帯および中央制御帯の要部の構成を概略的に示す図である。
【図２５】従来の半導体記憶装置の全体の構成を概略的に示す図である。
【図２６】従来の半導体記憶装置の不良列救済を示す図である。
【図２７】従来の半導体記憶装置の不良列救済を示す図である。
【図２８】従来のコラム冗長情報発生部の構成を概略的に示す図である。
【符号の説明】
１Ｗ０−１Ｗ７，１Ｅ０−１Ｅ７　コラムヒューズブロック、２Ｗ，２Ｅ　コラムスペアデコーダ帯、３Ｗ，３Ｅ　データパス帯、ＣＣＴＢ　中央制御帯、５Ｗ，５Ｅ　コラムヒューズ帯、ＤＥＢ０−ＤＥＢ７　デコーダブロック、ＭＢＷ０−ＭＢＷ１１，ＭＢＥ０−ＭＢＥ３１　メモリセルアレイブロック、ＭＡＥ，ＭＡＷ　メモリアレイ、１０　ヒューズ読出回路、１２　バッファ回路、２０−０〜２０−７　冗長情報記憶転送回路、２２ａ，２２ｂ　冗長情報転送バス、２４ａ，２４ｂ　冗長情報保持回路、２５　セレクタ、２６　シフトデコーダ、２８　冗長情報記憶回路、２９　転送回路、３０　デコーダ、３２　ラッチ回路、３４，３６　ＡＮＤ回路、３８　ドライブ回路、４０　取込信号線、５０　コラムアドレス入力バッファ、ＲＣＳ０−ＲＣＳ３１　ロウ／コラムヒューズブロック、ＨＷＢ，ＨＥＢ　コラム冗長情報保持帯、６０　ヒューズデータ転送バス、ＨＥ０−ＨＥ３１，ＨＷ０−ＨＷ３１　コラム冗長情報保持ブロック、６２ａ，６２ｄ　コラム冗長情報記憶回路、６２ｂ，６２ｃ　ロウ冗長情報記憶回路、６４ａ，６４ｂ　ロウ冗長情報保持回路、６６，６６ａ，６６ｂ　コラム冗長情報保持回路、６２ａａ，６２ｂａ，６２ｃａ，６２ｄａ　ヒューズ素子、６０ａ　ヒューズデータ転送線、６６ａａ、６４ａａ，６４ｂａ，６６ｂａ　フリップフロップ回路、１００　２ビットバイナリカウンタ、１０１　デコーダ、１０２，１０４，１１０　ゲート回路、１０３，１０５，１０６　ＡＮＤ回路、１０７　ＥＸＯＲ回路、１０８，１０９　フリップフロップ、ＬＢ０−ＬＢ３　ローカルバス、ＭＢ０，ＭＢ１　メインバス、ＭＤＲ０−ＭＤＲ３　メインバスドライバ、１６４ａａ，１６４ｂａ，１６６ａａ，１６６ｂａ　フリップフロップ回路、１６６ａ，１６６ｂ　コラム冗長情報保持回路、１６４ａ，１６４ｂ　ロウ冗長情報保持回路。

Claims

各々が行列状に配列される複数のメモリセルを有する複数のメモリアレイブロック、および
各前記メモリアレイブロックに物理的に対応して分散して配置され、各々が対応のメモリアレイブロックの不良列を特定する冗長情報を記憶する複数の冗長情報格納回路を備える、半導体記憶装置。
各前記冗長情報格納回路は、前記対応のメモリブロックの不良列の情報をプログラムして記憶するプログラム回路を備える、請求項１記載の半導体記憶装置。
各前記冗長情報格納回路は、前記対応のメモリアレイブロックの冗長情報を保持する保持回路を備える、請求項１記載の半導体記憶装置。
各前記冗長情報格納回路は、
前記対応のメモリアレイブロックの冗長情報をプログラムにより記憶するプログラム回路と、
前記プログラム回路の記憶情報を受けて保持する保持回路とを備える、請求項１記載の半導体記憶装置。
前記プログラム回路と前記保持回路とは対応のメモリアレイブロックに関して対向して配置される、請求項４記載の半導体記憶装置。
前記プログラム回路は、対応のメモリアレイブロックの外側に配置される、請求項２または４記載の半導体記憶装置。
行選択時、アドレス信号に従って、選択されたメモリアレイブロックに対応して配置される冗長情報格納回路の格納情報を転送する転送回路と、
前記転送回路から転送された冗長情報を保持する保持回路と、
活性化時、少なくとも前記保持回路の保持情報に従って不良列救済の冗長置換情報を生成するスペアデコード回路とをさらに備える、請求項１記載の半導体記憶装置。
前記アドレス信号に従って、選択メモリアレイブロックを指定するブロック選択信号を生成するブロック選択回路をさらに備え、
前記転送回路は、前記ブロック選択信号の活性化に応答して前記選択メモリアレイブロックの冗長情報を転送する、請求項７記載の半導体記憶装置。
データアクセスが行なわれる通常動作モードと異なる特定動作モードを指定する特定動作モード指示信号に応答して、前記転送回路を非活性状態に維持する禁止回路をさらに備える、請求項７記載の半導体記憶装置。
前記保持回路は、少なくとも行選択時に活性化されるロウ系制御信号に従って、与えられた冗長情報を取込み保持する、請求項７記載の半導体記憶装置。
前記転送回路は、
各前記メモリアレイブロックに対応して配置され、各々が活性化時、対応の冗長情報格納回路の格納情報を出力するドライブ回路を備え、
前記ドライブ回路から前記保持回路への冗長情報転送方向と前記保持回路に取込を行なわせるロウ系制御信号の転送方向は同一である、請求項１０記載の半導体記憶装置。
前記保持回路は、データアクセスが行なわれる通常動作モードと異なる所定の動作モード時には冗長情報の取込動作が禁止される、請求項１１記載の半導体記憶装置。
各前記メモリアレイブロックに対応して配置され、活性化時、対応の冗長情報格納回路の格納情報を冗長情報転送線に伝達する複数の転送ドライブ回路と、
各前記メモリアレイブロックに対応して配置され、行選択動作時、少なくともブロック選択信号に従って対応の転送ドライブ回路を活性化する複数の転送制御回路と、
前記冗長情報転送線を転送された冗長情報を取込み保持する保持回路と、
前記行選択動作時、少なくとも予め定められた行系制御信号に従って前記冗長情報転送線と平行に配置された取込制御線を介して前記保持回路に対し、取込制御信号を転送する取込制御回路を備え、前記取込制御信号および前記冗長情報転送線の冗長情報の転送方向は同じである、請求項１記載の半導体記憶装置。
前記取込制御回路は、データアクセスが行なわれる通常動作モードと異なる所定の動作モードを指定する特定動作モード指示信号の活性化時、前記取込制御信号を非活性状態に維持する、請求項１３記載の半導体記憶装置。
前記メモリアレイブロックは複数のグループに分割され、
前記半導体記憶装置は、さらに、
各前記グループに対応して配置される複数のローカルバスと、
各前記メモリアレイブロックに対応して配置され、活性化時、対応の冗長情報格納回路の格納情報を対応のローカルバスに伝達する複数の転送ドライブ回路と、
各前記ローカルバスに対応して配置され、活性化時、対応のローカルバスの冗長情報に従ってメインバスを駆動する複数のドライブ回路と、
前記メインバスの冗長情報を取込み保持する保持回路を備える、請求項１記載の半導体記憶装置。
行選択時、アドレス信号に従って生成されたグループ選択信号を前記複数のドライブ回路へ転送する転送制御回路と、
前記行選択時、少なくとも行系制御信号に従って生成された取込指示信号を前記保持回路へ転送する取込制御ドライブ回路をさらに備え、前記グループ選択信号および前記取込指示信号は同一方向に沿って転送される、請求項１５記載の半導体記憶装置。
各々が、行列状に配列される複数のメモリセルを有する複数のメモリアレイブロック、
各前記メモリアレイブロックに物理的に対応して配置され、各々が対応のメモリアレイブロックの不良行および不良列を特定する冗長情報を記憶する複数の冗長情報記憶回路、
各前記メモリアレイブロックに物理的に対応して配置され、各々が対応のメモリアレイブロックの不良行および不良列の情報を保持する複数の冗長情報保持回路、
前記冗長情報記憶回路と前記冗長情報保持回路との間で冗長情報を転送する転送回路、および
内部回路の初期化動作時、前記転送回路の転送動作を制御する転送制御回路を備える、半導体記憶装置。
前記転送制御回路は、前記初期化動作時に実行される行選択時に、前記転送回路を活性化する、請求項１７記載の半導体記憶装置。
前記転送制御回路は、前記行選択時に生成される行系制御信号に従って前記転送回路を活性化する、請求項１８記載の半導体記憶装置。
前記転送制御回路は、前記初期化動作時の行選択回数をカウントするカウント回路を備える、請求項１８記載の半導体記憶装置。
前記転送制御回路は、前記カウント回路のカウント値が所定値に到達するとカウント動作および前記転送回路の活性化を停止し、転送完了指示信号を生成する、請求項２０記載の半導体記憶装置。
各前記冗長情報保持回路は、不良行情報を保持する冗長行情報保持回路と、不良列情報を保持する冗長列情報保持回路とを含み、前記冗長行情報保持回路と前記冗長列情報保持回路とは前記転送制御回路からの転送指示に従って保持情報を順次シフトするシフトレジスタを構成する、請求項１７記載の半導体記憶装置。