JP2010225236A - 半導体記憶装置 - Google Patents

Abstract

【課題】リダンダンシ領域を搭載した半導体記憶装置において、消費電力を増加させることなく、ｔＲＣ（Row Cycle Time）を短縮することが可能な半導体記憶装置を提供することを目的とする。
【解決手段】半導体記憶装置は、リダンダンシを使用する低消費電力モードと、リダンダンシを使用しない高速動作モードとを有し、低消費電力モードと高速動作モードとで、メモリセルを選択するためのセルアレイ制御信号を発行するタイミングを変更するための遅延量可変回路４を備えている。
【選択図】図２−１

Description

本発明は、半導体記憶装置に関する。

従来、消費電力と実装面積が小さいという利点から、ＳＲＡＭの代替を目指した高速ランダムアクセス用の混載メモリの重要性が増している。一般的な混載メモリでは、ＲｏｗリダンダンシとＣｏｌｕｍｎリダンダンシを搭載することで、歩留まりを向上させている。

ここで、リダンダンシを搭載した場合、外部から入力されるアドレスが救済対象になっているか否かを判断しなくてはならない。Ｒｏｗリダンダンシを搭載する場合には、予めメモリマクロが保持している不良ローアドレス情報と、外部から入力されるローアドレスとをアドレス比較器で比較する必要がある（例えば、特許文献１参照）。かかるアドレス比較器の不良ローアドレス情報と外部から入力されるローアドレスとの比較には、時間を要するため、混載メモリのｔＲＣ（Row Cycle Time）が長くなり、パフォーマンスが低下するという問題がある。

また、Ｃｏｌｕｍｎリダンダンシを搭載する場合には、シフトリダンダンシ方式を採用する場合、データがシフトスイッチを経由する必要がある。かかるシフトスイッチの経由には時間を要するため、混載メモリのｔＲＣ（Row Cycle Time）が長くなり、パフォーマンスが低下するという問題がある。

また、ＲｏｗリダンダンシとＣｏｌｕｍｎリダンダンシの両者を搭載する方法の他に、Ｒｏｗリダンダンシの代わりにＥＣＣを搭載することで歩留まりを向上させる技術も提案されている。しかしながら、ＥＣＣを使用するとｔＲＣを短縮できるが、消費電力と実装面積が増加するという問題がある。

特開平１０−４０６９４号公報

本発明は、上記に鑑みてなされたものであって、リダンダンシを使用する半導体記憶装置において、消費電力を増加させることなく、ｔＲＣ（Row Cycle Time）を短縮することが可能な半導体記憶装置を提供することを目的とする。

本発明の一態様によれば、複数のメモリセルを有する通常領域と、複数のメモリセルを有するリダンダンシ領域とを備えた半導体記憶装置において、前記通常領域および前記リダンダンシ領域を使用する第１のモードと、前記通常領域のみを使用し、前記リダンダンシ領域を使用しない第２モードと、を有し、前記第１モードと前記第２モードとで、前記メモリセルを選択するためのセルアレイ制御信号を発行するタイミングを変更するための遅延手段を備えた半導体記憶装置が提供される。

本発明によれば、通常領域およびリダンダンシ領域を使用する第１のモードと、通常領域のみを使用し、リダンダンシ領域を使用しない第２モードと、を有し、遅延手段は、第１モードと第２モードとで、メモリセルを選択するためのセルアレイ制御信号を発行するタイミングを変更することとしたので、消費電力を増加させることなく、ｔＲＣ（Row Cycle Time）を短縮することが可能な半導体記憶装置を提供することが可能となるという効果を奏する。

図１−１は、本実施の形態に係る半導体記憶装置の基本構成を示す図である。 図１−２は、本実施の形態に係る半導体記憶装置の基本構成の変形例を示す図である。 図２−１は、図１−１の半導体記憶装置のＲｏｗ系パスの詳細な構成を示す図である。 図２−２は、図２−１の半導体記憶装置のＲｏｗ系パスにおいて、ローカルモード選択信号ＬＭＯＤＥｎ＝Ｈ（低消費電力モード）の場合の動作を説明するための図である。 図２−３は、図２−１の半導体記憶装置のＲｏｗ系パスにおいて、ローカルモード選択信号ＬＭＯＤＥｎ＝Ｌ（高速動作モード）の場合の動作を説明するための図である。 図２−４は、図２−１の半導体記憶装置のＲｏｗ系パスが低消費電力モードの場合に、スペアワード線を選択する場合のタイミングチャートを示す図である。 図２−５は、図２−１の半導体記憶装置のＲｏｗ系パスが低消費電力モードの場合に、ノーマルワード線を選択する場合のタイミングチャートを示す図である。 図２−６は、図２−１の半導体記憶装置のＲｏｗ系パスが高速動作モードの場合のタイミングチャートを示す図である。 図２−１のスペアワード線用回路ブロックおよびノーマルワード線用回路ブロックの詳細な構成を示す図である。 図４−１は、本実施の形態の半導体記憶装置において、リフレッシュ制御系に関する回路を追加した図を示している。 図４−２は、図４−１の半導体記憶装置の低消費電力モードの場合のタイミングチャートを示す図である。 図４−３は、図４−１の半導体記憶装置の高速動作モードの場合のタイミングチャートを示す図である。 図５−１は、図１−１の半導体記憶装置のＣｏｌｕｍｎ系パスの詳細な構成を示す図である。 図５−２は、図５−１の半導体記憶装置のＣｏｌｕｍｎ系パスの低消費電力モードの場合におけるライト動作のタイミングチャートを示す図である。 図５−３は、図５−１の半導体記憶装置のＣｏｌｕｍｎ系パスの高速動作モードの場合におけるライト動作のタイミングチャートを示す図である。 図５−４は、図５−１の半導体記憶装置のＣｏｌｕｍｎ系パスの低消費電力モードの場合におけるリード動作のタイミングチャートを示す図である。 図５−５は、図５−１の半導体記憶装置のＣｏｌｕｍｎ系パスの高速動作モードの場合におけるリード動作のタイミングチャートを示す図である。 図６−１は、リダンダンシを使用する低消費電力モードからリダンダンシを使用しない高速動作モードへの移行手順を示す図である。 図６−２は、リダンダンシを使用しない高速動作モードからリダンダンシを使用する低消費電力モードへの移行手順を示す図である。 図７−１は、Ｒｏｗリダンダンシを使用する低消費電力モードからＲｏｗリダンダンシを使用しない高速動作モードへの移行手順を示す図である。 図７−２は、Ｒｏｗリダンダンシを使用しない高速動作モードからＲｏｗリダンダンシを使用する低消費電力モードへの移行手順を示す図である。 図８−１は、カラムリダンダンシを使用する低消費電力モードからカラムリダンダンシを使用しない高速動作モードへの移行手順を示す図である。 図８−２は、カラムリダンダンシを使用しない高速動作モードからカラムリダンダンシを使用する低消費電力モードへの移行手順を示す図である。 図９は、低消費電力モードから高速動作モードへ移行する際のデータコピーの様子を説明するための模式図である。 図１０は、高速動作モードから低消費電力モードへ移行する際のデータコピーの様子を示す模式図である。

以下に、この発明にかかる半導体記憶装置の実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。また、下記実施の形態における構成要素には、当業者が容易に想定できるものまたは実質的に同一のものが含まれる。

（半導体記憶装置の基本構成）
本実施の形態の半導体記憶装置として、ランダムアクセス用混載メモリを例示して説明する。本実施の形態の半導体記憶装置は、高速ランダムアクセスと低消費電力化を両立させたものである。例えば、キャッシュなどのアプリケーションでは、一般的に混載メモリは絶えず連続してアクセスされるものではなく、頻繁にアクセスされる時間帯とアクセスが少ない時間帯が存在する。アクセスが少ない時間帯の待機電力を削減する方法として、この時間帯でのリフレッシュ回数を減らすことが全体の消費電力削減に大きく貢献する。

本実施の形態の半導体記憶装置では、高速動作を要求されない場合には（アクセスされない時間帯も含む。以下、「低消費電力モード」と称する）、リダンダンシを使用してリテンション不良等のセルを救済することにより、リフレッシュ回数を抑制して消費電力を低減する。他方、高速動作が要求される場合（以下、「高速動作モード」と称する）には、リダンダンシを使用せずに、ｔＲＣ（Row Cycle Time）を短くすることでパフォーマンスを向上させる。

図１−１は、本実施の形態に係る半導体記憶装置の基本構成を示す図である。同図に示す半導体記憶装置は、リダンダンシを使用する低消費電力モードと、リダンダンシを使用しない高速動作モードとを有しており、セルアレイ１と、メモリ制御回路２と、リダンダンシ線選択回路３と、遅延量可変回路４と、セルアレイ制御回路５とを備えている。

セルアレイ１は、複数のメモリセルを有する通常領域、複数のメモリセルを有するリダンダンシ領域、センスアンプ、およびワード線ドライバ等を備えている。

メモリ制御装置２は、例えば、一般的なメモリコントローラやＣＰＵ等で構成することができ、メモリの動作を制御する回路であれば如何なる回路でもよい。メモリ制御装置２は、外部入力信号をリダンダンシ線選択回路３および遅延量可変回路４に出力する。また、メモリ制御回路２は、低消費電力モード（第１のモード）または高速動作モード（第２のモード）を選択するためのモード選択信号をリダンダンシ線選択回路３および遅延量可変回路４に出力する。このモード選択信号により、リダンダンシ線選択回路３の使用の有無と遅延量可変回路４の遅延量が変更される。

リダンダンシ線選択回路３は、モード選択信号が低消費電力モードを選択する場合は、外部入力信号に基づいて、リダンダンシ線選択信号をセルアレイ１に出力する一方、モード選択信号が高速動作モードを選択する場合は、リダンダンシ線選択信号をセルアレイ１に出力しない。すなわち、リダンダンシ線選択回路３は、モード選択信号が低消費電力モードを選択する場合は使用され、モード選択信号が高速動作モードを選択する場合は使用されない。

遅延量可変回路４は、入力信号の遅延量を設定するための回路であり、モード選択信号が低消費電力モードを選択する場合は、遅延量を大に設定し、モード選択信号が高速動作モードを選択する場合は、遅延量を小（または「０」）に設定し、外部入力信号を設定した遅延量だけ遅延させて、セルアレイ制御回路５に出力する。すなわち、遅延量可変回路４は、低消費電力モードの場合は、高速動作モードに比して遅延量を大きく設定し、低消費電力モードと高速動作モードとで、セルアレイ制御信号を発行するタイミングを変更している。

セルアレイ制御回路５は、遅延量可変回路４を通過した外部入力信号に基づいて、メモリセルを選択するためのセルアレイ制御信号を生成して、セルアレイ１に出力する。

図１−２は、本実施の形態に係る半導体記憶装置の基本構成の変形例を示す図である。図１−１では、遅延量可変回路４の後段にセルアレイ制御回路５を配置する構成としたが、図１−２に示すように、セルアレイ制御回路５の後段に遅延量可変回路４を配置する構成としてもよい。図１−２において、セルアレイ制御回路５は、外部入力信号に基づいてセルアレイ制御信号を生成して、遅延量可変回路４に出力する。遅延量可変回路４は、入力されるセルアレイ制御信号を設定した遅延量だけ遅延させて、セルアレイ１に出力する。

本実施の形態の半導体記憶装置によれば、リダンダンシを使用する低消費電力モードと、リダンダンシを使用しない高速動作モードとを有し、低消費電力モードと高速動作モードとで、メモリセルを選択するためのセルアレイ制御信号を発行するタイミングを変更するための遅延量可変回路４を備えているので、高速動作モード時のｔＲＣを、低消費電力モード時のｔＲＣに比して短くすることが可能となる。

なお、ここでは、２つのモードを設け、遅延量可変回路４の遅延量を２段階に設定することにしたが、３つ以上のモードを設け、遅延量可変回路４の遅延量を３段階に設定することにしてもよい。

（半導体記憶装置のＲｏｗ系パス）
図２−１〜図２−６を参照して、上記図１−１の半導体記憶装置のＲｏｗ系パスについて説明する。図２−１は、図１−１の半導体記憶装置のＲｏｗ系パスの詳細な構成を示す図である。図２−１において、説明の簡単のため、Ｃｏｌｕｍｎ系パスの図示を省略している。

図２−１に示すように、半導体記憶装置のＲｏｗ系パスは、ローラッチ１１と、スペアワード線用回路ブロック１２と、ノーマルワード線用回路ブロック１３とを備えている。

セルアレイ１は、メモリセルＭＣと、ノーマルビット線ＢＬと、スペアビット線ＳＢＬと、ノーマルワード線ＮＷＬと、スペアワード線ＳＷＬと、スペアワードドライバ１４と、ノーマルワードドライバ１５とを備えている。

スペアワード線ＳＷＬは、ローリダンダンシ領域ＲＲＤＡＲＥＡとローカラムリダンダンシ領域ＲＣＲＤＡＲＥＡに存在するメモリセルを選択するために利用される。ノーマルワード線ＮＷＬは、通常領域ＮＭＬＡＲＥＡとカラムリダンダンシ領域ＣＲＤＡＲＥＡに存在するメモリセルを選択するために利用される。

スペアビット線ＳＢＬは、カラムリダンダンシ領域ＣＲＤＡＲＥＡとローカラムリダンダンシ領域ＲＣＲＤＡＲＥＡに存在するメモリセルを選択するために利用される。ノーマルビット線ＢＬは、通常領域ＮＭＬＡＲＥＡとローリダンダンシ領域ＲＲＤＡＲＥＡに存在するメモリセルＭＣを選択するために利用される。

スペアワードドライバ１４は、スペアワード線活性化信号ＳＷＬＡＣＴｎに基づいて、スペアワード線ＳＷＬをドライブする。ノーマルワードドライバ１５は、ノーマルワード線活性化信号ＮＷＬＡＣＴｎに基づいて、ノーマルワード線ＮＷＬをドライブする。

ローラッチ１１は、ロークロックＣＬＫＲに同期して、ローアドレスＲＡとモード選択信号ＭＯＤＥｎをラッチし、ラッチしたローアドレスＲＡをローカルアドレスＬＲＡとして、また、ラッチしたモード選択信号ＭＯＤＥｎをローカルモード選択信号ＬＭＯＤＥとして、スペアワード線用回路ブロック１２およびノーマルワード線用回路ブロック１３に出力する。

ローカルモード選択信号ＬＭＯＤＥｎは、ローリダンダンシ使用の有無とノーマルワード線活性化信号ＮＷＬＡＣＴｎに付加する遅延量を制御するための信号である。

スペアワード線用回路ブロック１２は、スペアワード線を活性化させる回路ブロックであり、ローカルモード信号ＬＭＯＤＥｎ＝Ｈ（低消費電力モード）の場合は、入力されたローアドレスＲＡを不良ローアドレス情報と比較し、一致した場合はリダンダンシイネーブル信号ＲＤＥＮｎを活性化してスペアワード線活性化信号ＳＷＬＡＣＴｎのみを活性化し、一致しなかった場合は、リダンダンシイネーブル信号ＲＤＥＮｎを非活性化してノーマルワード線活性化信号ＮＷＬＡＣＴｎのみを活性化する。

ここで、リダンダンシイネーブル信号ＲＤＥＮｎは、不良ローアドレス情報とローアドレスＬＲＡを比較した後にしか発行できない。したがって、このリダンダンシイネーブル信号ＲＤＥＮｎを発行するパスがｔＲＣ（Ｒｏｗ Ｃｙｃｌｅ Ｔｉｍｅ）を決めるＲｏｗ系のクリティカルパスとなる。

他方、スペアワード線用回路ブロック１２は、ローカルモード信号ＬＭＯＤＥｎ＝Ｌ（高速動作モード）の場合は使用されない（リダンダンシイネーブル信号ＲＤＥＮｎは発行されない）。

ノーマルワード線用回路ブロック１３は、ノーマルワード線ＮＷＬを活性化させる回路ブロックであり、ローアドレスＬＲＡと、リダンダンシイネーブル信号ＲＤＥＮｎとに基づいて、ノーマルワード線活性化信号ＮＷＬＡＣＴｎを出力する。ノーマルワード線用回路ブロック１３は、ローカルモード選択信号ＬＭＯＤＥｎに応じて、その遅延量を切り替え、ローカルモード信号ＬＭＯＤＥｎ＝Ｈの場合（低消費電力モード）には、リダンダンシイネーブル信号ＲＤＥＮｎが発行されるのを待つのに十分な遅延量を設定する。他方、ノーマルワード線用回路ブロック１３は、ローカルモード信号ＬＭＯＤＥｎ＝Ｌの場合（高速動作モード）には、リダンダンシイネーブル信号ＲＤＥＮｎの発行を待たずに、ノーマルワード線活性化信号ＮＷＬＡＣＴｎを活性化して良いので、遅延量を低消費電力モードの場合よりも小さく設定する。

図２−２は、図２−１の半導体記憶装置のＲｏｗ系パスにおいて、ローカルモード選択信号ＬＭＯＤＥｎ＝Ｈ（低消費電力モード）の場合の動作を説明するための図である。図２−２において、ローカルモード選択信号ＬＭＯＤＥｎ＝Ｈの場合は、ローリダンダンシを利用する低消費電力モードとなる。同図の太線は、ｔＲＣ（Row Cycle Time）のクリティカルパスを示している。上述しように、ワード線ＷＬが活性化されるのは、半導体記憶装置が保持している不良ローアドレス情報とローカルローアドレスＬＲＡを比較した後のリダンダンシイネーブル信号ＲＤＥＮｎ発行後になるので、ｔＲＣ（Row Cycle Time）は、Ｒｏｗリダンダンシを使用しない場合（高速動作モード）よりも長くなる。

図２−３は、図２−１の半導体記憶装置のＲｏｗ系パスにおいて、ローカルモード選択信号ＬＭＯＤＥｎ＝Ｌ（高速動作モード）の場合の動作を説明するための図である。図２−３において、ローカルモード選択信号ＬＭＯＤＥｎ＝Ｌの場合は、Ｒｏｗリダンダンシを利用しない高速動作モードとなる。同図の太線は、ｔＲＣ（Row Cycle Time）のクリティカルパスを示している。

高速動作モードの場合は、リダンダンシイネーブル信号ＲＤＥＮｎを使用しないため、リダンダンシイネーブル信号ＲＤＥＮｎの発行を待たずに、ノーマルワード線ＮＷＬを活性化できるので、ｔＲＣ（Row Cycle Time）はＲｏｗリダンダンシを使用した場合（低消費電力モード）よりも短くなる。

図２−４は、図２−１の半導体記憶装置のＲｏｗ系パスが低消費電力モードの場合（図２−２に対応）に、スペアワード線を選択する場合のタイミングチャートを示す図である。図２−４において、（ａ）はロークロックＣＬＫＲ、（ｂ）はモード選択信号ＭＯＤＥｎ、（ｃ）はローアドレスＲＡ、（ｄ）はローカルモード選択信号ＬＭＯＤＥｎ、（ｅ）はローカルアドレスＬＲＡ、（ｆ）はリダンダンシイネーブル信号ＲＤＥＮｎ、（ｇ）はスペアワード線活性化信号ＳＷＬＡＣＴｎを示している。

時刻ｔ１において、ローラッチ１１でロークロックＣＬＫＲに同期してモード選択信号ＭＯＤＥｎとローアドレスＲＡがラッチされて、ローカルモード選択信号ＬＭＯＤＥｎとローカルローアドレスＬＲＡとして出力される。そして、時刻ｔ２において、リダンダンシイネーブル信号ＲＤＥＮｎが「Ｌ」となり活性化された後、時刻ｔ３において、スペアワード線活性化信号ＳＷＬＡＣＴｎは「Ｌ」となり活性化される。

図２−５は、図２−１の半導体記憶装置のＲｏｗ系パスが低消費電力モードの場合（図２−２に対応）に、ノーマルワード線を選択する場合のタイミングチャートを示す図である。図２−５において、（ａ）はロークロックＣＬＫＲ、（ｂ）はモード選択信号ＭＯＤＥｎ、（ｃ）はローアドレスＲＡ、（ｄ）はローカルモード選択信号ＭＯＤＥｎ、（ｅ）はローカルアドレスＬＲＡ、（ｆ）はリダンダンシイネーブル信号ＲＤＥＮｎ、（ｇ）はノーマルワード線活性化信号ＮＷＬＡＣＴｎを示している。

時刻ｔ１において、ローカルラッチ１１で、ロークロックＣＬＫＲに同期してモード選択信号ＭＯＤＥｎとローアドレスＲＡがラッチされて、ローカルモード選択信号ＬＭＯＤＥｎとローカルローアドレスＬＲＡとして出力される。そして、時刻ｔ２において、リダンダンシイネーブル信号ＲＤＥＮｎが「Ｈ」を維持するので、時刻ｔ３において、ノーマルワード線活性化信号ＮＷＬＡＣＴｎは「Ｌ」となり活性化される。

図２−６は、図２−１の半導体記憶装置のＲｏｗ系パスが高速動作モードの場合（図２−４に対応）のタイミングチャートを示す図である。時刻ｔ１において、ローカルラッチ１１で、ロークロックＣＬＫＲに同期してモード選択信号ＭＯＤＥｎとローアドレスＲＡがラッチされて、ローカルモード選択信号ＬＭＯＤＥｎとローカルローアドレスＬＲＡとして出力される。時刻ｔ３’において、ノーマルワード線活性化信号ＮＷＬＡＣＴｎは「Ｌ」となり活性化される。高速動作モードでは、ローリダンダンシは使用しないので、リダンダンシイネーブル信号ＲＤＥＮｎの発行を待つ必要はない。従って、ノーマルワード線活性化信号ＮＷＬＡＣＴｎを「Ｌ」に活性化するタイミングは低消費電力モードの場合よりも早くすることができる。すなわち、ローアドレスＲＡをラッチしてからノーマルワード線活性化信号ＮＷＬＡＣＴｎを発行するまでの時間（ｔ３’−ｔ１）は、図２−５に示す低消費電力モードの場合の時間（ｔ３―ｔ１）よりも短くすることができ、ｔＲＣを短縮することが可能となる。

図３は、図２−１のスペアワード線用回路ブロック１２およびノーマルワード線用回路ブロック１３の詳細な構成を示す図である。同図において、スペアワード線用回路ブロック１２は、比較器２１と、ＮＡＮＤゲート２２と、インバータ２３と、ＮＡＮＤゲート２４を備えている。ノーマルワード線用回路ブロック１３は、ローアドレスディレイ回路３１と、ローアドレスデコーダ３２と、ＮＡＮＤゲート３３とを備えている。

ローカルローアドレスＬＲＡが、比較器２１およびローアドレスディレイ回路３１に入力される。比較器２１は、ローカルローアドレスＬＲＡと不良ローアドレス情報が一致してローカルローアドレスＬＲＡが救済すべきアドレスと判断すると、ヒット信号ＲＤＥＮｐｘをＮＡＮＤゲート２２に出力する。また、比較器２１は、リダンダンシローアドレスＲＤＲＡをＮＡＮＤゲート２４に出力する。ＮＡＮＤゲート２２は、ヒット信号ＲＤＥＮｐｘとローカルモード選択信号ＬＭＯＤＥｎのＮＡＮＤ出力をリダンダンシイネーブル信号ＲＤＥＮｎとして、インバータ２３およびＮＡＮＤゲート３３に出力する。インバータ２３は、リダンダンシイネーブル信号ＲＤＥＮｎを反転させたリダンダンシイネーブル信号ＲＤＥＮｐをＮＡＮＤゲート２４に出力する。ＮＡＮＤゲート２４は、リダンダンシイネーブル信号ＲＤＥＮｐとリダンダンシローアドレスＲＤＲＡのＮＡＮＤ出力をスペアワード線活性化信号ＳＷＬＡＣＴｎとして出力する。

ローアドレスディレイ回路３１は、入力されるローカルローアドレスＬＲＡを、ローカルモード選択信号ＬＭＯＤＥｎに応じた遅延量だけ遅延させて、遅延ローカルローアドレスＤＬＹＬＲＡとしてローアドレスデコーダ３２に出力する。ローアドレスデコーダ３２は、遅延ローカルローアドレスＤＬＹＬＲＡをデコードして、デコード済みローカルローアドレスＤＥＤＬＲＡとしてＮＡＮＤゲート３３に出力する。ＮＡＮＤゲート３３は、リダンダンシイネーブル信号ＲＤＥＮｎとデコード遅延ローカルローアドレスＤＥＤＬＲＡとのＮＡＮＤ出力を、ノーマルワード線活性化信号ＮＷＬＡＣＴｎとして出力する。

低消費電力モードの場合は、ローカルモード選択信号ＬＭＯＤＥｎ＝Ｈであるので、ヒット信号ＲＤＥＮｐｘは、リダンダンシイネーブル信号ＲＤＥＮｎとして発行される。他方、高速動作モードの場合は、ローカルモード選択信号ＬＭＯＤＥｎ＝Ｌであるので、リダンダンシイネーブル信号ＲＤＥＮｎ＝Ｈに固定される。

リダンダンシイネーブル信号ＲＤＥＮｎ＝Ｌの時は、リダンダンシローアドレスＲＤＲＡに応じてスペアワード線活性化信号ＳＷＬＡＣＴｎが「Ｌ」となり活性化される。一方、リダンダンシイネーブル信号ＲＤＥＮｎ＝Ｈの時は、ローアドレスディレイ回路３１で所望の遅延が付加され、ローアドレスデコーダ３２でデコードされたデコード済みローカルローアドレスＤＥＤＬＲＡに応じて、ノーマルワード線活性化信号ＮＷＬＡＣＴｎが「Ｌ」となり活性化される。

ノーマルワード線活性化信号ＮＷＬＡＣＴｎが「Ｌ」となり活性化されるタイミングは低消費電力モードと高速動作モードで切り替わる。低消費電力モードでは、ローアドレスディレイ回路３１は、リダンダンシイネーブル信号ＲＤＥＮｎが発行されるのを待つのに十分な遅延量を設定する。従って、デコード済みローカルローアドレスＤＥＤＬＲＡはリダンダンシイネーブル信号ＲＤＥＮｎが発行された後にローアドレスデコーダ３２から出力される。一方、高速動作モードでは、リダンダンシイネーブル信号ＲＤＥＮｎの発行を待たずに、ノーマルワード線活性化信号ＮＷＬＡＣＴｎを活性化して良いので、ローアドレスディレイ回路３１が設定する遅延量は低消費電力モード時よりも小さくなる。

以上説明したように、本実施の形態の半導体記憶装置のＲｏｗ系パスでは、低消費電力モードと高速動作モードとで、ノーマルワード線活性化信号ＮＷＬＡＣＴｎ（ワード線を選択するためのロー制御信号）を活性化させるタイミングを変更するためのローアドレスディレイ回路３１を備えているので、高速動作モード時にｔＲＣを低消費電力モード時のｔＲＣよりも短くすることができる。

（半導体記憶装置のリフレッシュ制御）
図４−１〜図４−３を参照して、本実施の形態の半導体記憶装置のリフレッシュ制御を説明する。図４−１は、本実施の形態の半導体記憶装置において、リフレッシュ制御系に関する回路を図示したものである。図４−１に示すように、半導体記憶装置は、リフレッシュコントロール回路４１と、リフレッシュタイマ４２とを備えている。

リフレッシュコントロール回路４１は、外部から入力されるリフレッシュ信号ＲＥＦおよびモード選択信号ＭＯＤＥｎを、外部クロックＣＬＫＩＮに同期してラッチし、リフレッシュクロックＣＬＫＲＥＦ、リフレッシュコマンドＲＥＦＣＯＭ、およびリフレッシュモード選択信号ＲＥＦＭＯＤＥｎを生成して、リフレッシュタイマ４２に出力する。リフレッシュモード選択信号ＲＥＦＭＯＤＥｎは、リフレッシュコントロール回路４１でラッチされるだけであるので、実質的にはモード選択信号ＭＯＤＥｎと同等の信号である。

リフレッシュタイマ４２は、リフレッシュモード選択信号ＲＥＦＭＯＤＥｎに応じて遅延量を設定し、設定した遅延量でリフレッシュクロックＣＬＫＲＥＦおよびリフレッシュコマンドＲＥＦＣＯＭを遅延させた遅延リフレッシュクロックＲＥＦＣＬＫＤＬＹおよび遅延リフレッシュコマンドＲＥＦＣＯＭＤＬＹをローラッチ１１に出力する。

ローラッチ１１は、遅延リフレッシュクロックＲＥＦＣＬＫＤＬＹに同期して入力されるリフレッシュローアドレスＲＥＦＲＡと、モード選択信号ＭＯＤＥｎと、遅延リフレッシュコマンドＲＥＦＣＯＭＤＬＹをラッチし、ローカルリフレッシュローアドレスＬＲＥＦＲＡ、ローカルモード選択信号ＬＭＯＤＥｎ、およびローカルリフレッシュコマンドＬＲＥＦＣＯＭをスペアワード線用回路ブロック１２およびノーマルワード線用回路ブロック１３に出力する。

リフレッシュタイマ４２から出力される遅延リフレッシュコマンドＲＥＦＣＯＭＤＬＹは、リフレッシュコントロール回路４１にも入力し、リフレッシュコマンドＲＥＦＣＯＭの生成に利用される。遅延リフレッシュコマンドＲＥＦＣＯＭＤＬＹを発行するタイミングを切り替えることで、高速動作モード時のリフレッシュローサイクルｔＲＣＲＥＦを低消費電力モード時のリフレッシュローサイクルｔＲＣＲＥＦよりも短くすることができる。

図４−２は、図４−１の半導体記憶装置の低消費電力モードの場合のタイミングチャートを示す図である。同図において、（ａ）はロークロックＣＬＫＲ、（ｂ）はリフレッシュ信号ＲＥＦ、（ｃ）はモード選択信号ＭＯＤＥｎ、（ｄ）はリフレッシュローアドレスＲＥＦＲＡ、（ｅ）はリフレッシュモード選択信号ＲＥＦＭＯＤＥｎ、（ｆ）はリフレッシュクロックＣＬＫＲＥＦ、（ｇ）は遅延リフレッシュクロックＲＥＦＣＬＫＤＬＹ、（ｈ）は遅延リフレッシュコマンドＲＥＦＣＯＭＤＬＹ、（ｉ）は遅延リフレッシュコマンドＲＥＦＣＯＭＤＬＹ、（ｊ）はローカルリフレッシュコマンドＬＲＥＦＣＯＭ、（ｋ）は、ローカルリフレッシュローアドレスＬＲＥＦＲＡを示している。

時刻ｔ１において、リフレッシュコントロール回路４１は、外部クロックＣＬＫＩＮに同期して外部から入力されたリフレッシュ信号ＲＥＦとモード選択信号ＭＯＤＥｎをラッチし、リフレッシュコマンドＲＥＦＣＯＭとしてワード線活性化コマンドを出力する。時刻ｔ２では、フレッシュコントロール回路４１は、一回目のリフレッシュクロックＣＬＫＲＥＦを出力する。リフレッシュタイマ４２は、リフレッシュコマンドＲＥＦＣＯＭとして出力されたワード線活性化コマンドに、ｔ３−ｔ１の遅延を付加して遅延リフレッシュコマンドＲＥＦＣＯＭＤＬＹとしてワード線活性化コマンドを、ローラッチ１１に出力する。

リフレッシュタイマ４２は、一回目のリフレッシュクロックＣＬＫＲＥＦにはｔ４−ｔ２の遅延を付加して一回目の遅延リフレッシュクロックＲＥＦＣＬＫＤＬＹを出力する。ローラッチ４１は、一回目の遅延リフレッシュクロックＲＥＦＣＬＫＤＬＹに同期して、遅延リフレッシュコマンドＲＥＦＣＯＭＤＬＹとして発行されたワード線活性化コマンドとリフレッシュローアドレスＲＥＦＲＡをラッチする。

リフレッシュコントロール回路４１は、遅延リフレッシュコマンドＲＥＦＣＯＭＤＬＹとして出力されたワード線活性化コマンドが入力し、リフレッシュコマンドＲＥＦＣＯＭとしてプリチャージコマンドを時刻ｔ５に出力する。リフレッシュコマンドＲＥＦＣＯＭとして発行されたプリチャージコマンドはリフレッシュタイマ４２で、ｔ６−ｔ５の遅延を付加されて、時刻ｔ６において、遅延リフレッシュコマンドＲＥＦＣＯＭＤＬＹとしてローラッチ１１に出力される。

二回目のリフレッシュクロックＣＬＫＲＥＦは、遅延リフレッシュコマンドＲＥＦＣＯＭＤＬＹとして発行されたプリチャージコマンドの出力を受けて出力される。二回目のリフレッシュクロックＣＬＫＲＥＦには、一回目と同様の遅延がリフレッシュタイマ４２で付加されて二回目の遅延リフレッシュクロックＲＥＦＣＬＫＤＬＹとして発行される。そして、時刻ｔ７で、二回目の遅延リフレッシュクロックＲＥＦＣＬＫＤＬＹに同期して遅延リフレッシュコマンドＲＥＦＣＯＭＤＬＹとして発行されたプリチャージコマンドはローラッチ１１でラッチされる。

図４−３は、図４−１の半導体記憶装置の高速動作モードの場合のタイミングチャートを示す図である。図４−３において、高速動作モードでは、図４−２に示す低消費電力モードの場合に比して、遅延リフレッシュコマンドＲＥＦＣＯＭＤＬＹとして発行されるプリチャージコマンドは、早いタイミングのｔ６’で発行される。これは、ローラッチ１１以降のロー系パスでリダンダンシパスを経由しないことにより、ワード線を低消費電力モード時よりも早く活性化できるためである。そして、時刻ｔ７’で二回目の遅延リフレッシュクロックＲＥＦＣＬＫＤＬＹに同期して遅延リフレッシュコマンドＲＥＦＣＯＭＤＬＹとして発行されたプリチャージコマンドはローラッチ１１でラッチされる。

以上説明したように、本実施の形態の半導体記憶装置のリフレッシュ制御系では、リフレッシュ制御信号（リフレッシュコマンドＲＥＦＣＯＭ、リフレッシュモード選択信号ＲＥＦＭＯＤＥｎ）を生成するリフレッシュコントロール回路４１と、低消費電力モードと高速動作モードとで、リフレッシュ制御信号の遅延量を変更するリフレッシュタイマ４２を備えているので、高速動作モードにおけるｔＲＣＲＥＦを低消費電力モードにおけるｔＲＣＲＥＦよりも短くすること可能となる。

（半導体記憶装置のＣｏｌｕｍｎ系パス）
図５−１〜図５−６を参照して、上記図１−１の半導体記憶装置のＣｏｌｕｍｎ系パスについて説明する。図５−１は、図１−１の半導体記憶装置のＣｏｌｕｍｎ系パスの詳細な構成を示す図である。図５−１において、説明の簡単のため、Ｒｏｗ系パスの図示を省略している。

図５−１に示すように、半導体記憶装置のＣｏｌｕｍｎ系パスは、グローバルカラムラッチ６１と、カラムラッチ６２と、カラム選択信号線制御回路６３と、カラム遅延回路ブロック６４と、リードデータクロック遅延回路６５と、ライトデータラッチ６６と、リードデータラッチ６７と、リードマルチプレクサ（ＲＭＵＸ）６８と、ライトマルチプレクサ（ＷＭＵＸ）６９と、シフトスイッチ（ＳＳＷ）７０と、データラッチ７１と、センスアンプ（Ｓ／Ａ）７２とを備えている。

シフトスイッチ７０は、カラムシフトリダンダンシ方式において、どのスペアビット線ＳＢＬを選択するかを制御するリダンダンシ線選択回路として機能する。シフトリダンダンシ方式を採用した場合、データがシフトスイッチ７０を経由する必要があるので、シフトスイッチの経由に時間がかかるため、ｔＲＣが長くなりパフォーマンスが低下するという場合がある。この問題を以下に説明するように、リダンダンシを使用する低消費電力モードとリダンダンシを使用しない高速動作モードとを設けることで解決している。

グローバルカラムラッチ６１は、外部入力クロックＣＬＫＩＮに同期して、入力カラムアドレスＣＡＩＮ、入力ライト信号ＷＲＩＴＥＩＮ、入力リード信号ＲＥＡＤＩＮ、入力モード選択信号ＭＯＤＥＩＮnをラッチして、それぞれカラムクロックＣＬＫＣ、カラムアドレスＣＡ、ライト信号ＷＲＩＴＥ、リード信号ＲＥＡＤ、モード選択信号ＭＯＤＥｎとして出力する。また、グローバルカラムラッチ６１は、ライトデータクロックＣＬＫＷＤとリードデータクロックＣＬＫＲＤを出力する。

カラムラッチ６２は、カラムクロックＣＬＫＣに同期して、カラムアドレスＣＡ、ライト信号ＷＲＩＴＥ、リード信号ＲＥＡＤ、モード選択信号ＭＯＤＥｎをそれぞれラッチし、ローカルカラムアドレスＬＣＡとして、カラム選択信号制御回路６３に出力し、また、ローカルライト信号ＬＷＲＩＴＥ、ローカルリード信号ＬＲＥＡＤ、およびローカルモード選択信号ＬＭＯＤＥｎとして、カラム遅延回路ブロック６４に出力する。

カラム選択信号線制御回路６３は、ローカルカラムアドレスＬＣＡとカラムクロックＣＬＫＣが入力され、カラム選択信号ＣＳＬとリードライトクロックＣＬＫＷＲをカラム遅延回路ブロック６４に出力する。

カラム遅延回路ブロック６４は、カラム選択信号ＣＳＬとリードライトクロックＣＬＫＷＤに与える遅延量を、入力されるローカルライト信号ＬＷＲＩＴＥ、ローカルリード信号ＬＲＥＡＤに応じて変更する。また、カラム遅延回路ブロック６４は、入力されるローカルモード選択信号ＬＭＯＤＥに応じても遅延量を変更する。すなわち、カラム遅延回路ブロック６４の遅延量は、ライト時およびリード時の違いで可変となるだけでなく、低消費電力モードと高速動作モードの違いでも変更される。

カラム遅延回路ブロック６４は、ライトリードクロックＣＬＫＷＲを遅延させて遅延ライトリードクロックＣＬＫＷＲＤＬＹとしてデータラッチ７１に出力し、また、カラム選択信号ＣＳＬを遅延させて遅延カラム選択信号ＣＳＬＤＬＹとしてセンスアンプ７２に出力する。

ライト動作時、入力データＤＩＮは、ライトデータラッチ６６により、ライトデータクロックＣＬＫＷＤに同期してラッチされ、入力ライトデータＷＤＩＮとして、シフトスイッチ７０およびライトマルチプレクサ６９に出力される。また、ライトマルチプレクサ６９は、シフトスイッチ７０から出力されるシフト入力ライトデータＳＷＤＩＮも入力される。

ここで、ライトマルチプレクサ６９は、モード選択信号ＭＯＤＥｎ＝Ｌ（高速動作モード）の場合、入力ライトデータＷＤＩＮを選択して、ライトデータＷＤとしてデータラッチ７１に出力する。また、ライトマルチプレクサ６９は、モード選択信号ＭＯＤＥｎ＝Ｈ（低消費電力モード）の場合、シフト入力ライトデータＳＷＤＩＮを選択して、ライトデータＷＤとしてデータラッチ７１に出力する。ここで、シフトスイッチ７０によってシフト入力ライトデータＳＷＤＩＮがスペアライトデータ線に接続されてスペアライトデータＳＷＤとして出力された場合、このスペアライトデータＳＷＤは、ライトマルチプレクサ６９を介する必要はなく、そのままデータラッチ７１に入力される。

データラッチ７１は、遅延リードライトクロックＣＬＫＷＤＤＬＹに同期して、ライトデータＷＤ、スペアライトデータＳＷＤをラッチして、ローカルライトデータＬＷＤ、ローカルスペアライトデータＬＳＷＤとして、センスアンプ７２に出力する。センスアンプ７２は、遅延カラム選択信号ＣＳＬＤＬＹが活性化されるタイミングで、ローカルライトデータＬＷＤの場合はノーマルビット線ＢＬを介してメモリセルＭＣへ書き込み、スペアライトデータＳＷＤの場合は、スペアビット線ＳＢＬを介してメモリセルＭＣへ書き込む。

リード動作の時、ノーマルビット線ＢＬに接続するメモリセルＭＣから読み出されたデータはローカルリードデータＬＲＤとして、スペアビット線ＳＢＬに接続するメモリセルＭＣから読み出されたデータはローカルスペアリードデータＳＬＲＤとして、センスアンプ２で増幅された後、データラッチ７１で遅延リードライトクロックＣＬＫＷＤＤＬＹに同期してラッチされる。

データラッチ７１から出力されるリードデータＲＤとスペアリードデータＳＲＤは、シフトスイッチ７０において、接続するデータ線をシフトしてシフト出力リードデータＳＲＤＯＵＴとして、リードマルチプレクサ６８に出力される。

リードマルチプレクサ６８は、モード選択信号ＭＯＤＥｎ＝Ｌ（高速動作モード）の場合は、リードデータＲＤを選択して、出力データリードＲＤＯＵＴとして出力し、モード選択信号ＭＯＤＥｎ＝Ｈ（低消費電力モード）の場合は、シフト出力リードデータＳＲＤＯＵＴを選択して、出力データリードＲＤＯＵＴとして出力する。

リードデータクロック遅延回路６５は、グローバルカラムラッチ６１からリードデータクロックＣＬＫＲＤおよびモード選択信号ＭＯＤＥｎが入力され、モード選択信号ＭＯＤＥｎに応じてその遅延量を変更する。リードデータクロック遅延回路６５は、リードデータクロックＣＬＫＲＤを設定した遅延量だけ遅延させて遅延リードデータクロックＣＬＫＲＤＤＬＹとして、リードデータラッチ６７に出力する。リードデータラッチ６７は、遅延リードデータクロックＣＬＫＲＤＤＬＹに同期して、出力リードデータＲＤＯＵＴをラッチし、出力データＤＯＵＴとしてメモリ外に出力する。

図５−２は、図５−１の半導体記憶装置のＣｏｌｕｍｎ系パスの低消費電力モードの場合におけるライト動作のタイミングチャートを示す図である。同図において、（ａ）は外部入力クロックＣＬＫＩＮ、（ｂ）は入力モード選択信号ＭＯＤＥＩＮn、（ｃ）は入力ライト信号ＷＲＩＴＥＩＮ、（ｄ）は入力カラムアドレスＣＡＩＮ、（ｅ）はカラムクロックＣＬＫＣ、（ｆ）はモード選択信号ＭＯＤＥｎ、（ｇ）はライト信号ＷＲＩＴＥ、（ｈ）はカラムアドレスＣＡ、（ｉ）はローカルモード選択信号ＬＭＯＤＥｎ、（ｊ）はローカルライト信号ＬＷＲＩＴＥ、（ｋ）はローカルカラムアドレスＬＣＡ、（ｌ）はカラム選択信号ＣＳＬ、（ｍ）は遅延ライトリードクロックＣＳＬＷＲＤＬＹ、（ｎ）はリードライトクロックＣＬＫＷＲ、（ｏ）は遅延ライトリードクロックＣＬＫＷＤＤＬＹ、（ｐ）はライトデータクロックＣＬＫＷＤ、（ｑ）は入力データＤＩＮ、（ｒ）は入力ライトデータＷＤＩＮ、（ｓ）はライトデータＷＤ、（ｔ）はローカルライトデータＬＷＤを示している。

時刻ｔ１において、外部入力クロックＣＬＫＩＮに同期して、入力カラムアドレスＣＡＩＮ、入力ライト信号ＷＲＩＴＥＩＮ、入力モード選択信号ＭＯＤＥＩＮｎが、グローバルカラムラッチ６１でラッチされ、カラムアドレスＣＡ、ライト信号ＷＲＩＴＥ、モード選択信号ＭＯＤＥｎとして出力される。さらに、時刻ｔ２において、グローバルカラムラッチ６１から出力されたライトデータクロックＣＬＫＷＤに同期して、入力データＤＩＮはライトデータラッチ６６でラッチされる。

その後、時刻ｔ３において、カラムラッチ６２では、グローバルカラムラッチ６１から出力されたカラムクロックＣＬＫＣに同期して、カラムアドレスＣＡ、ライト信号ＷＲＩＴＥ、モード選択信号ＭＯＤＥｎがラッチされ、ローカルカラムアドレスＬＣＡ、ローカルライト信号ＬＷＲＩＴＥ、ローカルモード選択信号ＬＭＯＤＥｎとしてカラム遅延回路ブロック６４に出力される。

時刻ｔ４において、カラム選択信号線制御回路６３では、リードライトクロックＣＬＫＷＲがカラム遅延回路ブロック６４に出力され、カラム遅延回路ブロック６４では、ｔ７−ｔ４の遅延が与えられて、時刻ｔ７において遅延ライトリードクロックＣＬＫＷＤＤＬＹが出力される。

時刻ｔ５において、カラム選択信号線制御回路６３では、カラム選択信号ＣＳＬが出力され、カラム遅延回路ブロック６４では、ｔ８−ｔ５の遅延が与えられて、時刻ｔ８において、遅延カラム選択信号ＣＳＬＤＬＹが出力される。時刻ｔ６では、シフトスイッチ７０においてデータ線のシフトが終わってライトデータＷＤが出力される。そして、時刻ｔ７において、データラッチ７１では、遅延ライトリードクロックＣＳＬＷＲＤＬＹに同期して、ライトデータＷＤがラッチされ、ローカルライトデータＬＷＤが出力される。

図５−３は、図５−１の半導体記憶装置のＣｏｌｕｍｎ系パスの高速動作モードの場合におけるライト動作のタイミングチャートを示す図である。時刻ｔ６’において、ライトデータＷＤは、シフトスイッチ７０を介していないため、低消費電力モードの場合よりも早いタイミングで確定する。時刻ｔ４において、リードライトクロックＣＬＫＷＲが出力され、カラム遅延回路ブロック６４において、ｔ７’―ｔ４（＜ｔ７−ｔ４：図５−２参照）の遅延が与えられて、時刻ｔ７’において、遅延ライトリードクロックＣＬＫＷＲＤＬＹが発行される。時刻ｔ５において、カラム選択信号ＣＳＬが出力され、カラム遅延回路ブロック６４において、ｔ８’―ｔ５（＜ｔ８−ｔ５：図５−２参照）の遅延が与えられ、時刻ｔ８’において、遅延カラム選択信号ＣＳＬＤＬＹが出力される。時刻ｔ７’において、遅延ライトリードクロックＣＬＫＷＲＤＬＹに同期して、ライトデータＷＤがデータラッチ７１でラッチされてローカルライトデータＬＷＤが出力される。

図５−４は、図５−１の半導体記憶装置のＣｏｌｕｍｎ系パスの低消費電力モードの場合におけるリード動作のタイミングチャートを示す図である。同図において、（ａ）は外部入力クロックＣＬＫＩＮ、（ｂ）は入力モード選択信号ＭＯＤＥＩＮ、（ｃ）は入力リード信号ＲＥＡＤＩＮ、（ｄ）は入力カラムアドレスＣＡＩＮ、（ｅ）はカラムクロックＣＬＫＣ、（ｆ）はモード選択信号ＭＯＤＥｎ、（ｇ）はリード信号ＲＥＡＤ、（ｈ）はカラムアドレスＣＡ、（ｉ）はローカルモード選択信号ＬＭＯＤＥｎ、（ｊ）はローカルリード信号ＬＲＥＡＤ、（ｋ）はローカルカラムアドレスＬＣＡ、（ｌ）は遅延カラム選択信号ＣＳＬＤＬＹ、（ｍ）はローカルリードデータＬＲＤ、（ｎ）は遅延ライトリードクロックＣＬＫＷＲＤＬＹ、（ｏ）リードデータＲＤ、（ｐ）は出力リードデータ、（ｑ）はリードデータクロックＣＬＫＲＤ、（ｒ）は遅延リードクロックＣＬＫＲＤＤＬＹ、（ｓ）は出力リードデータＲＤＯＵＴを示している。

時刻ｔ１において、外部入力クロックＣＬＫＩＮに同期して、入力カラムアドレスＣＡＩＮ、入力リード信号ＲＥＡＤＩＮ、入力モード選択信号ＭＯＤＥＩＮｎがグローバルカラムラッチ６１でラッチされ、カラムアドレスＣＡ、リード信号ＲＥＡＤ、モード選択信号ＭＯＤＥｎとして出力される。そして、時刻ｔ２において、グローバルカラムラッチ６１からリードデータクロックＣＬＫＲＤが出力される。その後、時刻ｔ３において、カラムアドレスＣＡ、リード信号ＲＥＡＤ、モード選択信号ＭＯＤＥｎはグローバルカラムラッチ６１から出力されたカラムクロックＣＬＫＣに同期して、カラムラッチ６２でラッチされ、ローカルカラムアドレスＬＣＡ、ローカルリード信号ＬＲＥＡＤ、ローカルモード選択信号ＬＭＯＤＥｎはとしてカラム遅延回路ブロック６４に出力される。

時刻ｔ４において、遅延カラム選択信号ＣＳＬＤＬＹが出力される。時刻ｔ５において、遅延ライトリードクロックＣＬＫＷＲＤＬＹに同期して、ローカルリードデータＬＲＤがデータラッチ７１でラッチされて、リードデータＲＤとして出力される。シフトスイッチ７０を介した後の時刻ｔ６において、出力リードデータＲＤＯＵＴは確定し、時刻ｔ７において、遅延リードクロックＣＬＫＲＤＤＬＹに同期して、リードデータラッチＲＡＴＲＤで出力リードデータＲＤＯＵＴはラッチされて、出力データＤＯＵＴとしてメモリ外へ出力される。ここで、リードデータクロック遅延回路６５は、リードデータクロックＣＬＫＲＤに対してｔ７−ｔ２の遅延を与えている。

図５−５は、図５−１の半導体記憶装置のＣｏｌｕｍｎ系パスの高速動作モードの場合におけるリード動作のタイミングチャートを示す図である。時刻ｔ５までは、図５−４に示す低消費電力モードの場合と同様である。高速動作モードでは、シフトスイッチ７０を介する必要がないので、時刻ｔ６’において出力リードデータＲＤＯＵＴは低消費電力モード時よりも早く確定する。すなわち、ｔ６’―ｔ５＜ｔ６−ｔ５（図５−４参照）である。従って、遅延リードクロックＣＬＫＲＤＤＬＹも早く出力できるため、リードデータクロック遅延回路６５は、リードデータクロックＣＬＫＲＤに対して、ｔ７’−ｔ２（＜ｔ７−ｔ２：図５−４参照）の遅延を与えている。そして、時刻ｔ７’において、遅延リードクロックＣＬＫＲＤＤＬＹに同期して、リードデータラッチ６７で、出力リードデータＲＤＯＵＴはラッチされて、出力データＤＯＵＴとしてメモリ外へ出力される。

以上説明したように、本実施の形態の半導体記憶装置のＣｏｌｕｍｎ系パスでは、ライト動作において、ビット線を選択するためのカラム選択信号ＣＳＬ（カラム制御信号）の遅延量を、低消費電力モードと高速動作モードとで変更するカラム遅延回路ブロック６４と、リード動作において、出力リードデータＲＤＯＵＴをラッチするためのリードクロックＣＬＫＲＤの遅延量を低消費電力モードと高速動作モードとで変更するリードデータクロック遅延回路６５を備えているので、高速動作モード時のｔＲＣを低消費電力モード時のｔＲＣよりも短くすることが可能となる。

（低消費電力モードと高速動作モード間の移行手順）
図６−１〜図１０を参照して、低消費電力モードと高速動作モード間の移行手順を説明する。

図６−１は、リダンダンシを使用する低消費電力モードからリダンダンシを使用しない高速動作モードへの移行手順を示す図である。同図において、リダンダンシを使用する低消費電力モードの場合に、外部から高速動作モード選択信号（モード選択信号ＭＯＤＥＩＮｎ＝Ｌ）が入力されると（Ｓ１）、半導体記憶装置は、リダンダンシセルのデータを救済されていたメモリセルへコピーし（Ｓ２）、リダンダンシを使用しない高速動作モードに移行する（Ｓ３）。

図６−２は、リダンダンシを使用しない高速動作モードからリダンダンシを使用する低消費電力モードへの移行手順を示す図である。同図において、リダンダンシを使用しない高速動作モードの場合に、外部から低消費電力モード選択信号（モード選択信号ＭＯＤＥＩＮｎ＝Ｈ）が入力されると（Ｓ１１）、半導体記憶装置は、救済するメモリセルのデータをリダンダンシセルへコピーし（Ｓ１２）、リダンダンシを使用する低消費電力モードに移行する（Ｓ１３）。

図７−１は、Ｒｏｗリダンダンシを使用する低消費電力モードからＲｏｗリダンダンシを使用しない高速動作モードへの移行手順を示す図である。同図において、Ｒｏｗリダンダンシを使用する低消費電力モードの場合に、外部から高速動作モード選択信号（モード選択信号ＭＯＤＥＩＮｎ＝Ｌ）が入力されると（Ｓ２１）、半導体記憶装置は、リダンダンシセルのデータを救済されていたワード線に接続するセルへコピーし（Ｓ２２）、Ｒｏｗリダンダンシを使用しない高速動作モードへ移行する（Ｓ２３）。

図７−２は、Ｒｏｗリダンダンシを使用しない高速動作モードからＲｏｗリダンダンシを使用する低消費電力モードへの移行手順を示す図である。同図において、Ｒｏｗリダンダンシを使用しない高速動作モードの場合に、外部から低消費電力モード選択信号（モード選択信号ＭＯＤＥＩＮｎ＝Ｈ）が入力されると（Ｓ３１）、半導体記憶装置は、救済するワード線のセルデータをリダンダンシセルへコピーし（Ｓ３２）、Ｒｏｗリダンダンシを使用する低消費電力モードへ移行する（Ｓ３３）。

図８−１は、カラムリダンダンシを使用する低消費電力モードからカラムリダンダンシを使用しない高速動作モードへの移行手順を示す図である。同図において、カラムリダンダンシを使用する低消費電力モードの場合に、外部から高速動作モード選択信号（モード選択信号ＭＯＤＥＩＮｎ＝Ｌ）が入力されると（Ｓ４１）、半導体記憶装置は、リダンダンシセルのデータを救済されていたビット線に接続するセルへコピーし（Ｓ４２）、カラムリダンダンシを使用しない高速動作モードへ移行する（Ｓ４３）。

図８−２は、カラムリダンダンシを使用しない高速動作モードからカラムリダンダンシを使用する低消費電力モードへの移行手順を示す図である。同図において、カラムリダンダンシを使用しない高速動作モードの場合に、外部から低消費電力モード選択信号（モード選択信号ＭＯＤＥＩＮｎ＝Ｈ）が入力されると（Ｓ５１）、半導体記憶装置は、救済するビット線のセルデータをリダンダンシセルへコピーし（Ｓ５２）、カラムリダンダンシを使用する低消費電力モードへ移行する（Ｓ５３）。

図９は、低消費電力モードから高速動作モードへ移行する際のデータコピーの様子を説明するための模式図である。同図では、ＤＲＡＭを例として図示している。同図に示す
コピー前の状態では、ノーマルワード線ＷＬ＜ｎ＞とＷＬ＜ｎ＋３＞に接続するメモリセルが、スペアワード線ＳＷＬ＜ｍ＞とＳＷＬ＜ｍ＋１＞に接続するセルで救済されているものとする。スペアワード線ＳＷＬ＜ｍ＞とＳＷＬ＜ｍ＋１＞に接続するセルに記憶されているデータを、救済されていたノーマルワード線ＷＬ＜ｎ＞とＷＬ＜ｎ＋３＞に接続するメモリセルにコピーする。ここで、ノーマルワード線ＷＬ＜ｎ＞とＷＬ＜ｎ＋３＞に接続するメモリセルには、低消費電力モードで救済の対象となるリテンション不良を起こしているセルが含まれている。

コピー後の状態では、スペアワード線ＳＷＬ＜ｍ＞に接続しているメモリセルのデータとノーマルワード線ＷＬ＜ｎ＞に接続しているメモリセルのデータが等しくなっている。同様に、スペアワード線ＳＷＬ＜ｍ＋１＞に接続しているメモリセルのデータとノーマルワード線ＷＬ＜ｎ＋３＞に接続しているメモリセルのデータが等しくなっている。これにより、高速動作モードではリダンダンシを行わなくても、データのリード／ライトが可能となる。

図１０は、高速動作モードから低消費電力モードへ移行する際のデータコピーの様子を示す模式図である。同図では、ＤＲＡＭを例として図示している。同図に示すコピー前の状態では、低消費電力モードではリダンダンシの救済対象となるノーマルワード線ＷＬ＜ｎ＞とＷＬ＜ｎ＋３＞に接続するメモリセルが使用されているものとする。ノーマルワード線ＷＬ＜ｎ＞とＷＬ＜ｎ＋３＞に接続するメモリセルに記憶されているデータをスペアワード線ＳＷＬ＜ｍ＞とＳＷＬ＜ｍ＋１＞にそれぞれ書き写す。ここで、ノーマルワード線ＷＬ＜ｎ＞とＷＬ＜ｎ＋３＞に接続するメモリセルには、低消費電力モードで救済の対象となるリテンション不良を起こしているメモリセルが含まれている。

コピー後の状態では、スペアワード線ＳＷＬ＜ｍ＞に接続しているメモリセルのデータとノーマルワード線ＷＬ＜ｎ＞に接続しているメモリセルのデータが等しくなっている。同様にスペアワード線ＳＷＬ＜ｍ＋１＞に接続しているメモリセルのデータとノーマルワード線ＷＬ＜ｎ＋３＞に接続しているメモリセルのデータが等しくなっている。これにより、低消費電力モードではリダンダンシを行うことが可能となる。

以上説明したように、本実施の形態の半導体記憶装置では、高速動作モードから低消費電力モードに切り替える場合に、ノーマルワード線ＷＬに接続するメモリセルのデータを、スペアワード線ＳＷＬに接続するメモリセルへコピーし、また、低消費電力モードから高速動作モードに切り替える場合に、スペアワード線ＳＷＬに接続するメモリセルのデータを、ノーマルワード線ＷＬに接続するメモリセルへコピーすることとしたので、半導体記憶装置内に保持しておきたいデータを失うことなく、低消費電力モードと高速動作モードを両立することが可能となる。

本発明の半導体記憶装置は、リダンダンシを使用する半導体記憶装置に広く適用可能であり、例えば、ＤＲＡＭ、ｅＤＲＡＭ、ＳＲＡＭ、およびＦｅＲＡＭ等の各種ＲＡＭに適用可能である。

１ セルアレイ、２ メモリ制御回路、３ リダンダンシ線選択回路、４ 遅延量可変回路、５ セルアレイ制御回路、１１ ローラッチ、１２ スペアワード線用回路ブロック、１３ ノーマルワード線用回路ブロック、２１ 比較器、２２ ＮＡＮＤゲート、２３ インバータ、２４ ＮＡＮＤゲート、３１ ローアドレスディレイ回路、３２ ローアドレスデコーダ、３３ ＮＡＮＤゲート、４１ リフレッシュコントロール回路、４２ リフレッシュタイマ、６１ グローバルカラムラッチ、６２ カラムラッチ、６３ カラム選択信号線制御回路、６４ カラム遅延回路ブロック、６５ リードデータクロック遅延回路、６６ ライトデータラッチ、６７ リードデータラッチ、６８ リードマルチプレクサ（ＲＭＵＸ）、６９ ライトマルチプレクサ（ＷＭＵＸ）、７０ シフトスイッチ（ＳＳＷ）、７１ データラッチ、７２ センスアンプ（Ｓ／Ａ）

Claims (5)

1. 複数のメモリセルを有する通常領域と、複数のメモリセルを有するリダンダンシ領域とを備えた半導体記憶装置において、
   前記通常領域および前記リダンダンシ領域を使用する第１のモードと、前記通常領域のみを使用し、前記リダンダンシ領域を使用しない第２モードと、を有し、
   前記第１モードと前記第２モードとで、前記メモリセルを選択するためのセルアレイ制御信号を発行するタイミングを変更するための遅延手段を備えたことを特徴とする半導体記憶装置。
2. 前記リダンダンシ領域は、ローリダンダンシ領域であり、
   前記セルアレイ制御信号は、ワード線を選択するためのロー制御信号であることを特徴とする請求項１に記載の半導体記憶装置。
3. 前記リダンダンシ領域は、カラムリダンダンシ領域であり、
   前記セルアレイ制御信号は、ビット線を選択するためのカラム制御信号であることを特徴とする請求項１に記載の半導体記憶装置。
4. さらに、
   リフレッシュ制御信号を生成する制御回路と、
   前記制御回路で生成されたリフレッシュ制御信号を遅延させるリフレッシュタイマと、 を備え、
   前記リフレッシュタイマは、前記第１モードと前記第２モードとで、前記リフレッシュ制御信号の遅延量を変更することを特徴とする請求項２に記載の半導体記憶装置。
5. 前記第１モードから前記第２モードに切り替える場合に、前記リダンダンシ領域のメモリセルのデータを、前記通常領域のメモリセルにコピーし、また、前記第２モードから前記第１モードに切り替える場合に、前記通常領域のメモリセルのデータを前記リダンダンシ領域のメモリセルにコピーすることを特徴とする請求項１〜請求項４のいずれか１つに記載の半導体記憶装置。

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