JP5344408B2 - 高速dram中の信号を処理するためのシステムおよび方法 - Google Patents
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Description
Claims (20)
- メモリデバイスを動作させる方法であって、
複数のクロック周期を含むタイミング信号を提供するステップと、
アクティベート信号を提供するステップであって、アクティベートコマンドが前記タイミング信号の第一のクロック周期に実行される、ステップと、
前記アクティベートコマンドのためのバンクアドレス信号を提供するステップであって、前記バンクアドレス信号は、ハイの状態の期間が延長され、連続する二つのアクティベートコマンドの間の、少なくとも1クロック周期の間においてハイの状態である、ステップと、
を含む、
ことを特徴とする方法。 - 前記バンクアドレス信号を提供するステップは、前記バンクアドレス信号のハイの状態の期間の開始を早めて、前記第一のクロック周期の開始と前記バンクアドレス信号がハイの状態の期間の開始との間の遅延を減少させるステップを含む、
ことを特徴とする請求項1に記載の方法。 - 前記タイミング信号が含む前記複数のクロック周期は4クロック周期である、
ことを特徴とする請求項1に記載の方法。 - 前記バンクアドレス信号がハイの状態の期間は、前記バンクアドレス信号を前記アクティベート信号へとラッチすることによって延長される、
ことを特徴する請求項1に記載の方法。 - 前記バンクアドレス信号がハイの状態の期間は、前記バンクアドレス信号と遅延されたバンクアドレス信号とをOR演算することによって延長される、
ことを特徴とする請求項1に記載の方法。 - 前記バンクアドレス信号がハイの状態の期間は、セルフラッチを用いることによって延長される、
ことを特徴とする請求項1に記載の方法。 - インバータを介して前記バンクアドレス信号を送信するステップを含む、
ことを特徴とする請求項1に記載の方法。 - 前記アクティベート信号とバンクアドレス信号とを調整させるステップを含む、
ことを特徴とする請求項1に記載の方法。 - メモリデバイスを動作させる方法であって、
複数のクロック周期を含むタイミング信号を提供するステップと、
前記複数のクロック周期のうちの2以上のクロック周期においてアクティベートコマンドをアサートするステップと、
前記2以上のクロック周期においてバンクアドレスコマンドをアサートするステップであって、前記バンクアドレスコマンドは、アサートされる期間が延長され、1クロック周期よりも長い期間アサートされる、ステップと、
を含む、
ことを特徴とする方法。 - 連続する二つの前記アクティベートコマンドの間の期間は、少なくとも4クロック周期である、
ことを特徴とする請求項9に記載の方法。 - 前記バンクアドレスコマンドをアサートするステップは、前記アサートの開始を早めて、前記バンクアドレスコマンドをアサートするクロック周期の開始と前記バンクアドレスコマンドの前記アサートの開始との間の遅延を短縮するステップを含む、
ことを特徴とする請求項9に記載の方法。 - 前記バンクアドレスコマンドをアサートするステップは、バンクアドレス信号をアクティベート信号へとラッチすることによって、前記バンクアドレス信号のハイの状態の期間を延長するステップを含む、
ことを特徴とする請求項9に記載の方法。 - 前記バンクアドレスコマンドをアサートするステップは、バンクアドレス信号と遅延された前記バンクアドレス信号とをOR演算することによって、前記バンクアドレス信号のハイの状態の期間を延長するステップを含む、
ことを特徴とする請求項9に記載の方法。 - 前記バンクアドレスコマンドをアサートするステップは、セルフラッチを用いることによってバンクアドレス信号のハイの状態の期間を延長するステップを含む、
ことを特徴とする請求項9に記載の方法。 - 行デコーダと、
前記行デコーダと接続され、前記行デコーダに対してバンクアクティベート信号を提供するよう構成されたアクティブドライバであって、アクティベート信号を受信するようにさらに構成され、アクティベートコマンドが、複数のクロック周期からなる所定の期間における第一のクロック周期において実行されるアクティブドライバと、
を備え、
前記アクティブドライバが、前記アクティベートコマンドのためのバンクアドレス信号を受信するようさらに構成され、前記バンクアドレス信号は、ハイの状態の期間が延長され、連続する二つアクティベートコマンドの間の、少なくとも1クロック周期の間においてハイの状態である、
ことを特徴とするメモリデバイス。 - 前記アクティブドライバはインバータを含む、
ことを特徴とする請求項15に記載のメモリデバイス。 - 前記アクティブドライバは、NORゲートおよびANDゲートを含む、
ことを特徴とする請求項15に記載のメモリデバイス。 - 前記メモリデバイスは、DDR3 SDRAM(Double-Data-Rate 3 Synchronous Dynamic Random Access Memory)メモリデバイスである、
ことを特徴とする請求項15に記載のメモリデバイス。 - 前記メモリデバイスは、DDR2 SDRAM(Double-Data-Rate 2 Synchronous Dynamic Random Access Memory)メモリデバイスである、
ことを特徴とする請求項15に記載のメモリデバイス。 - 制御ロジックを含み、前記制御ロジックは、アクティベート信号を前記アクティブドライバへと提供するよう構成されたコマンドデコーダを含む、
ことを特徴とする請求項15に記載のメモリデバイス。
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