JP2010541075A - 高速ｄｒａｍ中の信号を処理するためのシステムおよび方法 - Google Patents

Abstract

メモリデバイス（図３）を動作させるための方法が開示され、この方法は、複数のクロック周期（１００）を含むタイミング信号を提供するステップ、アクティベート信号（１０２）を提供するステップ、およびバンクアドレス信号（１０４、１０６）を提供するステップを含む。アクティベートコマンド（ＡＣＴ、１０２）は、クロック周期の各第一の期間に実行され、バンクアドレス信号は、クロック周期の第一の期間のうちの最短でも一部の間ハイである。一実施形態においては、アクティベート信号の第一の期間は、最短でも４クロック周期であり、バンクアドレス信号は、最短でも１クロック周期である。行デコーダおよびアクティブドライバを有するメモリデバイスも提供される。

Description

本発明の実施形態は、一般的にはメモリデバイスに関し、より詳細には、高速メモリアレイにおける信号の処理に関する。

コンピュータ、電子手帳、携帯電話、ポータブルオーディオプレーヤーなどの電子システムおよびデバイスは、そのシステムにストレージ容量を提供するために一つ以上のメモリデバイスを通常は含む。システムメモリは、一つ以上の集積回路チップの形態で一般的には提供され、ランダムアクセスメモリ（ＲＡＭ）およびリードオンリーメモリ（ＲＯＭ）の両方を一般的には含んでいる。システムＲＡＭは、典型的には大型で揮発性であり、そのシステムのメインメモリを提供する。シンクロナスダイナミックＲＡＭ（ＳＤＲＡＭ）は、一般的に使用されるタイプのランダムアクセスメモリである。

多数の異なるタイプのＳＤＲＡＭデバイスが存在することが理解されるであろう。初期世代ＳＤＲＡＭデバイスは、各クロック周期において、メモリセルからのデータにアクセスすることができ、１ビットのデータを出力することができるように一般的には構成される。より高い処理速度に対する需要は、ダブルデータレート（ＤＤＲ）ＳＤＲＡＭデバイスの開発につながった。ＤＤＲ ＳＤＲＡＭデバイスは、一般に、各クロック周期において、２ビットのデータがアクセスされ、出力されることを可能にする。これを達成するために、ＤＤＲ ＳＤＲＡＭデバイスは、通例、クロック信号の各立ち上がりエッジおよび各立下りエッジにおいて、データをクロック・アウト（clock out）する。例えば、１００ＭＨｚのクロック周波数で、ＳＤＲＡＭは、クロックパルスの各立ち上がりエッジにおいてデータを伝送し、したがって、１００ＭＨｚの実効伝送速度を達成し、つまり、１０ｎｓで１クロック周期（ｔ_ｃｋとも称される）を完結する。ＤＤＲ ＳＤＲＡＭは、クロックの各立ち上がりおよび立下りエッジにおいてデータを伝送して、同一のクロック周期で２００ＭＨｚの実効速度を達成する。

より高速タイプのＳＤＲＡＭは、ＤＤＲ２ ＳＤＲＡＭおよびＤＤＲ３ ＳＤＲＡＭを含む。ＤＤＲ２およびＤＤＲ３ ＳＤＲＡＭの前世代に対する利点は、改良された電子インターフェイスによりはるかに高速なクロック速度で実行する能力である。したがって、クロック周期に必要とされる時間を短縮できる。例えば、ＤＤＲ ＳＤＲＡＭは、一般に、２００から５５０ＭＨｚの実効クロック速度で、つまり、１クロック周期に対して約５ｎｓ（ｔ_ｃｋ＝５ｎｓ）で、メモリデバイスからデータを伝送することが可能である。ＤＤＲ２ ＳＤＲＡＭは、約４００−１０６６ＭＨｚ、つまり、１クロック周期に対して約３ｎｓ（ｔ_ｃｋ＝３ｎｓ）でデータを伝送することが可能であり、それに対し、ＤＤＲ３ ＳＤＲＡＭは、８００−１６００ＭＨｚ、つまり、１クロック周期に対して約１．５ｎｓ（ｔ_ｃｋ＝１．５ｎｓ）で実効データ伝送が可能である。より高速なバージョンのＤＤＲ３ ＳＤＲＡＭ、もしくは、さらに次世代のＳＤＲＡＭは、１クロック周期に対して１ｎｓ以下でありうる。ＤＤＲ２およびＤＤＲ３ ＳＤＲＡＭのクロック周波数は、より大きなプリフェッチバッファなどの他のエンハンスメントによってさらに高められる。速度の増加につれて、メモリデバイス内のデータの内部伝送は、管理することがさらに困難になる。

これらのタイプのＳＤＲＡＭの動作の間、アクティベート（もしくはアクティブ）コマンドがメモリアレイへと送信されうる。アクティベートコマンドは、メモリアレイの行をアクティブにする。幾つかの場合においては、別のアクティベートコマンドが実行可能になる前に、複数のクロック周期の間、待機しなければならないことがあり、したがって、アクティベートコマンド信号のタイミングは重要となりうる。さらには、アクティベート信号および内部バンクアドレス信号（バンク情報信号もしくはバンク信号とも称される）が同一時刻に“ハイ”になるように、内部バンクアドレス信号もアクティベート信号に対して調整されるべきである。典型的には、このような調整の問題は、クロック信号を導入して種々のコマンド信号をラッチすることを介して解決される。しかしながら、ラッチクロック信号の追加は、信号を処理する各回路のロジックおよびレイアウトへと追加され、種々のコマンド信号とクロック信号との同調をも必要とする。

本発明の実施形態は、上記に説明された一つ以上の問題点を対象としたものとすることができる。

本発明の実施形態に従うメモリデバイスを有するプロセッサベースデバイスの一実施形態のブロック図である。 本発明の実施形態に従うメモリデバイスの一実施形態のブロック図である。 本発明の一つ以上の実施形態に従うメモリデバイスのクロック信号、アクティベート信号、典型的なバンクアドレス信号、および改変されたバンクアドレス信号の図である。 本発明の一実施形態に従って構成されるメモリデバイスのアクティブドライバの回路図である。

続いては図面を参照し、まず図１を参照すると、概ね参照番号１０で示されるプロセッサベースシステムの一実施形態を表すブロック図が示される。システム１０は、コンピュータ、ページャ、携帯電話、電子手帳、ポータブルオーディオプレーヤー、制御回路、カメラなどの種々のタイプのうちのいずれかでありうる。典型的なプロセッサベースデバイスにおいては、マイクロプロセッサなどのプロセッサ１２は、システム１０内のシステム機能および要求のプロセッシングを制御する。さらには、プロセッサ１２は、システム制御を共有する複数のプロセッサを含みうる。

システム１０は、電源１４を通常は含む。例えば、システム１０がポータブルシステムである場合には、電源１４は、永続式バッテリー、交換式バッテリーおよび／もしくは充電式バッテリーを含みうる。電源１４は、ＡＣアダプタをも含むことができるので、システム１０は、例えば壁のコンセントへとプラグを差し込むことができる。電源１４は、ＤＣアダプタをも含むことができ、したがって、システム１０を、例えば、自動車のシガレットライターへと差し込むことができる。

種々の他のデバイスは、システム１０が実行する機能に応じて、プロセッサ１２に結合されうる。例えば、ユーザーインターフェイス１６が、プロセッサ１２に結合されうる。ユーザーインターフェイス１６は、例えば、ボタン、スイッチ、キーボード、ライトペン、スタイラス、マウス、および／もしくは音声認識システムを含みうる。ディスプレイ１８もまた、プロセッサ１２に結合されうる。ディスプレイ１８は、例えば、ＬＣＤ、ＣＲＴ、ＬＥＤおよび／もしくはオーディオディスプレイを含みうる。

さらには、ＲＦサブシステム／ベースバンドプロセッサ２０もまた、プロセッサ１２に結合されうる。ＲＦサブシステム／ベースバンドプロセッサ２０は、（図示されない）ＲＦ受信機およびＲＦ送信機に結合されるアンテナを含みうる。通信ポート２２もまた、プロセッサ１２に結合されうる。通信ポート２２は、モデム、プリンタ、コンピュータなどの一つ以上の周辺デバイス２４へと、または、例えば、ローカルエリアネットワーク、リモートエリアネットワーク、イントラネットもしくはインターネットなどのネットワークへと結合されるように、適応されうる。

プロセッサ１２はソフトウェアプログラムを実施することによってシステム１０の機能を制御するので、プロセッサ１２を効率的にするためにメモリが使用される。一般に、メモリはプロセッサ１２に結合されて、種々のプログラムを格納しその実行を容易にする。例えば、プロセッサ１２は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、ダブルデータレート（ＤＤＲ）ＤＲＡＭ、および／もしくはスタティックランダムアクセスメモリ（ＳＲＡＭ）などの揮発性メモリを含みうる揮発性メモリ２６へと結合されうる。プロセッサ１２は、不揮発性メモリ２８へも結合されうる。不揮発性メモリ２８は、揮発性メモリと組み合わせて使用される、ＥＰＲＯＭもしくはフラッシュメモリなどのリードオンリーメモリ（ＲＯＭ）を含みうる。さらには、不揮発性メモリ２８は、ディスクドライブ、テープドライブメモリ、ＣＤＲＯＭドライブ、ＤＶＤ、読み出し／書き込みＣＤＲＯＭドライブおよび／もしくはフロッピーディスクドライブなどの、高容量メモリを含みうる。

揮発性メモリ２６は、ＤＤＲ、ＤＤＲ２、ＤＤＲ３もしくは他の技術を実施することができる複数のＳＤＲＡＭを含みうる。ＳＤＲＡＭは、システムクロックなどのタイミングソースと同期して制御されるという点でＤＲＡＭとは異なる。同期式制御を達成するために、ラッチを使用して、ＳＤＲＡＭの入力および出力に関するデータおよび他の情報を提供する。したがって、例えば読み出し動作においては、プロセッサ１２は、読み出し要求発生後の特定数のクロック周期の後、データ出力ラッチへとアクセスしうる。クロック周期の数は、典型的には、要求されたデータにアクセスするため、出力ラッチへとデータを移動するため、ならびに、データを安定化させるために必要とされる期間に対応する。データは、プロセッサ１２にタイミングソースを提供するシステムクロックと同期して、出力ラッチからクロックアウトされる。システムクロックと、出力ラッチから読み出されるデータの同期は、一般に、ディレイロックループ（ＤＬＬ）回路を介して実施される。一般に、出力データがシステムクロックに対して公称上調整されるように、出力データを時間内でシフトすることによって、ＤＬＬは、システムクロックへのデータ出力信号をロック（lock）する。したがって、ＤＬＬは、ＳＤＲＡＭにおける種々のコンポーネントによってもたらされるタイミングディレイを補償しうる。

書き込み動作もまた、システムクロックもしくは外部から提供される他のタイミングソースなどのタイミングソースと同期して（例えば、同時に）実施される。したがって、書き込み動作を実施している外部デバイスから提供される書き込みクロックの制御下で、データを、入力ラッチ中にクロックし、メモリアレイへと書き込むことができる。ディレイロックループを実施して、書き込みクロックと書き込みデータを同期させることもできる。

続いて図２を参照すると、例えば、ＤＤＲ３ ＳＤＲＡＭなどのＳＤＲＡＭ３０の一例示的実施形態を示すブロック図が示される。本技術は、ＤＤＲ３ ＳＤＲＡＭに限定されるわけではなく、他の同期式メモリデバイスへも適用可能であり、特に、他の高速メモリデバイスおよび通信アプリケーションで使用するための他のデバイスへも適用可能でありうる。当業者は、種々のデバイスが、本発明の実施において使用されうることを理解するであろう。理解されることであろうが、ＳＤＲＡＭ３０の説明は、例示的な目的のために簡略化されており、ＳＤＲＡＭの全ての特性を完全に記述するように意図されてはいない。

メモリバスで提供される制御、アドレスおよびデータ情報は、ＳＤＲＡＭ３０への個々の入力によって表される。これらの個々の表される事柄は、データバス３２、アドレスライン３４、および制御ロジック３６へと向けられた種々の分離したラインによって示される。理解されることであろうが、種々のバスおよび制御ラインは、システムに応じて変化しうる。本技術分野で既知のように、ＳＤＲＡＭ３０は、アドレス可能なメモリセルの行および列を有するメモリバンクを含むメモリアレイ３８を含む。行内の各メモリセルは、ワード線へと結合される。さらには、列内の各メモリセルはビット線へと結合される。メモリアレイ３８における各セルは、本技術分野では従来から行われているとおり、ストレージキャパシタおよびアクセストランジスタを通常含む。

ＳＤＲＡＭ３０は、アドレスライン３４およびデータライン３２を介して、例えば、マイクロプロセッサ１２とインターフェイスをとる。または、ＳＤＲＡＭ３０は、ＳＤＲＡＭコントローラ、マイクロコントローラ、チップセットもしくは他の電子システムなどの他のデバイスとインターフェイスをとりうる。マイクロプロセッサ１２は、ＳＤＲＡＭ３０へと複数の制御信号をも提供しうる。このような信号は、行および列アドレスストローブ信号ＲＡＳおよびＣＡＳ、チップ選択信号ＣＳ、書き込みイネーブル信号ＷＥ、クロックイネーブル信号ＣＫＥ、外部クロック信号ＸＣＬＫ、および他の従来の制御信号を含みうる。制御ロジック３６は、ＳＤＲＡＭ３０の多くの利用可能な機能を制御する。制御ロジック３６は、アクティブドライバ３７（ＡｃｔＤｒｖ）およびコマンドデコーダ４１をも含む。さらには、本明細書では詳細には説明されない種々の他の制御回路および制御信号が、当業者にとっては既知のように、ＳＤＲＡＭ３０の動作に寄与している。

行アドレスマルチプレクサ４０および行デコーダ４２は、アドレスライン３４上に提供される行アドレス信号から行アドレスを受信し、デコードする。一意的な各行アドレスは、メモリアレイ３８におけるセルの行に対応する。行デコーダ４２は、ワード線ドライバ、アドレスデコーダツリー、および回路を通常含み、この回路は、行アドレスバッファ４０から受信された任意の行アドレスを翻訳し、ワード線ドライバを介してメモリアレイ３８の適切なワード線を選択的にアクティベートする。

列アドレスカウンタ／ラッチ４４および列デコーダ４６は、アドレスライン３４上に提供される列アドレス信号を受信し、デコードする。さらに、列デコーダ４６は、列がディフェクティブになったという決定を行うことができ、かつ置換列のアドレスを決定することができる。列デコーダ４６は、Ｉ／Ｏゲーティング４８へ結合され、このＩ／Ｏゲーティング４８はセンス増幅器５０へと結合される。センス増幅器５０は、メモリアレイ３８のビット線の相補的対へと結合される。さらには、バンク制御ロジック５２は、アドレスライン３４上に提供される、ＢＡ０、ＢＡ１、ＢＡ２などのバンクアドレス信号を受信してデコードする。バンク制御ロジック５２は、列デコーダ４６および行デコーダ４２へとバンク信号を出力して、メモリアレイ３８のバンクを指示する。さらには、バンク制御ロジック５２は、制御ロジック３６のアクティブドライバ３７へと、内部バンクアドレス信号Ｂｋｎを出力する。

Ｉ／Ｏゲーティング４８は、データイン（すなわち書き込み）およびデータアウト（すなわち読み出し）回路へと結合される。データイン回路は、書き込みドライバ５４、入力レジスタ５６、書き込みデータを受信するよう構成されたレシーバ５８を含みうる。書き込みドライバ５４、入力レジスタ５６およびレシーバ５８は、外部書き込みデータをシリアルで受信するよう構成され、メモリアレイ３８中への格納のために、シリアルの書き込みデータをパラレルデータへと変換する。書き込み動作の間に、書き込みデータバス６０は、レシーバ５８へとデータを提供する。理解されることであろうが、書き込みデータバス６０は、データバス３２の一部である。Ｉ／Ｏゲーティング４８は、書き込みドライバ５４からデータを受信し、アドレスライン３４上に特定されるアドレスにおけるセルのキャパシタ上の電荷として、メモリアレイ３８内にこのデータを格納する。

制御ロジック３６は、アクティブドライバ３７およびコマンドデコーダ４１を含む。コマンドデコーダ４１は、マイクロプロセッサ１２もしくは他のデバイスなどからの様々な入力信号ＣＬＫ、ＣＫＥ、ＣＳ、ＣＡＳ、ＲＡＳ、ＷＥを受信し、グローバルアクティベート信号（ＡＣＴ）をアクティブドライブ回路へと提供する。アクティブドライバ３７は、バンク制御ロジック５２からバンクアドレス信号（ＢＫｎ）を受信する。以下でさらに記述されるように、アクティブドライバ３７は、行デコーダ４２へとバンクアクティベート信号（ＢＡｃｔＱ）を出力する。

読み出し動作の間に、ＳＤＲＡＭ３０は、メモリアレイ３８からマイクロプロセッサ１２へとデータを伝送する。アクセスされるセルに対する相補的なビット線は、平衡回路および基準電圧源によって提供される基準電圧に対して平衡化される。アクセスされたセルに格納された電荷は、その後、関連づけられたビット線で共有される。センス増幅器４８は、相補的ビット線の間の電圧における差を検出して増幅する。アドレスライン３４で受信されるアドレス情報は、ビット線のサブセットを選択し、それらを入力／出力（Ｉ／Ｏ）ワイヤもしくはラインの相補的な対へと結合する。Ｉ／Ｏワイヤは、読み出しラッチ６２、マルチプレクサ６４およびドライバ６６などの、データアウト回路へと増幅された電圧信号を伝送する。読み出しラッチ６２は、Ｉ／Ｏゲーティング４８からデータを受信し、マルチプレクサ６４へとパラレルにこのデータを伝送するよう構成され、このマルチプレクサ６４が、読み出しデータバス６８へのデータをシリアル化する。書き込みデータバス６０と同様に、読み出しデータバス６８は、４００ＭＨｚかそれより高周波数において動作するよう構成された高速データバスである。読み出しドライバ６６のためのタイミングソースは、シフトされたクロック信号（ＤＬＬＣＫ）を提供するディレイロックループ（ＤＬＬ）回路７０によって提供することができ、ＤＬＬＣＫは、外部システムクロック信号（ＸＣＬＫ）と同期している。したがって、読み出しデータバス６８における出力データ信号はシステムクロックＸＣＬＫへとロックされる。

上述されたように、ＳＤＲＡＭ３０の動作は、アクティベート信号および内部バンクアドレス信号（Ｂｋｎ）を送信するステップを含みうる。図３は、アクティベートコマンドを示すシステムクロック信号１００およびアクティベートコマンド信号１０２（ＡＣＴ）を示す。さらに、図３は、従来のバンクアドレス信号１０４（ＢＫｎ）および本発明の一実施形態に従って改変されたバンクアドレス信号１０６（ＢＫｎ）をも示す。クロック信号１００における各ピークは、１クロック周期（ｔ_ｃｋ）の１／２であり、各信号は、５つのクロック周期０、１、２、３および４に対して示される。上述されたように、クロック信号は、システムクロック（ＸＣＬＫ）によって、または、他の任意の適切なクロック信号によって提供することができ、クロック信号の１度の上下を、１クロック周期（ｔ_ｃｋ）と称する。

アクティベートコマンドは、クロック信号１００によって示されるように、外部システムクロック信号（ＸＣＬＫ）でラッチされてもよい。しかしながら、ＤＤＲIII（１ｎｓ未満）などの、幾つかの実施形態における短いクロック周期は、次のバンクをアクティベートする前にアクティベートコマンドが４クロック周期の間待機しなければならないということを意味する。例えば、図３に示されるように、クロック信号１００において、アクティベート信号は、バンクｉ（Ｂｋ_ｉ）に対してアクティベートコマンドを送信するが、バンクｊ（Ｂｋ_ｊ）に対してアクティベートコマンドを送信することを、５つ目のクロック周期まで待機する。異なるバンクへの連続するアクティベートコマンドの間の時間は、“ＲＡＳ−ｔｏ−ＲＡＳディレイ時間（time for RAS-to-RAS delay）”（ｔ_ｒｒｄ）と称されうる。

ＤＤＲIIIＳＤＲＡＭで使用されるような、ＡＣＴ信号１０２および典型的なバンクアドレス信号１０４は、典型的には、ＸＣＬＫラッチのクロック周期（ｔ_ｃｋ）の開始から、少しの遅延後に開始する。典型的なバンクアドレス信号１０４は、１クロック周期またはそれより短い期間アサートされる。図３に示されるように、バンクアドレス信号１０４およびＡＣＴ信号１０２の両方は、正しいバンクがアクティベートされることを保証するために、同一時刻においてハイを維持するべきである。

バンクアドレス信号１０６は、本発明の一実施形態に従って改変されたバンクアドレス信号である。バンクアドレス信号１０６のトレイリングエッジ（後縁）１０８を延長して、アクティベート信号１０２の追加クロック周期を利用する。さらには、バンクアドレス信号１０６のトレイリングエッジ１０８を延長すると、バンクアドレス信号１０６の前方エッジ１１０を加速させることが可能になる。例えば、直線１１１によって示されるように、改変されたバンクアドレス信号１０６は、典型的なバンクアドレス信号１０４（直線１１１より後にピークを迎える）とは逆に、クロック周期の初期において“ハイ”になる。したがって、図面から理解されるように、改変されたバンクアドレス信号１０６は、１クロック周期（ｔ_ｃｋ）よりも長周期である。改変されたバンクアドレス信号１０６は、アクティブドライバの改良を提供することができる。アクティブドライバは、もはや調整のためにクロックに対してラッチされる必要がなく、それにより、電流をセーブし、アクティブドライバにとって必要とされるロジックおよびレイアウト領域を縮小させる。さらには、アクティブドライバは、信頼性、性能、およびより速いＲＡＳ−ｔｏ−ＣＡＳディレイ（ｔ_ＲＣＤ）などの面で改良される。

バンクアドレス信号１０６のトレイリングエッジ１０８は、アクティブコマンド信号１０２へとラッチすること、ＯＲゲートを通してバンクアドレス信号１０６および遅延型を伝送すること、セルフラッチ動作を使用すること、あるいは他の適切な技術またはそれらの組み合わせを使用することによって延長されうる。以下に記述される実施形態においては、アクティブコマンド信号１０２は、バンクアドレス信号をラッチして、バンクアドレス信号のトレイリングエッジを延長する。

続いて図４を参照すると、本発明の一実施形態に従うアクティブドライバ２００が示される。アクティブドライバ２００は、入力アクティベートコマンド信号２０２（ＡＣＴ）、バンク制御ロジックから受信された図３における信号１０６などの改変されたバンクアドレス信号２０４（ＢＫｎ）、およびリフレッシュ信号２０６（ＲｅｆＥｎ）を受信する。アクティブドライバ２００は、バンクアクティベート信号２０８を出力する。上述されたように、改変されたバンクアドレス信号２０４は、様々な方法で延長されうる。この様々な方法には、アクティベートコマンド信号２０２へとバンクアドレス信号２０４をラッチすること、ＯＲゲートにおいてバンクアドレス信号２０４と遅延型とを組み合わせること、セルフラッチスキームを使用すること、もしくは他のあらゆる適切な技術またはそれらのあらゆる組み合わせが含まれる。

アクティベートコマンド信号２０２およびバンクアドレス信号２０４は、まずＡＮＤゲート２１０へと提供され、その出力がＮＯＲゲート２１２へと伝送される。リフレッシュイネーブル信号２０６もまた、ＮＯＲゲート２１２へと提供され、ＮＯＲゲート２１２の出力は、インバータ２１４、２１６および２１８へと提供される。インバータ２１４はラッチクロック信号の使用の代わりとなる。したがって、ラッチクロック信号もしくは対応するロジックが必要ではないため、アクティブドライバの設計は、上述の改良（ロジックおよびレイアウト領域の縮小、より高速な性能、信頼性の向上およびより容易な設計など）を含みうる。さらには、ラッチクロック信号の排除によって、電流をセーブし、必要とする同調もより少なくなる。

アクティベートドライバ２００は、図２に示された行デコーダ４２などのコマンドデコーダへと結合されうる。アクティブドライバ２００からの出力、バンクアクティベート信号２０８（ＢＡｃｔＱ）は、行デコーダへと送信され、その後、メモリデバイスのメモリアレイへと送信される。

本発明は種々の改変形態および置換形態を許容しうるが、本明細書においては、特定の実施形態が図面において例示的な目的のために示され、詳細に説明されてきた。しかしながら、本発明は、開示された特定の形態に限定されることを意図されるものではないことを理解されたい。むしろ、本発明は、以下に添付する請求項によって定義される本発明の趣旨および範囲内の全ての改変物、均等物、置換物を包含するものである。

Claims (20)

1. メモリデバイスを動作させる方法であって、
   複数のクロック周期を含むタイミング信号を提供するステップと、
   アクティベート信号を提供するステップであって、アクティベートコマンドがクロック周期の各第一の期間に実行される、ステップと、
   バンクアドレス信号を提供するステップであって、前記バンクアドレス信号は、クロック周期の前記第一の期間の少なくとも一部の間ハイであり、前記第一の期間は最短でも１クロック周期である、ステップと、
   を含む、
   ことを特徴とする方法。
2. 前記バンクアドレス信号を提供するステップは、クロック周期の開始と前記バンクアドレス信号がハイである前記期間との間の遅延を減少させるステップを含む、
   ことを特徴とする請求項１に記載の方法。
3. 前記第一の期間は４クロック周期である、
   ことを特徴とする請求項１に記載の方法。
4. 前記バンクアドレス信号は、前記バンクアドレス信号を前記アクティベート信号へとラッチすることによって延長される、
   ことを特徴する請求項１に記載の方法。
5. 前記バンクアドレス信号は、前記バンクアドレス信号および遅延されたバンクアドレス信号にＯＲ演算を実施することによって延長される、
   ことを特徴とする請求項１に記載の方法。
6. 前記バンクアドレス信号は、セルフラッチを用いることによって延長される、
   ことを特徴とする請求項１に記載の方法。
7. インバータを介して前記バンクアドレス信号を送信するステップを含む、
   ことを特徴とする請求項１に記載の方法。
8. 前記アクティベート信号とバンクアドレス信号とを調整させるステップを含む、
   ことを特徴とする請求項１に記載の方法。
9. メモリデバイスを動作させる方法であって、
   複数のクロック周期を含むタイミング信号を提供するステップと、
   前記複数の各クロック周期のうちの多数に対しアクティベートコマンドをアサートするステップであって、前記多数は２以上であるステップと、
   前記複数の各クロック周期のうちの前記多数に対しバンクアドレスコマンドをアサートするステップであって、前記バンクアドレスコマンドは、１クロック周期よりも長い期間アサートされる、ステップと、
   を含む、
   ことを特徴とする方法。
10. 前記アクティベート信号のＲＡＳ−ｔｏ−ＲＡＳディレイは、最短でも４クロック周期である、
    ことを特徴とする請求項９に記載の方法。
11. 前記バンクアドレスコマンドをアサートするステップは、クロック周期の開始と前記バンクアドレスコマンドの前記アサートとの間の遅延を短縮するステップを含む。
    ことを特徴とする請求項９に記載の方法。
12. 前記バンクアドレスコマンドをアサートするステップは、前記バンクアドレス信号を前記アクティベート信号へとラッチすることによって、バンクアドレス信号を延長するステップを含む、
    ことを特徴とする請求項９に記載の方法。
13. 前記バンクアドレスコマンドをアサートするステップは、前記バンクアドレス信号および遅延されたバンクアドレス信号にＯＲ演算を実施することによって、バンクアドレス信号を延長するステップを含む、
    ことを特徴とする請求項９に記載の方法。
14. 前記バンクアドレスコマンドをアサートするステップは、セルフラッチを用いることによってバンクアドレス信号を延長するステップを含む、
    ことを特徴とする請求項９に記載の方法。
15. 行デコーダと、
    行デコーダへと結合され、バンクアクティベート信号を提供するよう構成されたアクティブドライバであって、アクティベート信号を受信するようにさらに構成され、アクティベートコマンドが、クロック周期の各第一の期間において実行されるアクティブドライバと、
    を備え、
    前記アクティブドライバが、バンクアドレス信号を受信するようさらに構成され、
    前記バンクアドレス信号はクロック周期の前記第一の期間の少なくとも一部の間、ハイであり、
    前記第一の期間は最短でも１クロック周期である
    ことを特徴とするメモリデバイス。
16. 前記アクティブドライバはインバータを含む、
    ことを特徴とする請求項１５に記載のメモリデバイス。
17. 前記アクティブドライバは、ＮＯＲゲートおよびＡＮＤゲートを含む、
    ことを特徴とする請求項１５に記載のメモリデバイス。
18. 前記メモリデバイスは、ＤＤＲ３ ＳＤＲＡＭメモリデバイスである、
    ことを特徴とする請求項１５に記載のメモリデバイス。
19. 前記メモリデバイスは、ＤＤＲ２ ＳＤＲＡＭメモリデバイスである、
    ことを特徴とする請求項１５に記載のメモリデバイス。
20. 制御ロジックを含み、前記制御ロジックは、アクティベート信号を前記アクティブドライバへと提供するよう構成されたコマンドデコーダを含む、
    ことを特徴とする請求項１５に記載のメモリデバイス。