KR101536019B1 - 고속 dram에서 신호들을 처리하기 위한 시스템 및 방법 - Google Patents
고속 dram에서 신호들을 처리하기 위한 시스템 및 방법 Download PDFInfo
- Publication number
- KR101536019B1 KR101536019B1 KR1020107006728A KR20107006728A KR101536019B1 KR 101536019 B1 KR101536019 B1 KR 101536019B1 KR 1020107006728 A KR1020107006728 A KR 1020107006728A KR 20107006728 A KR20107006728 A KR 20107006728A KR 101536019 B1 KR101536019 B1 KR 101536019B1
- Authority
- KR
- South Korea
- Prior art keywords
- bank address
- signal
- address signal
- activation
- command
- Prior art date
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4076—Timing circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/1066—Output synchronization
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/408—Address circuits
- G11C11/4087—Address decoders, e.g. bit - or word line decoders; Multiple line decoders
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
- G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
복수의 클록 사이클을 포함하는 타이밍 신호(100)를 제공하는 단계, 활성화 신호(102)를 제공하는 단계, 뱅크 어드레스 신호(104, 106)를 제공하는 단계를 포함하는, 메모리 디바이스를 동작시키기 위한(도 3) 방법이 개시된다. 활성화 명령(ACT, 102)은 클록 사이클들의 모든 제1 지속기간에서 실행되고, 뱅크 어드레스 신호를 클록 사이클들의 제1 지속기간의 적어도 일부에서 하이이다. 일 실시예에서, 활성화 신호의 제1 지속기간은 적어도 4개의 클록 사이클이고, 뱅크 어드레스 신호는 적어도 1개의 클록 사이클이다. 행 디코더 및 액티브 드라이버를 갖는 메모리 디바이스가 또한 제공된다.
Description
본 발명의 실시예들은 일반적으로 메모리 디바이스들에 관련되고 보다 구체적으로 고속 메모리 어레이들에서 신호들을 처리하는 것에 관련된다.
컴퓨터, 개인용 전자수첩(personal organizer), 셀폰, 휴대용 오디오 플레이어 등과 같은 전자 시스템 및 디바이스들은 시스템에 저장 기능을 제공하기 위해 통상 하나 이상의 메모리 디바이스를 포함한다. 시스템 메모리는 일반적으로 하나 이상의 집적회로 칩의 형태로 제공되고 일반적으로 RAM(random access memory) 및 ROM(read only memory)을 포함한다. 시스템 RAM은 통상 크고 휘발성이 있으며 시스템의 주 메모리를 제공한다. SDRAM(Synchronous Dynamic RAM)은 통상 채용되는 형태의 RAM이다.
이해되는 바와 같이, 다수의 상이한 타입의 SDRAM 디바이스들이 존재한다. 초기 세대의 SDRAM 디바이스들은 일반적으로, 메모리 셀로부터의 데이터가 액세스 될 수 있고 클록 사이클마다 1비트의 데이터가 출력될 수 있도록 구성된다. 더 빠른 처리 속도에 대한 요구로 인해 DDR(Double Data Rate) SDRAM 디바이스들이 개발되었다. DDR SDRAM 디바이스들은 일반적으로 클록 사이클마다 2비트의 데이터가 액세스되고 출력되는 것을 가능하게 한다. 이를 달성하기 위해, DDR SDRAM 디바이스들은 통상 클록 신호의 상승 및 하강 에지마다 데이터를 클록 아웃(clock out)한다. 예를 들어, 100 MHz의 클록 주파수에서, SDRAM은 클록 펄스의 모든 상승 에지에서 데이터를 전송할 것이고 따라서 유효한 100 MHz 전송 속도를 달성하며, 다시 말해 하나의 클록 사이클을 완료하는데 10ns(tck라고도 불림)가 걸린다. DDR SDRAM은 클록의 모든 상승 및 하강 에지에서 데이터를 전송할 것이고 따라서 동일한 클록 주파수에서 200 MHz의 유효 속도를 달성한다.
더 빠른 타입의 SDRAM은 DDR2 SDRAM 및 DDR3 SDRAM을 포함한다. 이전 세대들에 비해 DDR2 및 DDR3 SDRAM의 장점은, 향상된 전기적 인터페이스로 인해 더 빠른 클록 스피드에서도 동작하여, 클록 사이클에 요구되는 시간을 감소키는 능력이다. 예를 들어, DDR SDRAM은 일반적으로 데이터가 메모리 디바이스로부터 200 내지 550 MHz의 유효 클록 속도, 즉 하나의 클록 사이클에 대해 약 5ns(tck = 5ns)에서 전송될 수 있게 한다. DDR2 SDRAM은 데이터가 약 400-1066 MHz, 즉 하나의 클록 사이클에 대해 약 3ns(tck = 3ns)에서 전송될 수 있게 하고, DDR3 SDRAM은 800-1600 MHz의 유효 데이터 전송, 즉 하나의 클록 사이클에 대해 약 1.5ns(tck = 1.5ns)를 가능하게 한다. 더 빠른 버전의 DDR3 SDRAM 또는 다음 세대의 SDRAM은 하나의 클록 사이클에 대해 1ns 이하일 수 있다. DDR2 및 DDR3 SDRAM 클록 주파수는 또한 대량 프리페치(larger pre-fetch) 버퍼 등의 다른 향상에 의해 더욱 가속될 수 있다. 속도가 증가하면서, 메모리 디바이스 내의 데이터의 내부 전송은 점차 관리하기 어려워지고 있다.
이러한 타입의 SDRAM의 동작 중에, 활성화(또는 액티브) 명령이 메모리 어레이에 보내질 수 있다. 활성화 명령은 메모리 어레이의 행(row)을 활성화시킨다. 일부 경우에서, 또 하나의 활성화 명령이 실행될 수 있기 전에 다수의 클록 사이클 동안 대기할 필요가 있을 수 있고, 따라서 활성화 명령 신호의 타이밍이 중요할 수 있다. 또한, 내부 뱅크 어드레스 신호(뱅크 정보 신호 또는 뱅크 신호라고도 불림)와 활성화 신호가 동시에 "하이(high)"가 되도록, 내부 뱅크 어드레스 신호는 활성화 신호에 맞춰 조정되어야 한다. 통상, 이러한 조정 문제들은 다양한 명령 신호들을 래치하기 위한 클록 신호를 도입함으로써 해결된다. 그러나, 래치 클록 신호의 추가는 신호들을 처리하는 회로들의 로직과 레이아웃을 증가시키고, 또한 클록 신호가 다양한 명령 신호들에 맞게 조정되는 것을 필요로 한다.
본 발명의 실시예들은 상기에서 설명한 하나 이상의 문제들에 관한 것일 수 있다.
도 1은 본 발명의 실시예들에 따른 메모리 디바이스를 갖는 프로세서 기반 디바이스 실시예의 블록도를 도시한다.
도 2는 본 발명의 실시예들에 따른 메모리 디바이스 실시예의 블록도를 도시한다.
도 3은 본 발명의 하나 이상의 실시예들에 따른 메모리 디바이스의 클록 신호, 활성화 신호, 통상의 뱅크 어드레스 신호, 및 변형된 뱅크 어드레스 신호의 도면이다.
도 4는 본 발명의 실시예에 따라 구성된 메모리 디바이스의 액티브 드라이버의 회로도이다.
도 2는 본 발명의 실시예들에 따른 메모리 디바이스 실시예의 블록도를 도시한다.
도 3은 본 발명의 하나 이상의 실시예들에 따른 메모리 디바이스의 클록 신호, 활성화 신호, 통상의 뱅크 어드레스 신호, 및 변형된 뱅크 어드레스 신호의 도면이다.
도 4는 본 발명의 실시예에 따라 구성된 메모리 디바이스의 액티브 드라이버의 회로도이다.
이제 도면들을 참조하여, 먼저 도 1을 보면, 참조 번호 10으로 전체적으로 지정된 프로세서 기반 시스템의 실시예를 나타내는 블록도가 도시된다. 시스템(10)은 컴퓨터, 페이저, 셀폰, 개인용 전자수첩, 휴대용 오디오 플레이어, 제어 회로, 카메라 등과 같은 임의의 다양한 타입일 수 있다. 통상의 프로세서 기반 디바이스에서, 마이크로프로세서 등의 프로세서(12)는 시스템(10)에서 시스템 기능들 및 요청들의 처리를 제어한다. 또한, 프로세서(12)는 시스템 제어를 공유하는 복수의 프로세서를 포함할 수 있다.
시스템(10)은 통상 전원(14)을 포함한다. 예를 들어, 시스템(10)이 휴대용 시스템이면, 전원(14)은 영구 배터리, 교체용 배터리, 및/또는 충전가능 배터리를 포함할 수 있다. 전원(14)은 또한 AC 어댑터를 포함할 수 있어서, 시스템(10)이 예를 들어 벽의 아웃렛에 플러그인 될 수 있다. 전원(14)은 또한, 시스템(10)이 예를 들어 차량의 담배 라이터에 플러그인 될 수 있도록, DC 어댑터를 포함할 수 있다.
다양한 기타 디바이스들이, 시스템(10)이 수행하는 기능에 따라 프로세서(12)에 결합될 수 있다. 예를 들어, 유저 인터페이스(16)가 프로세서(12)에 결합될 수 있다. 유저 인터페이스(16)는 예를 들어 버튼, 스위치, 키보드, 라이트 펜, 스타일러스, 마우스, 및/또는 음성 인식 시스템을 포함할 수 있다. 디스플레이(18)가 또한 프로세서(12)에 결합될 수 있다. 디스플레이(18)는 예를 들어 LCD, CRT, LED 및/또는 오디오 디스플레이를 포함할 수 있다.
또한, RF 서브시스템/기저대역 프로세서(20)도 프로세서(12)에 결합될 수 있다. RF 서브시스템/기저대역 프로세서(20)는 RF 수신기 및 RF 송신기(도시되지 않음)에 결합된 안테나를 포함할 수 있다. 통신 포트(22)가 또한 프로세서(12)에 결합될 수 있다. 통신 포트(22)는 예를 들어 모뎀, 프린터, 컴퓨터 등의 하나 이상의 주변 장치(24)에, 또는 근거리망, 원거리망, 인트라넷, 또는 인터넷 등의 네트워크에 결합될 수 있다.
프로세서(12)가 소프트웨어 프로그램들을 구현함으로써 시스템(10)의 기능을 제어하기 때문에, 프로세서(12)가 효율적으로 되도록 하기 위해서 메모리가 사용된다. 일반적으로 메모리는 프로세서(12)에 결합되어 다양한 프로그램을 저장하고 그 실행을 용이하게 한다. 예를 들어, 프로세서(12)는 DRAM(Dynamic Random Access Memory), DDR(Double Data Rate) DRAM, 및/또는 SRAM(Static Random Access Memory) 등의 휘발성 메모리를 포함할 수 있는 휘발성 메모리(26)에 결합될 수 있다. 프로세서(12)는 또한 비휘발성 메모리(28)에 결합될 수 있다. 비휘발성 메모리(28)는 휘발성 메모리와 함께 사용될 EPROM 또는 플래시 메모리 등의 ROM(read only memory)를 포함할 수 있다. 추가로, 비휘발성 메모리(28)는 디스크 드라이브, 테이프 드라이브 메모리, CD ROM 드라이브, DVD, 판독/기입 CD ROM 드라이브, 및/또는 플로피 디스크 드라이브 등의 대용량 메모리를 포함할 수 있다.
휘발성 메모리(26)는 DDR, DDR2, DDR3, 또는 기타 기술을 구현할 수 있는 다수의 SDRAM을 포함할 수 있다. SDRAM이 시스템 클록 등의 타이밍 소스와 동기하여 제어된다는 점에서 SDRAM은 DRAM과 상이하다. 동기 제어를 달성하기 위해서, 래치가 사용되어 데이터 및 SDRAM의 입력과 출력에 대한 기타 정보를 제공한다. 따라서, 예를 들어 판독 동작에서, 프로세서(12)는 판독 요청의 발행 후 특정 수의 클록 사이클 후에 데이터 출력 래치를 액세스할 수 있다. 클록 사이클의 수는 통상 요청된 데이터를 액세스하고, 데이터를 출력 래치에 이동시키고, 그 데이터가 안정되도록 하는데 필요한 시간량에 대응한다. 데이터는, 프로세서(12)에 대한 타이밍 소스를 제공하는 시스템 클록에 동기하는 출력 래치로부터 클록 아웃된다. 출력 래치로부터 판독된 데이터를 시스템 클록과 동기화하는 것은 일반적으로 DLL(delay locked loop) 회로를 통해 구현된다. 일반적으로, DLL은 출력 데이터가 명목상으로(nominally) 시스템 클록에 맞게 조정되도록 출력 데이터를 시간적으로 이동시킴으로써, 데이터 출력 신호를 시스템 클록에 고정시킨다. 따라서, DLL은 SDRAM의 다양한 컴포넌트들에 의해 도입된 타이밍 지연들을 보상할 수 있다.
기입 동작들은 또한 시스템 클록 또는 기타 외부적으로 제공된 타이밍 소스 등의 타이밍 소스와 동기식으로(예컨대, 동기하여) 수행될 수 있다. 따라서, 데이터는 기입 동작을 수행하고 있는 외부 디바이스로부터 제공된 기입 클록의 제어 하에서, 입력 래치에 클록되어 메모리 어레이에 기입될 수 있다. DLL은 또한 기입 데이터를 기입 클록에 동기시키도록 구현될 수 있다.
이제 도 2를 참조하면, 예를 들어 DDR3 SDRAM 등의 SDRAM(30)의 예시적인 실시예를 나타내는 블록도가 도시된다. 본 기술은 DDR3 SDRAM에만 한정되지는 않을 수 있고, 그외의 동기식 메모리 디바이스들에 적용가능할 수 있으며, 특히 그외의 고속 메모리 디바이스들 및 통신 어플리케이션에서 사용하기 위한 그외의 디바이스들에 적용가능할 것이다. 본 기술분야의 숙련자들은 다양한 디바이스들이 본 발명의 구현에 사용될 수 있다는 것을 인지할 것이다. 이해되는 바와 같이, SDRAM(30)의 설명은 도시의 목적을 위해 간략화되어 있고, SDRAM의 모든 피처들의 완전한 설명을 의도한 것은 아니다.
메모리 버스를 통해 제공된 제어, 어드레스, 및 데이터 정보는 SDRAM(30)으로의 개별적인 입력들에 의해 표현된다. 이들 개별적인 표현들은 데이터 버스(32), 어드레스 라인들(34), 및 제어 로직(36)으로 향하는 다양한 별개 라인들에 의해 도시된다. 이해되는 바와 같이, 다양한 버스들과 제어 라인들은 시스템에 따라 변경될 수 있다. 본 기술분야에서 공지된 바와 같이, SDRAM(30)은, 어드레스가능한 메모리 셀들의 행들 및 열(column)들을 갖는 메모리 뱅크들을 포함하는 메모리 어레이(38)를 포함한다. 행 내의 각각의 메모리 셀은 워드라인에 결합된다. 또한, 열 내의 각각의 메모리 셀은 비트라인에 결합된다. 메모리 어레이(38) 내의 각각의 셀은 통상 본 기술분야에서 일반적인 것처럼 저장 캐패시터 및 엑세스 트랜지스터를 포함한다.
SDRAM(30)은 예를 들어 어드레스 라인(34) 및 데이터 라인(32)을 통해 마이크로프로세서(12)와 인터페이스한다. 대안적으로 SDRAM(30)은, SDRAM 컨트롤러, 마이크로컨트롤러, 칩셋, 또는 기타 전자 시스템 등의 그외의 디바이스들과 인터페이스할 수 있다. 마이크로프로세서(12)는 또한 다수의 제어 신호를 SDRAM(30)에 제공할 수 있다. 이러한 신호들은 행 및 열 어드레스 스트로브 신호 RAS 및 CAS, 칩셋 선택 신호 CS, 기입 인에이블 신호 WE, 클록 인에이블 신호 CKE, 외부 클록 신호 XCLK, 및 그외의 전통적인 제어 신호들을 포함할 수 있다. 제어 로직(36)은 SDRAM(30)의 다수의 이용가능한 기능들을 제어한다. 제어 로직(36)은 또한 액티브 드라이버(37)(ActDrv) 및 명령 디코더(41)를 포함한다. 또한, 본 명세서에서 열거되지 않은 다양한 그외의 제어 회로들 및 신호들이, 본 기술분야에서 통상의 기술자에게 공지된 바와 같이, SDRAM(30)의 동작에 기여한다.
행 어드레스 멀티플렉서(40) 및 행 디코더(42)는 어드레스 라인들(34) 상에 제공된 행 어드레스 신호들로부터 행 어드레스들을 수신하고 디코딩한다. 각각의 고유한 행 어드레스는 메모리 어레이(38) 내의 셀들의 행에 대응한다. 행 디코더(42)는 통상 워드라인 드라이버, 어드레스 디코더 트리, 및 행 어드레스 버퍼들(40)로부터 수신된 주어진 행 어드레스를 번역하고 워드라인 드라이버들을 통해 메모리 어레이(38)의 적절한 워드라인을 선택적으로 활성화시키는 회로를 포함한다.
열 어드레스 카운터/래치(44) 및 열 디코더(46)는 어드레스 라인(34) 상에 제공된 열 어드레스 신호들을 수신하고 디코딩한다. 열 디코더(46)는 또한 언제 열에 결함이 있는지 뿐만 아니라, 대체 열의 어드레스도 판정한다. 열 디코더(46)는 I/O 게이팅(48)에 결합되고, I/O 게이팅(48)은 감지 증폭기(50)에 결합된다. 감지 증폭기(50)는 메모리 어레이(38)의 비트라인들의 상보적인 쌍들에 결합된다. 또한, 뱅크 제어 로직(52)은 어드레스 라인들(34) 상에 제공된 뱅크 어드레스 신호들 BA0, BA1, BA2 등을 수신하고 디코딩한다. 뱅크 제어 로직(52)은 메모리 어레이(38)의 뱅크들을 나타내는 뱅크 신호를 열 디코더(46) 및 행 디코더(42)에 출력한다. 또한, 뱅크 제어 로직(52)은 내부 뱅크 어드레스 신호 Bkn을 제어 로직(36)의 액티브 드라이버(37)에 출력한다.
I/O 게이팅(48)은 데이터 인(즉, 기입) 및 데이터 아웃(즉, 판독) 회로에 결합된다. 데이터 인 회로는 기입 드라이버(54), 입력 레지스터(56), 및 기입 데이터를 수신하도록 구성된 수신기(58)를 포함할 수 있다. 기입 드라이버(54), 기입 레지스터(56), 및 수신기(58)는 외부의 기입 데이터를 연속하여 수신하고, 연속적인 기입 데이터를 메모리 어레이(38)에 저장하기 위해 병렬 데이터로 변환한다. 기입 동작 중에, 기입 데이터 버스(60)는 데이터를 수신기(58)에 제공한다. 이해되는 바와 같이, 기입 데이터 버스(60)는 데이터 버스(32)의 일부이다. I/O 게이팅(48)은 기입 드라이버(54)로부터 데이터를 수신하고 그 데이터를, 어드레스 라인(34) 상에 특정된 어드레스에서 셀의 캐패시터 상의 전하로서 메모리 어레이(38)에 저장한다.
제어 로직(36)은 액티브 드라이버(37) 및 명령 디코더(41)를 포함한다. 명령 디코더(41)는 마이크로프로세서(12) 또는 기타 디바이스 등으로부터 다양한 입력 신호들 CLK, CKE, CS, CAS, RAS, 및 WE를 수신하고, 드라이버 회로를 활성화하기 위하여 전역 활성화 신호(ACT)를 제공한다. 액티브 드라이버(37)는 뱅크 제어 로직(52)으로부터 뱅크 어드레스 신호(Bkn)를 수신한다. 이하에서 더 논의되는 바와 같이, 액티브 드라이버(37)는 뱅크 활성화 신호(BActQ)를 행 디코더(42)에 출력한다.
판독 동작 중에, SDRAM(30)은 데이터를 메모리 어레이(38)로부터 마이크로프로세서(12)로 전송한다. 액세스된 셀에 대한 상보적인 비트라인들은 평형 회로 미 기준 전압 전원에 의해 제공된 기준 전압으로 평형이 된다. 그 후 액세스된 셀에 저장된 전하는 연관된 비트라인들과 공유된다. 감지 증폭기(50)는 상보적인 비트라인들 사이의 전압차를 검출하여 증폭한다. 어드레스 라인들(34) 상에 수신된 어드레스 정보는 비트라인들의 서브세트를 선택하고 이들을 입력/출력(I/O) 와이어들 또는 라인들의 상보적인 쌍들에 결합시킨다. I/O 와이어들은 증폭된 전압 신호들을, 판독 래치(62), 멀티플렉서(64), 및 드라이버(66) 등의 데이터 아웃 회로에 전달한다. 판독 래치(62)는 I/O 게이팅(48)으로부터 데이터를 수신하고, 그 데이터를 병렬로 멀티플렉서(64)에 송신하도록 구성되며, 멀티플렉서(64)는 데이터 버스(68)를 판독하기 위해 그 데이터를 시리즈화한다. 기입 데이터 버스(60)에서와 같이, 판독 데이터 버스(68)는 400 MHz 이상에서 동작하도록 구성된 고속 데이터 버스이다. 판독 드라이버들(66)에 대한 타이밍 소스는, 외부 시스템 클록 신호(XCLK)와 동기하는 변이된 클록 신호(DLLCK)를 제공하는 DLL(delay locked loop) 회로(70)에 의해 제공되어, 판독 데이터 버스(68) 상의 출력 데이터 신호를 시스템 클록(XCLK)에 고정시킬 수 있다.
전술한 바와 같이, SDRAM(30)의 동작은 활성화 신호들 및 내부 뱅크 어드레스 신호들(Bkn)을 송신하는 것을 포함할 수 있다. 도 3은 활성화 명령들 및 활성화 명령 신호(102)(ACT)를 도시하는 시스템 클록 신호(100)를 나타낸다. 또한, 도 3은 종래의 뱅크 어드레스 신호(104)(BKn) 및 본 발명의 일 실시예에 따른 변형된 뱅크 어드레스 신호(106)(BKn)도 나타낸다. 클록 신호(100)의 각각의 피크는 클록 사이클(tck)의 절반이고, 신호들은 5개의 클록 사이클들, 0, 1, 2, 3, 4에 대해 도시되어 있다. 위에서 논의한 바와 같이, 클록 신호는 시스템 클록(XCLK) 또는 임의의 기타 적절한 클록 신호에 의해 제공될 수 있고, 클록 신호의 하나의 상승 및 하강은 하나의 클록 사이클(tck)로 불린다.
활성화 명령들은 또한, 클록 신호(100)에 의해 도시된 것처럼, 외부 시스템 클록 신호(XCLK) 상에 래치될 수 있다. 그러나, DDR3 등의 일부 실시예들에서 클록 사이클의 짧은 지속기간(1ns 미만)은, 활성화 명령이 다음 뱅크를 활성화시키기 전에 4개의 클록 사이클을 기다려야만 한다는 것을 의미한다. 예를 들어, 도 3에 도시된 바와 같이, 클록 신호(100)에서 활성화 신호는 활성화 명령을 뱅크 i(Bki)에 보내지만, 뱅크 j(Bkj)에 활성화 명령을 보내기 위해 제5 클록 사이클까지 대기한다. 상이한 뱅크들에 대한 연속하는 활성화 명령들 사이의 이러한 시간은 "RAS 대 RAS 지연 시간"(trrd)이라고 불릴 수 있다.
DDR3 SDRAM에서 사용되는 것과 같은 ACT 신호(102) 및 통상의 뱅크 어드레스 신호(104)는 통상 XCLK 래치의 클록 사이클(tck)의 개시로부터 짧은 지연 후에 시작된다. 통상의 뱅크 어드레스 신호(104)는 하나의 클록 사이클 또는 그 미만으로 어서팅된다(asserted). 도 3에 도시된 바와 같이, 뱅크 어드레스 신호(104) 및 ACT 신호(102) 모두는 올바른 뱅크가 활성화되었다는 것을 보증하기 위해 동시에 하이(high)로 유지되어야 한다.
뱅크 어드레스 신호(106)는 본 발명의 일 실시예에 따른 변형된 뱅크 어드레스 신호이다. 뱅크 어드레스 신호(106)의 후단 에지(108)는 활성화 신호(102)의 추가적인 클록 사이클들을 이용하여 확장되었다. 또한, 뱅크 어드레스 신호(106)의 후단 에지(108)를 확장함으로써 뱅크 어드레스 신호(106)의 전단 에지(110)가 빨라지게 된다. 예를 들어, 라인(111)에 의해 도시된 바와 같이, 변형된 뱅크 어드레스 신호(106)는, 라인(111) 이후까지 정점에 달하지 못한 통상의 뱅크 어드레스 신호(104)와는 반대로, 클록 사이클의 앞 부분에서도 "하이"이다. 따라서, 도면에서 알 수 있는 바와 같이, 변형된 뱅크 어드레스 신호(106)는 하나의 클록 사이클(tck)보다 크다. 변형된 뱅크 어드레스 신호(106)는 활성화 드라이버에서 개선점을 제공할 수 있다. 활성화 드라이버는 더 이상 조정을 위해 클록에 래치될 필요가 없어서, 전류가 절약되고 액티브 드라이버를 위해 필요한 로직 및 레이아웃 영역이 감소된다. 또한, 액티브 드라이버는 신뢰성, 성능을 향상시키고, 및 더 빠른 RAS 대 CAS 지연(tRCD)을 갖는다.
뱅크 어드레스 신호(106)의 후단 에지(108)는 액티브 명령 신호(102)에 래칭함으로써 확장되어, 뱅크 어드레스 신호(106), 및 셀프 래치(self latch) 동작 또는 임의의 적절한 기법이나 그 조합을 이용하여, OR 게이트를 통한 지연된 버전을 전달할 수 있다. 이하에 설명되는 실시예에서, 액티브 명령 신호(102)는 뱅크 어드레스 신호를 래치하여 뱅크 어드레스 신호의 후단 에지를 확장시킨다.
이제 도 4를 참조하면, 본 발명의 일 실시예에 따른 액티브 드라이버(200)가 도시되어 있다. 액티브 드라이버(200)는 활성화 명령 신호(202)(ACT), 뱅크 제어 로직으로부터 수신된 도 3의 신호(106)와 같은 변형된 뱅크 어드레스 신호(204)(BKn), 및 리프레시 신호(206)(RefEn) 입력들을 수신한다. 액티브 드라이버(200)는 뱅크 활성화 신호(208)를 출력한다. 상기에서 논의된 바와 같이, 변형된 뱅크 어드레스 신호(204)는, 그 뱅크 어드레스 신호(204)를 활성화 명령 신호(202)에 래칭하는 것, 그 뱅크 어드레스 신호(204), 및 셀프 래치 방식 또는 임의의 기타 적절한 기법 또는 그 조합을 이용하여 OR 게이트에서 지연된 버전을 조합하는 것을 포함하는 상이한 방식으로 확장될 수 있다.
활성화 명령 신호(202) 및 뱅크 어드레스 신호(204)는 먼저 AND 게이트(210)에 제공되고, AND 게이트(210)의 출력은 NOR 게이트(212)로 향한다. 리프레시 인에이블 신호(206)가 또한 NOR 게이트(212)에 제공되고, NOR 게이트(212)의 출력은 인버터들(214, 216 및 218)에 제공된다. 인버터(214)는 래치 클록 신호의 사용을 대체한다. 따라서, 래치 클록 신호나 대응하는 로직이 필요하지 않기 때문에, 액티브 드라이버의 설계는, 감소된 로직 및 레이아웃 영역, 더 빠른 성능 및 증가된 신뢰성, 및 더 쉬운 설계 등의 전술한 향상을 포함할 수 있다. 또한, 래치 클록 신호를 제거함으로써 전류가 절약되고 조정이 덜 요구된다.
활성화 드라이버(200)는 도 2에 도시된 행 디코더(42)와 같은 명령 디코더에 결합될 수 있다. 액티브 드라이버(200)로부터의 출력인 뱅크 활성화 신호(208)(BActQ)는 행 디코더에 보내지고, 이어서 메모리 디바이스의 메모리 어레이에 보내진다.
본 발명은 다양한 변형들 및 대안적인 형태들을 허용하지만, 특정 실시예들이 도면에서 예시에 의해 도시되었고, 본 명세서에서 상세히 설명되었다. 그러나, 본 발명은 개시된 특정 형태로 한정되는 것을 의도하지 않았다는 것이 이해되어야 한다. 오히려, 본 발명은 이하에 첨부된 청구항들에 의해 정의된 바와 같이, 본 발명의 사상 및 범주에 속하는 모든 변형들, 균등물들 및 대안들을 커버하도록 의도된다.
Claims (20)
- 메모리 디바이스의 동작 방법으로서,
복수의 클록 사이클을 포함하는 타이밍 신호를 제공하는 단계;
활성화 신호를 제공하는 단계 - 활성화 명령은 상기 타이밍 신호의 제1 클록 사이클에 실행됨 -; 및
상기 활성화 명령에 대한 뱅크 어드레스 신호를 제공하는 단계 - 상기 뱅크 어드레스 신호의 하이(high) 상태의 지속기간은 확장되고, 상기 뱅크 어드레스 신호는 2개의 연속적인 활성화 명령들 사이에서 적어도 하나의 클록 사이클 동안 하이 상태임 -
를 포함하는 방법. - 제1항에 있어서,
뱅크 어드레스 신호를 제공하는 단계는, 상기 제1 클록 사이클의 개시와 상기 뱅크 어드레스 신호의 하이 상태의 지속기간의 개시 사이의 지연을 감소시켜 상기 뱅크 어드레스 신호의 하이 상태의 지속기간의 개시를 빠르게 하는 단계를 포함하는 방법. - 제1항에 있어서,
상기 타이밍 신호에 포함된 복수의 클록 사이클은 4개의 클록 사이클인 방법. - 제1항에 있어서,
상기 뱅크 어드레스 신호의 하이 상태의 지속기간은 상기 뱅크 어드레스 신호를 상기 활성화 신호에 래칭함으로써 확장되는 방법. - 제1항에 있어서,
상기 뱅크 어드레스 신호의 하이 상태의 지속기간은 상기 뱅크 어드레스 신호 및 지연된 뱅크 어드레스 신호에 대해 OR 연산을 행함으로써 확장되는 방법. - 삭제
- 제1항에 있어서,
상기 뱅크 어드레스 신호를 인버터를 통해 보내는 단계를 포함하는 방법. - 제1항에 있어서,
상기 활성화 신호 및 뱅크 어드레스 신호를 정렬하는 단계를 포함하는 방법. - 메모리 디바이스의 동작 방법으로서,
복수의 클록 사이클을 포함하는 타이밍 신호를 제공하는 단계;
상기 복수의 클록 사이클 중 2개 이상의 클록 사이클에 활성화 명령을 어서팅하는(asserting) 단계; 및
상기 복수의 클록 사이클 중 상기 2개 이상의 클록 사이클에 뱅크 어드레스 명령을 어서팅하는 단계 - 상기 어서팅된 뱅크 어드레스 명령의 지속기간은 확장되고 상기 뱅크 어드레스 명령은 하나의 클록 사이클보다 큰 지속기간 동안 어서팅됨 -
를 포함하는 방법. - 제9항에 있어서,
2개의 연속적인 활성화 명령들 사이의 지속기간은 적어도 4개의 클록 사이클인 방법. - 제9항에 있어서,
상기 뱅크 어드레스 명령을 어서팅하는 단계는, 상기 뱅크 어드레스 명령을 어서팅하는 클록 사이클의 개시와 상기 뱅크 어드레스 명령의 어서팅의 개시 사이의 지연을 감소시켜 상기 어서팅의 개시를 빠르게 하는 단계를 포함하는 방법. - 제9항에 있어서,
상기 뱅크 어드레스 명령을 어서팅하는 단계는, 뱅크 어드레스 신호를 상기 활성화 신호에 래칭함으로써 상기 뱅크 어드레스 신호의 하이 상태의 지속기간을 확장하는 단계를 포함하는 방법. - 제9항에 있어서,
상기 뱅크 어드레스 명령을 어서팅하는 단계는, 뱅크 어드레스 신호 및 지연된 뱅크 어드레스 신호에 대해 OR 연산을 수행함으로써 상기 뱅크 어드레스 신호의 하이 상태의 지속기간을 확장하는 단계를 포함하는 방법. - 삭제
- 메모리 디바이스로서,
행 디코더; 및
상기 행 디코더에 결합되고 상기 행 디코더에 뱅크 활성화 신호를 제공하도록 구성된 액티브 드라이버 - 상기 액티브 드라이버는 활성화 신호를 수신하도록 더 구성되고, 활성화 명령은 복수의 클록 사이클을 포함하는 타이밍 신호의 제1 클록 사이클에 실행됨 -
를 포함하고,
상기 액티브 드라이버는 상기 활성화 명령에 대한 뱅크 어드레스 신호를 수신하도록 더 구성되고, 상기 뱅크 어드레스 신호의 하이 상태의 지속기간은 확장되고, 상기 뱅크 어드레스 신호는 2개의 연속적인 활성화 명령들 사이에서 적어도 하나의 클록 사이클 동안 하이 상태인 메모리 디바이스. - 제15항에 있어서,
상기 액티브 드라이버는 인버터를 포함하는 메모리 디바이스. - 제15항에 있어서,
상기 액티브 드라이버는 NOR 게이트 및 AND 게이트를 포함하는 메모리 디바이스. - 제15항에 있어서,
상기 메모리 디바이스는 DDR3 SDRAM(Double-Data-Rate 3 Synchronous Dynamic Random Access Memory) 메모리 디바이스인 메모리 디바이스. - 제15항에 있어서,
상기 메모리 디바이스는 DDR2 SDRAM(Double-Data-Rate 2 Synchronous Dynamic Random Access Memory) 메모리 디바이스인 메모리 디바이스. - 제15항에 있어서,
제어 로직을 포함하고,
상기 제어 로직은 상기 액티브 드라이버에 활성화 신호를 제공하도록 구성된 명령 디코더를 포함하는 메모리 디바이스.
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US11/862,933 US7936639B2 (en) | 2007-09-27 | 2007-09-27 | System and method for processing signals in high speed DRAM |
US11/862,933 | 2007-09-27 | ||
PCT/US2008/077083 WO2009042528A1 (en) | 2007-09-27 | 2008-09-19 | System and method for processing signals in high speed dram |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20100075867A KR20100075867A (ko) | 2010-07-05 |
KR101536019B1 true KR101536019B1 (ko) | 2015-07-10 |
Family
ID=40347878
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020107006728A KR101536019B1 (ko) | 2007-09-27 | 2008-09-19 | 고속 dram에서 신호들을 처리하기 위한 시스템 및 방법 |
Country Status (7)
Country | Link |
---|---|
US (3) | US7936639B2 (ko) |
EP (1) | EP2193522B1 (ko) |
JP (1) | JP5344408B2 (ko) |
KR (1) | KR101536019B1 (ko) |
CN (1) | CN101809668B (ko) |
TW (1) | TWI406293B (ko) |
WO (1) | WO2009042528A1 (ko) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8587649B2 (en) * | 2009-04-21 | 2013-11-19 | Create Electronic Optical Co., Ltd. | Lane departure warning system |
JP5953803B2 (ja) * | 2012-02-21 | 2016-07-20 | 富士通セミコンダクター株式会社 | アクティブ信号生成回路及び半導体記憶装置 |
KR102222968B1 (ko) | 2014-09-01 | 2021-03-04 | 삼성전자주식회사 | 어드레스 정렬기 및 이를 포함하는 메모리 장치 |
KR102282971B1 (ko) | 2014-12-05 | 2021-07-29 | 삼성전자주식회사 | 반도체 메모리 장치, 및 상기 반도체 메모리 장치를 포함하는 메모리 시스템 |
US9837135B2 (en) | 2016-03-03 | 2017-12-05 | Samsung Electronics Co., Ltd. | Methods for addressing high capacity SDRAM-like memory without increasing pin cost |
KR102506790B1 (ko) * | 2016-04-01 | 2023-03-08 | 에스케이하이닉스 주식회사 | 반도체 장치 및 이를 포함하는 시스템 |
CN109783415B (zh) * | 2018-11-23 | 2022-05-27 | 山东航天电子技术研究所 | 一种修正处理器bm3803读时序的装置 |
US10943628B2 (en) * | 2019-07-22 | 2021-03-09 | Micron Technology, Inc. | Memory device capable of adjusting clock signal based on operating speed and propagation delay of command/address signal |
US20230268010A1 (en) * | 2022-02-18 | 2023-08-24 | Infineon Technologies LLC | Data path circuit and method |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20050168266A1 (en) * | 2004-02-02 | 2005-08-04 | Samsung Electronics Co., Ltd. | High voltage generating circuit and semiconductor memory device having the same |
US7447102B2 (en) * | 2007-03-30 | 2008-11-04 | Nanya Technology Corporation | Memory and operation method thereof |
US7483331B2 (en) * | 2006-03-17 | 2009-01-27 | Fujitsu Microelectronics Limited | Semiconductor memory, memory system, and operation method of memory system |
Family Cites Families (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3683284A (en) * | 1968-06-25 | 1972-08-08 | Picker Corp | Pulse height analyzer |
FR2376560A1 (fr) * | 1976-12-28 | 1978-07-28 | Cii Honeywell Bull | Bascule rapide a temps de basculement minimal controle |
US4843255A (en) * | 1988-02-10 | 1989-06-27 | Tektronix, Inc. | Self-latching monostable circuit |
JPH1166841A (ja) * | 1997-08-22 | 1999-03-09 | Mitsubishi Electric Corp | 半導体記憶装置 |
JP2001068650A (ja) * | 1999-08-30 | 2001-03-16 | Hitachi Ltd | 半導体集積回路装置 |
JP3865191B2 (ja) * | 2000-02-21 | 2007-01-10 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
JP2002042463A (ja) | 2000-07-21 | 2002-02-08 | Seiko Epson Corp | 半導体装置、そのリフレッシュ方法および電子機器 |
US6411553B1 (en) | 2000-08-31 | 2002-06-25 | Micron Technology, Inc. | Single ended data bus equilibration scheme |
JP3640165B2 (ja) * | 2000-10-20 | 2005-04-20 | セイコーエプソン株式会社 | 半導体装置、メモリシステムおよび電子機器 |
JP3624849B2 (ja) | 2001-04-02 | 2005-03-02 | セイコーエプソン株式会社 | 半導体装置、そのリフレッシュ方法、メモリシステムおよび電子機器 |
US6552596B2 (en) | 2001-08-10 | 2003-04-22 | Micron Technology, Inc. | Current saving mode for input buffers |
KR100543935B1 (ko) * | 2001-12-29 | 2006-01-23 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 홀 드라이버 |
JP3765306B2 (ja) * | 2003-05-15 | 2006-04-12 | セイコーエプソン株式会社 | 半導体メモリ装置および電子機器 |
US7082064B2 (en) | 2004-01-29 | 2006-07-25 | Micron Technology, Inc. | Individual I/O modulation in memory devices |
US7236385B2 (en) | 2004-06-30 | 2007-06-26 | Micron Technology, Inc. | Memory architecture |
US7164615B2 (en) * | 2004-07-21 | 2007-01-16 | Samsung Electronics Co., Ltd. | Semiconductor memory device performing auto refresh in the self refresh mode |
US7164600B2 (en) | 2004-12-10 | 2007-01-16 | Micron Technology Inc | Reducing DQ pin capacitance in a memory device |
-
2007
- 2007-09-27 US US11/862,933 patent/US7936639B2/en active Active
-
2008
- 2008-09-19 EP EP08833655.7A patent/EP2193522B1/en active Active
- 2008-09-19 JP JP2010527056A patent/JP5344408B2/ja active Active
- 2008-09-19 WO PCT/US2008/077083 patent/WO2009042528A1/en active Application Filing
- 2008-09-19 CN CN200880109097.2A patent/CN101809668B/zh active Active
- 2008-09-19 KR KR1020107006728A patent/KR101536019B1/ko active IP Right Grant
- 2008-09-26 TW TW097137365A patent/TWI406293B/zh active
-
2011
- 2011-04-29 US US13/098,168 patent/US8441886B2/en active Active
-
2013
- 2013-05-02 US US13/886,096 patent/US8755247B2/en active Active
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20050168266A1 (en) * | 2004-02-02 | 2005-08-04 | Samsung Electronics Co., Ltd. | High voltage generating circuit and semiconductor memory device having the same |
US7483331B2 (en) * | 2006-03-17 | 2009-01-27 | Fujitsu Microelectronics Limited | Semiconductor memory, memory system, and operation method of memory system |
US7447102B2 (en) * | 2007-03-30 | 2008-11-04 | Nanya Technology Corporation | Memory and operation method thereof |
Also Published As
Publication number | Publication date |
---|---|
US8755247B2 (en) | 2014-06-17 |
US7936639B2 (en) | 2011-05-03 |
JP5344408B2 (ja) | 2013-11-20 |
US8441886B2 (en) | 2013-05-14 |
KR20100075867A (ko) | 2010-07-05 |
EP2193522B1 (en) | 2015-10-21 |
TW200919482A (en) | 2009-05-01 |
CN101809668A (zh) | 2010-08-18 |
US20090086565A1 (en) | 2009-04-02 |
TWI406293B (zh) | 2013-08-21 |
US20110205831A1 (en) | 2011-08-25 |
CN101809668B (zh) | 2014-05-14 |
WO2009042528A1 (en) | 2009-04-02 |
EP2193522A1 (en) | 2010-06-09 |
JP2010541075A (ja) | 2010-12-24 |
US20130242685A1 (en) | 2013-09-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR101536019B1 (ko) | 고속 dram에서 신호들을 처리하기 위한 시스템 및 방법 | |
US10658019B2 (en) | Circuit, system and method for controlling read latency | |
CN110366755B (zh) | 在半导体存储器中提供内部存储器命令及控制信号的设备及方法 | |
US10872646B2 (en) | Apparatuses and methods for providing active and inactive clock signals | |
US7489169B2 (en) | Self-timed fine tuning control | |
US8406080B2 (en) | Data output control circuit of a double data rate (DDR) synchronous semiconductor memory device responsive to a delay locked loop (DLL) clock and method thereof | |
US10573371B2 (en) | Systems and methods for controlling data strobe signals during read operations | |
JP2008112434A (ja) | メモリクロック信号を送信するための、方法および回路 | |
US20020130691A1 (en) | Method and apparatus for fast lock of delay lock loop | |
US8687459B2 (en) | Synchronous command-based write recovery time auto-precharge control | |
US20240038289A1 (en) | Apparatuses and methods for generating clock signals |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20180618 Year of fee payment: 4 |
|
FPAY | Annual fee payment |
Payment date: 20190703 Year of fee payment: 5 |