JP5953803B2 - アクティブ信号生成回路及び半導体記憶装置 - Google Patents
アクティブ信号生成回路及び半導体記憶装置 Download PDFInfo
- Publication number
- JP5953803B2 JP5953803B2 JP2012035376A JP2012035376A JP5953803B2 JP 5953803 B2 JP5953803 B2 JP 5953803B2 JP 2012035376 A JP2012035376 A JP 2012035376A JP 2012035376 A JP2012035376 A JP 2012035376A JP 5953803 B2 JP5953803 B2 JP 5953803B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- active
- active signal
- internal
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H11/00—Networks using active elements
- H03H11/02—Multiple-port networks
- H03H11/26—Time-delay networks
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
- G11C11/225—Auxiliary circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
- G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/01—Details
- H03K3/017—Adjustment of width or dutycycle of pulses
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/04—Shaping pulses by increasing duration; by decreasing duration
- H03K5/06—Shaping pulses by increasing duration; by decreasing duration by the use of delay lines or other analogue delay elements
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Description
次に、時刻t6では、ビット線BLの電圧を基準にしてプレート線PLに負電圧が印加されるので、強誘電体容量202aにデータ「1」が再書き込みされる。
102 ローデコーダ
103 メモリセルアレイ
104 コラムデコーダ
105 センスアンプ
106 下位バイト入出力バッファ
107 上位バイト入出力バッファ
Claims (7)
- パルス信号であり、アクティブ期間及びアクティブサイクルを満たす第1のアクティブ信号及びパルス信号である第2のアクティブ信号が入力され、内部アクティブ信号を生成するアクティブ信号生成回路であって、
第1の遅延素子を有し、
前記第1及び第2のアクティブ信号の両方がアクティブ期間となる遅い方の前方エッジのタイミングに基づき内部アクティブ信号を活性化し、
前記第1のアクティブ信号の後方エッジのタイミングが前記第2のアクティブ信号の後方エッジのタイミングより早い場合は、前記第1のアクティブ信号の後方エッジのタイミングに基づき前記内部アクティブ信号を非活性化にし、
前記第1のアクティブ信号の後方エッジのタイミングが前記第2のアクティブ信号の後方エッジのタイミングより遅い場合は、前記第1及び第2のアクティブ信号の両方がアクティブ期間となる遅い方の前方エッジのタイミングから、前記第1の遅延素子の遅延時間に基づく所定の遅延時間の後に前記内部アクティブ信号を非活性化にすることを特徴とするアクティブ信号生成回路。 - さらに、第2の遅延素子を有し、
前記第1及び第2のアクティブ信号の前方エッジのタイミングから前記第1のアクティブ信号の後方エッジのタイミングまでの時間が前記第2の遅延素子の遅延時間に基づく時間より長い場合は、前記第1及び第2のアクティブ信号の前方エッジのタイミングから前記第2の遅延素子の遅延時間に基づく所定の遅延時間の後に前記内部アクティブ信号を活性化し、
前記第1及び第2のアクティブ信号の前方エッジのタイミングから前記第1のアクティブ信号の後方エッジのタイミングまでの時間が前記第2の遅延素子の遅延時間に基づく時間より短い場合は、前記内部アクティブ信号を非活性のままとすることを特徴とする請求項1記載のアクティブ信号生成回路。 - 前記内部アクティブ信号が活性化されている場合、前記内部アクティブ信号のアクティブサイクルが終了する前に、前記第1及び第2のアクティブ信号の両方がアクティブになった遅い方の前方エッジが入力されても、前記内部アクティブ信号の次のアクティブサイクルを開始せず、
前記内部アクティブ信号のアクティブサイクルの終了時に、前記第1又は第2のアクティブ信号が活性化されていても、前記内部アクティブ信号の次のアクティブサイクルを開始しないことを特徴とする請求項1又は2記載のアクティブ信号生成回路。 - 前記内部アクティブ信号のアクティブサイクルの開始時にパワーオン信号が非活性化されている場合には、前記内部アクティブ信号のアクティブサイクルを開始せず、
前記内部アクティブ信号のアクティブサイクルの開始時に前記パワーオン信号が活性化されている場合には、前記内部アクティブ信号のアクティブサイクルを開始し、
前記内部アクティブ信号のアクティブサイクルの終了前に前記パワーオン信号が活性化の状態から非活性化の状態に変化しても、前記内部アクティブ信号のアクティブサイクルが終了するまでは、前記内部アクティブ信号の活性化の状態を維持することを特徴とする請求項1〜3のいずれか1項に記載のアクティブ信号生成回路。 - さらに、前記第1のアクティブ信号、前記第2のアクティブ信号及び第3のアクティブ信号がすべて活性化の状態であるときに第4のアクティブ信号を出力する論理回路と、
前記論理回路が第4のアクティブ信号を出力すると、前記論理回路が出力する第4のアクティブ信号のアクティブパルス幅を伸張するパルス幅伸張回路とを有することを特徴とする請求項1〜3のいずれか1項に記載のアクティブ信号生成回路。 - 請求項2記載のアクティブ信号生成回路と、
プレート線に接続された強誘電体容量とを有する不揮発性記憶素子とを有し、
前記第2の遅延素子の遅延時間は、前記第1又は第2のアクティブ信号が入力されてから前記プレート線が動作を開始するまでの遅延時間に基づく時間に設定されていることを特徴とする半導体記憶装置。 - 前記第1の遅延素子の遅延時間は、前記第1又は第2のアクティブ信号が入力されてから前記プレート線を立ち上げ、センスアンプで前記不揮発性記憶素子のデータをラッチし、前記プレート線を立ち下げ、前記不揮発性記憶素子にデータを再書き込みする時間に基づき設定されることを特徴とする請求項6記載の半導体記憶装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012035376A JP5953803B2 (ja) | 2012-02-21 | 2012-02-21 | アクティブ信号生成回路及び半導体記憶装置 |
US13/728,727 US8767504B2 (en) | 2012-02-21 | 2012-12-27 | Activate signal generating circuit and semiconductor memory device |
CN201210590453.5A CN103258567B (zh) | 2012-02-21 | 2012-12-28 | 激活信号生成电路和半导体存储器装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012035376A JP5953803B2 (ja) | 2012-02-21 | 2012-02-21 | アクティブ信号生成回路及び半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013171603A JP2013171603A (ja) | 2013-09-02 |
JP5953803B2 true JP5953803B2 (ja) | 2016-07-20 |
Family
ID=48962436
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012035376A Expired - Fee Related JP5953803B2 (ja) | 2012-02-21 | 2012-02-21 | アクティブ信号生成回路及び半導体記憶装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US8767504B2 (ja) |
JP (1) | JP5953803B2 (ja) |
CN (1) | CN103258567B (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN105070313B (zh) * | 2015-09-09 | 2018-01-05 | 苏州锋驰微电子有限公司 | 低功耗读取存储器的方法 |
US10153022B1 (en) * | 2017-06-09 | 2018-12-11 | Micron Technology, Inc | Time-based access of a memory cell |
CN110932359A (zh) * | 2019-12-18 | 2020-03-27 | 广东利元亨智能装备股份有限公司 | 充放电系统多芯片控制方法、装置、设备及存储介质 |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5864247A (en) | 1995-08-21 | 1999-01-26 | Matsushita Electronics Corporation | Voltage detection circuit, power-on/off reset circuit, and semiconductor device |
JP4024812B2 (ja) | 1995-08-21 | 2007-12-19 | 松下電器産業株式会社 | パワーオン・オフリセット回路及び半導体装置 |
JP3411186B2 (ja) | 1997-06-06 | 2003-05-26 | シャープ株式会社 | 不揮発性半導体記憶装置 |
KR100255956B1 (ko) * | 1997-07-16 | 2000-05-01 | 윤종용 | 강유전체 메모리 장치 및 그것의 데이터 보호 방법 |
JP3959341B2 (ja) * | 2002-02-18 | 2007-08-15 | 株式会社東芝 | 半導体集積回路装置 |
JP2003272377A (ja) * | 2002-03-13 | 2003-09-26 | Fujitsu Ltd | 半導体記憶装置 |
KR100527571B1 (ko) | 2002-08-30 | 2005-11-09 | 주식회사 하이닉스반도체 | 불휘발성 메모리 칩의 저전압 감지 수단 및 감지 방법,그리고 그 감지 수단을 이용하는 저전압 감지 시스템 |
JP2004227624A (ja) * | 2003-01-20 | 2004-08-12 | Seiko Epson Corp | 半導体メモリ装置のパーシャルリフレッシュ |
KR100583963B1 (ko) * | 2004-02-02 | 2006-05-26 | 삼성전자주식회사 | 고전압 발생회로 및 이를 이용한 반도체 메모리 장치 |
KR100665841B1 (ko) * | 2004-12-14 | 2007-01-09 | 삼성전자주식회사 | 강유전체 메모리장치의 구동회로 |
KR100665844B1 (ko) * | 2005-01-04 | 2007-01-09 | 삼성전자주식회사 | 강유전체 메모리 장치 및 그의 구동방법 |
US7936639B2 (en) * | 2007-09-27 | 2011-05-03 | Micron Technology, Inc. | System and method for processing signals in high speed DRAM |
CN101814313B (zh) * | 2010-04-02 | 2013-07-03 | 清华大学 | 单管单电容型铁电存储器 |
-
2012
- 2012-02-21 JP JP2012035376A patent/JP5953803B2/ja not_active Expired - Fee Related
- 2012-12-27 US US13/728,727 patent/US8767504B2/en not_active Expired - Fee Related
- 2012-12-28 CN CN201210590453.5A patent/CN103258567B/zh not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
CN103258567A (zh) | 2013-08-21 |
CN103258567B (zh) | 2016-05-04 |
US20130215664A1 (en) | 2013-08-22 |
JP2013171603A (ja) | 2013-09-02 |
US8767504B2 (en) | 2014-07-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5633887B2 (ja) | 行および列へのアクセス動作を同期させるための方法および装置 | |
US7184362B2 (en) | Page access circuit of semiconductor memory device | |
JP2004199842A (ja) | 半導体記憶装置及びその制御方法 | |
JP4982686B2 (ja) | 半導体メモリ素子のオーバードライバ制御信号の生成回路 | |
KR20040033256A (ko) | 2개의 메모리 셀에 1비트 데이터를 저장하는 모드를구비하는 반도체 기억 장치와 그 제어 방법 | |
KR100899517B1 (ko) | 반도체 기억 장치 | |
KR101184517B1 (ko) | 메모리 장치의 동적 리프레시를 개선하는 장치 및 방법 | |
US20050201138A1 (en) | Nonvolatile feram control device | |
US20020176302A1 (en) | Cell data protection circuit in semiconductor memory device and method of driving refresh mode | |
JP5953803B2 (ja) | アクティブ信号生成回路及び半導体記憶装置 | |
US8169836B2 (en) | Buffer control signal generation circuit and semiconductor device | |
JPS6362839B2 (ja) | ||
TWI672589B (zh) | 揮發性記憶體裝置以及用於更新揮發性記憶體的由電腦執行的方法 | |
KR20040101329A (ko) | 의사-정적 메모리 장치를 위한 비동기 인터페이스 회로와방법 | |
US9324414B2 (en) | Selective dual cycle write operation for a self-timed memory | |
US9916887B2 (en) | Semiconductor device having input/output line drive circuit and semiconductor system including the same | |
JP2006172706A (ja) | 強誘電体メモリ装置の駆動回路 | |
JP2007058969A (ja) | メモリ | |
JP2006085812A (ja) | 強誘電体記憶装置のデータ読み出し/再書き込み回路、強誘電体記憶装置、電子機器 | |
US7274620B2 (en) | Semiconductor memory device | |
JPH11213674A (ja) | 電圧供給回路 | |
JPH1116368A (ja) | 半導体記憶装置 | |
WO2020003519A1 (ja) | 半導体記憶装置およびデータ書き込み方法 | |
KR20060106343A (ko) | 반도체 메모리 소자의 로우 액티브 시간 제어회로 | |
KR100886180B1 (ko) | 의사 스태틱 랜덤 액세스 메모리 장치, 메모리 장치 및의사 스태틱 랜덤 액세스 메모리 장치의 동작 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20141030 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20150915 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20151020 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20151215 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20160517 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20160530 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5953803 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |