KR100665841B1 - 강유전체 메모리장치의 구동회로 - Google Patents

강유전체 메모리장치의 구동회로 Download PDF

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Abstract

본 발명은 안정된 동작을 위한 강유전체 메모리장치의 구동회로에 관한 것으로, 본 발명에 따른 강유전체 메모리장치의 구동회로는, 인가되는 외부어드레스 신호를 버퍼링하여 내부어드레스 신호를 발생시키고, 상기 내부어드레스 신호의 천이를 검출하여 각각의 어드레스 신호에 대한 어드레스 천이 검출신호들을 발생하는 어드레스 버퍼회로와; 상기 각각의 어드레스 천이 검출신호들을 합산한 합성 펄스신호를 발생시킴에 있어, 플레이트 라인이 인에이블되기 전에는 상기 합성 펄스신호 발생을 제한하지 않고, 상기 플레이트 라인이 인에이블된 후에는 어드레스 천이 검출신호들이 발생되더라도, 소정의 딜레이 구간 동안 합성 펄스신호의 발생을 제한하는 합성 펄스신호 발생회로와; 상기 합성 펄스신호에 응답하여, 상기 메모리 장치의 동작에 필요한 내부 제어신호를 생성하도록 하는 내부 칩 인에이블 신호를 발생시키는 내부 칩 인에이블 버퍼회로를 구비한다. 본 발명에 따르면, 안정된 리드동작 및 메모리 셀에 저장되어 있는 데이터의 파괴를 방지 또는 최소화할 수 있다.
강유전체, 어드레스, 천이, 딜레이, 합성 펄스신호

Description

강유전체 메모리장치의 구동회로{Circuits for driving FRAM}
도 1은 도 1은 일반적인 강유전 물질의 히스테리시스 커브(curve)곡선
도 2는 종래의 일반적인 강유전체 메모리 셀 어레이를 구성하는 메모리 셀을 나타낸 회로도
도 3은 종래의 강유전체 메모리에서의 리드동작시의 동작타이밍도
도 4는 종래의 강유전체 메모리에서의 어드레스 노이즈 등이 발생된 경우의 동작 타이밍도
도 5는 본 발명의 일 실시예에 따른 강유전체 메모리장치의 구동회로의 블록도
도 6은 상기 도 5의 합성펄스신호 발생회로의 블록도 및 구체회로도
도 7은 상기 도 5가 적용된 강유전체 메모리 장치의 리드동작 타이밍도
*도면의 주요 부분에 대한 부호의 설명*
110 : 합성펄스신호 발생회로 120 : 플레이트 제어신호 발생회로
130 : 내부 칩 인에이블 버퍼회로 140 : 어드레스 버퍼회로
본 발명은 강유전체 메모리 장치의 구동회로에 관한 것으로, 더욱 구체적으로는 어드레스 노이즈(noise)가 발생하더라도 정상적인 동작이 가능도록 구동신호를 발생시키는 강유전체 메모리 장치의 구동회로에 관한 것이다.
최근에 강유전체(Ferroelectric) 박막을 커패시터의 유전막에 사용함으로써 DRAM(Dynamic Random Access Memory) 장치에서 필요한 리프레쉬(Refresh)의 한계를 극복하고 대용량의 메모리를 이용할 수 있는 장치의 개발이 진행되어왔다. 이러한 강유전체 박막을 이용하는 강유전체 메모리(Ferroelectric Random Access Memory; FRAM,FeRAM)는 비휘발성 메모리 장치(Non-volatile Memory device)의 일종으로 전원이 끊어진 상태에서도 저장 정보를 기억하는 장점이 있을 뿐만 아니라 고속 액세스가 가능하며 전력을 덜 소비하고 충격에 대한 강도가 있다. 따라서, 휴대용 컴퓨터, 셀룰라 폰 및 게임기 등, 파일 저장 및 검색 기능을 갖는 다양한 전자 기기 및 장비에서 주기억장치로서, 혹은 음성이나 이미지를 기록하기 위한 기록매체로서 사용될 것으로 예상되고 있다.
상기 강유전체 메모리장치에서, 강유전체 커패시터와 액세스 트랜지스터로 구성된 메모리 셀은 강유전체 커패시터(Ferroelectric Capacitor)의 전기적 분극 상태에 따라 논리적 상태를 갖는 데이터인 '1' 또는 '0'를 저장한다. 강유전체 커패시터의 양단에 전압이 인가될 때, 전계(electric field)의 방향에 따라 강유전 물질이 분극(polarization)되고, 상기 강유전 물질의 분극 상태가 변하는 스위칭 쓰레솔드 전압(switching threshold voltage)을 강제 전압(coercive voltage)이라 한다. 그리고, 메모리 셀에 저장된 데이터를 리드(read)하기 위해서, 강유전체 커패시터의 양 전극들 사이에 전위차가 발생하도록 전압을 인가하여 비트라인에 여기되는 전하량의 변화로 메모리 셀에 저장된 데이터의 상태가 감지된다.
도 1은 상기 강유전체 커패시터를 구성하는 일반적인 강유전 물질의 히스테리시스 커브(hysteresis curve)곡선을 나타낸 것이다.
도 1에 도시된 바와 같이, 접지 전압(Vss 또는 0V)이 인가되어서 강유전 물질에 아무런 전계가 인가되지 않으면 분극이 발생되지 않는다. 강유전체 커패시터 양단의 전압이 양(plus)의 방향으로 증가될 때, 분극도(또는 전하량)는 영(zero)으로부터 양의 분극 영역 내의 상태점(A)까지 증가한다. 상태점(A)에서, 분극은 한 방향으로 발생되고, 상태점(A)에서의 분극도는 최대 값에 이르게 된다. 이때, 분극도 즉, 강유전 물질이 보유하는 전하의 양은 +Qs로 표시된다. 이후, 커패시터 양단의 전압이 다시 접지전압(Vss)까지 떨어지더라도, 분극도는 영(zero)까지 낮아지지 않고 상태점(B)에 잔류하게 된다. 이와 같은 잔류 분극에 따라서 강유전 물질이 보유하는 전하의 양 즉, 잔류 분극도는 +Qr로 표시된다. 다음, 커패시터 양단의 전압이 음의 방향으로 증가하면, 분극도는 상태점(B)로부터 음의 전하 분극 영역 내의 상태점(C)으로 변한다. 상태점(C)에서, 강유전 물질은 상태점(A)에서의 분극 방향에 반대가 되는 방향으로 분극된다. 이때의 분극도는 -Qs로 표시된다. 이후, 커패시터 양단의 전압이 다시 접지전압(Vss)까지 떨어지더라도, 분극도는 영(zero)까지 떨어지지 않고 상태점(D)에 잔류하게 된다. 이때의 잔류 분극도는 -Qr로 표시된다. 커패시터 양단에 인가되는 전압의 크기가 다시 한 번 양의 방향으로 증가하게 되면, 강유전 물질의 분극도는 상태점(D)에서 상태점(A)으로 변한다.
도 2는 종래의 일반적인 강유전체 메모리 장치에서의 메모리 셀 어레이를 구성하는 메모리 셀을 나타낸 것이다.
도 2에 도시된 바와 같이, 메모리 셀은 하나의 액세스 트랜지스터(M1)와 하나의 강유전체 커패시터(CFE)로 구성된다. 상기 액세스 트랜지스터(M1)는 강유전체 커패시터(CFE)의 하나의 단자와 비트라인(B/L) 사이에 각각 연결된 두 개의 단자들, 소오스 단자와 드레인 단자를 가지며, 워드라인(W/L)에 게이트가 연결된다. 하나의 단자에 상기 액세스 트랜지스터(M1)가 연결된 강유전체 커패시터(CFE)의 다른 단자는 플레이트 라인(P/L)에 연결된다.
상기한 바와 같이 전계를 발생하기 위한 전압이 두 단자 사이에 강유전 물질이 삽입된 강유전체 커패시터로 한 번 인가되면, 이후 상기 전극들이 플로팅 상태(floating state)로 설정되더라도 자발 분극에 따른 분극 방향은 유지된다. 자발 분극으로 인한 강유전 물질의 표면 전하(surface charge)는 누설 등에 의해 자연적으로 손실되지 않는다. 분극도가 영(zero)이 되도록 반대 방향으로 전압이 인가되지 않는다면, 분극 방향은 그대로 유지된다.
상기 강유전체 커패시터에 양(plus)의 방향으로 전압이 인가되었다가 제거되면, 상기 강유전체 커패시터를 구성하는 강유전 물질의 잔류 분극은 +Qr 의 상태로 된다. 또한, 상기 강유전체 커패시터에 음의 방향으로 전압이 인가되었다가 제거될 경우에는, 상기 강유전 물질의 잔류분극은 -Qr 상태가 된다. 여기서, 잔류 분극이 +Qr의 상태 즉 상태점(B)에 있을 때의 논리 상태가 데이터 '0'을 나타낸다고 가정하면, 잔류 분극이 -Qr의 상태, 즉 상태점(D)에 있을 때의 논리 상태는 데이터 '1'을 나타낸다. 따라서, 상태점(A)에서 상태점(B)로 변화될 때의 전하량 차이, 즉 비스위칭 커패시턴스(Qnsw) 만큼에 해당되는 전압과 상태점(D)에서 상태점(A)으로 변할 때의 전하량의 차이 즉, 스위칭 커패시턴스(Qsw) 만큼에 해당되는 전압을 구별하여 메모리 셀에 저장된 데이터를 리드하게 된다.
일반적으로 비동기 강유전체 메모리 장치는 외부에서 입력되는 외부 칩 제어신호(외부 인에이블 신호 또는, 외부 칩 셀렉터 신호)에 동작된다. 상기 외부 칩 제어신호가 인에이블되면, 인가되는 외부 어드레스 천이(Address Transition)를 검출하여 각각의 어드레스 천이 검출신호(Address Transition Detection signal)를 합한 합성 펄스신호를 이용하여 사이클(cycle) 동작을 제어하게 된다. 상기 합성 펄스신호에 의하여 내부 클럭(Internal Clock)이 생성되고, 이를 통해 메모리의 해당 어드레스에 리드와 라이트 동작을 수행한다. 즉 외부 어드레스가 변화하게 되면 합성 펄스신호가 발생되고, 이 신호에 의하여 앞의 사이클 동작이 끝나게 되고 다음 사이클 준비동작을 진행한다. 또한, 상기 합성 펄스신호에 의해 내부 칩 인에이블 신호(Internal Chip Enable signal :ICE)가 발생되고, 상기 내부 칩 인에이블 신호에 의해 메모리 장치 동작에 필요한 모든 내부 제어신호가 발생된다. 따라서, 메모리 장치의 정확한 동작을 위해 상기 합성 펄스신호 발생시점은 매우 중요한 의 미를 갖는다.
도 3은 종래의 정상적인 경우의 강유전체 메모리 장치에서의 리드동작 타이밍도이다.
도 3에 도시된 바와 같이, 일반적인 강유전체 메모리 장치에서의 리드동작은 외부 칩 제어신호(XCEB)가 논리 '하이(high)'에서 논리 '로우(low)'로 천이되어 인에이블됨에 의해 시작된다.
상기 외부 칩 제어신호(XCEB)의 인에이블에 의하여 외부어드레스 신호(XA)가 인가된다. 상기 외부어드레스(XA)는 어드레스 버퍼회로(미도시)에 인가되는데, 상기 어드레스 버퍼회로에서는 인가되는 외부어드레스 신호(XA)를 버퍼링하여 내부어드레스 신호를 발생시키고, 상기 내부어드레스 신호의 천이를 검출하여 각각의 어드레스 신호에 대한 어드레스 천이 검출신호들을 발생시킨다. 상기 어드레스 천이 검출신호들은 합성 펄스신호 발생회로에 의해 합쳐져서 하나의 어드레스 천이 검출신호인 합성 펄스신호(ATD_SUM)가 된다. 상기 합성 펄스신호(ATD_SUM)는 일정시간 인에이블 되었다가 디세이블 되는 짧은 펄스신호이다.
상기 합성 펄스신호(ATD_SUM)에 의해 내부 칩 인에이블 신호(Internal Chip Enable signal :ICE)가 발생되고, 상기 내부 칩 인에이블 신호(ICE)에 의해 메모리 장치 동작에 필요한 모든 내부 제어신호를 생성한다. 상기 내부 칩 인에이블 신호는 상기 합성 펄스신호(ATD_SUM)의 인에이블을 위한 천이시에 발생되는 것이 아니라, 모든 어레이스 천이 검출신호가 인가된 후인 상기 합성 펄스신호(ATD_SUM)의 디세이블을 위한 천이시에 발생된다.
상기 내부 칩 인에이블 신호(ICE)가 발생되면, 워드라인 디코더 및 드라이버 회로(미도시)에 의해 워드라인(W/L)이 인에이블 된다. 또한, 상기 내부 칩 인에이블 신호(ICE)에 응답하여 발생되는 플레이트 제어신호의 인에이블에 의해 플레이트 라인(P/L)이 인에이블 된다.
상기 플레이트 라인(P/L)이 인에이블 되면 차아지 세어링(charge charging) 구간(t1)이 시작된다. 상기 차아지 세어링구간(t1)에서 접지레벨의 상태를 유지하고 있던 비트라인(B/L)에 메모리 셀에 저장된 데이터에 대응되는 전압이 디벨럽(develop)된다.
다음으로, 상기 플레이트 제어신호의 라인의 인에이블에 응답하는 센스앰프 인에이블 신호(SAEN)가 발생되어 센스앰프를 인에이블시킨다. 상기 센스 앰프가 인에이블되면 상기 차아지 세어링구간(t1)이 끝나고 센싱(sensing)구간(t2)이 시작된다. 상기 센싱구간(t2)에서는 상기 비트라인(B/L)에 디벨럽되어 있는 데이터를 상기 센스앰프에서 감지 및 증폭하게 된다.
상기 센싱구간(t2)은 상기 플레이트 제어신호에 의해 상기 플레이트 라인(P/L)이 디세이블됨에 의해 끝나고 재저장(write-back)구간(t3)이 시작된다.
상기 재저장구간(t3)은, 일반적인 리드동작을 위해 플레이트 라인이 인에이블 되면 데이터가 저장되어 있던 메모리 셀의 데이터가 역전되는 현상이 발생되므로 이를 해결하기 위하여 원래의 데이터를 재저장하기 위한 구간이다. 상기의 재저장구간(t3)은 메모리셀에 저장된 데이터의 파괴를 막기위해 충분한 시간이 보장되어야 한다.
상기 재저장구간(t3)은 상기 플레이트 라인(P/L)이 디세이블된 후, 이후에 발생되는 두 번째 합성 펄스신호(ATD_SUM)에 의해 상기 센스앰프가 디세이블되는 시점까지 계속된다.
상기 센스앰프가 디세이블되면, 상기 내부 칩인에이블 신호는 디세이블 되고 이에 따라 상기 워드라인(W/L)이 디세이블되어 리드동작이 끝나게 된다. 이후 두 번째 합성 펄스신호(ATD_SUM)의 디세이블을 위한 천이시에 다시 내부 칩인에이블 신호가 발생되게 되고 이에 따른 다음 동작이 수행된다.
도 4는 종래의 강유전체 메모리 장치에서의 리드동작시에 어드레스 노이즈가 생겨 비정상적으로 동작하는 경우의 동작 타이밍도이다.
도 4에 도시된 바와 같이, 비정상적인 경우의 리드동작에 있어서, 센싱구간(t2)까지는 상기 도 3에서 설명한 바와 같다. 상기 센싱구간(t2)가 끝나고 재저장구간(t3)이 시작되어 재저장동작이 이루어지기 위해서는 충분한 시간이 확보되어야 한다. 그런데, 정상적인 재저장 동작이 이루어지기 위한 시간보다 짧은 시간에 어드레스 신호에 노이즈가 생기고, 이에 따라 두 번째의 합성 펄스신호(ATD_SUM)가 미리 발생되면 재저장동작이 이루어지기 위한 충분한 시간이 확보되지 않은 상태에서 리드동작이 끝나게 된다. 따라서, 메모리 셀에 저장된 데이터의 파괴가 일어날 수 있다는 문제점이 발생하게 된다.
따라서, 본 발명의 목적은 상기한 종래의 문제점을 극복할 수 있는 강유전체 메모리 장치의 구동회로를 제공하는 데 있다.
본 발명의 다른 목적은 어드레스 노이즈에 의해 발생될 수 있는 안정적인 리드 동작을 행할 수 있는 강유전체 메모리장치의 구동회로를 제공하는데 있다.
본 발명의 또 다른 목적은 리드동작시에 충분한 재저장구간을 확보하여 메모리 셀의 데이터의 파괴를 방지 또는 최소화할 수 있는 강유전체 메모리장치의 구동회로를 제공하는데 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 양상(aspect)에 따라, 본 발명에 따른 강유전체 메모리 장치의 구동회로는, 인가되는 외부어드레스 신호를 버퍼링하여 내부어드레스 신호를 발생시키고, 상기 내부어드레스 신호의 천이를 검출하여 각각의 어드레스 신호에 대한 어드레스 천이 검출신호들을 발생하는 어드레스 버퍼회로와; 상기 각각의 어드레스 천이 검출신호들을 합산한 합성 펄스신호를 발생시킴에 있어, 플레이트 라인이 인에이블되기 전에는 상기 합성 펄스신호 발생을 제한하지 않고, 상기 플레이트 라인이 인에이블된 후에는 어드레스 천이 검출신호들이 발생되더라도, 소정의 딜레이 구간 동안 합성 펄스신호의 발생을 제한하는 합성 펄스신호 발생회로와; 상기 합성 펄스신호에 응답하여, 상기 메모리 장치의 동작에 필요한 내부 제어신호를 생성하도록 하는 내부 칩 인에이블 신호를 발생시키는 내부 칩 인에이블 버퍼회로를 구비한다.
상기 내부 칩 인에이블 신호는 상기 합성 펄스신호의 디세이블을 위한 천이에 응답하여 발생될 수 있으며, 상기 강유전체 메모리장치의 구동회로는, 상기 내부 칩 인에이블 신호에 응답하여 플레이트 라인의 인에이블 및 디세이블을 위한 플레이트 제어신호를 발생시키는 플레이트 제어신호 발생회로를 더 구비할 수 있다. 또한, 상기 소정의 딜레이 구간은, 상기 플레이트 제어신호의 인에이블 구간인 제1딜레이 구간과 상기 플레이트 제어신호가 디세이블 된 후 일정시간 경과 후까지의 제2딜레이 구간을 합한 시간구간일 수 있다. 그리고, 상기 제1딜레이 구간은 상기 강유전체 메모리 장치의 리드동작에서 메모리 셀의 데이터를 센싱하기에 충분한 시간구간이고, 상기 제2딜레이 구간은 원래의 데이터를 재저장하는 동작을 행하기에 충분한 시간구간일 수 있다.
상기 합성 펄스신호 발생회로는, 각각의 입력되는 어드레스 천이 검출신호들을 합산하여 출력하는 합성펄스 신호 발생부와; 상기 내부 칩 인에이블 신호가 인가되지 않아 상기 플레이트 제어신호가 인에이블되기 전에는 상기 합성 펄스신호 발생부의 출력신호를 상기 합성 펄스신호로 하여 출력되도록 하고, 상기 플레이트 제어신호가 인에이블된 후에는 상기 제1딜레이 구간 및 상기 제2딜레이 구간을 합한 시간구간 동안에는 상기 합성 펄스신호 발생부의 출력신호가 상기 합성 펄스신호로 하여 출력되는 것을 제한하는 출력신호를 발생시키는 딜레이부와; 상기 합성 펄스신호 발생부의 출력신호와 상기 딜레이부의 출력 신호에 응답하여 상기 합성 펄스신호를 발생시키는 출력부를 구비할 수 있다.
그리고, 상기 합성 펄스신호 발생부는, 각각의 입력되는 어드레스 천이 검출신호들을 낸드 연산하여 출력하는 제1낸드회로를 구비할 수 있으며, 상기 딜레이부는, 인가되는 상기 플레이트 제어신호를 인버팅하는 제1인버터 회로와; 상기 제1인버터 회로의 출력신호를 인버팅하는 제2인버터 회로와; 상기 제2인버터 회로의 출력을 일정시간 딜레이 시키는 딜레이 회로와; 상기 딜레이 회로의 출력신호를 인버 팅하는 제3인버터 회로와; 상기 제1인버터 회로의 출력신호와 상기 제3인버터 회로의 출력신호를 낸드연산하여 출력하는 제2낸드회로와; 상기 제2낸드회로의 출력을 인버팅하여 상기 출력부의 입력신호로 인가하는 제4인버터 회로를 구비하여 구성될 수 있다. 또한, 상기 딜레이부는, 상기 제1인버터 회로의 출력신호에 의해 구동되어 상기 제3인버터 회로의 입력신호의 레벨을 전원전압 레벨로 컨트롤하는 PMOS 트랜지스터를 더 구비할 수 있다. 그리고 상기 출력부는, 상기 합성펄스신호 발생부의 출력신호와 상기 딜레이부의 출력신호를 낸드연산하여 출력하는 제3낸드회로와; 상기 제3낸드회로의 출력신호를 인버팅하여 출력하여 상기 합성펄스신호를 발생시키는 제5인버터 회로를 구비할 수 있다.
상기한 장치적 구성에 따르면, 안정된 리드동작 및 메모리 셀에 저장되어 있는 데이터의 파괴를 방지 또는 최소화할 수 있다.
이하에서는 본 발명의 바람직한 실시예가, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 철저한 이해를 제공할 의도 외에는 다른 의도 없이, 첨부한 도면들을 참조로 하여 상세히 설명될 것이다.
도 5는 본 발명의 일 실시예에 따른 강유전체 메모리 장치의 구동회로의 블록도를 나타낸 것이다.
도 5에 도시된 바와 같이, 본 발명의 일 실시예에 따른 강유전체 메모리 장치의 구동회로는, 합성 펄스신호 발생회로(110), 내부 칩 인에이블 버퍼회로(120), 어드레스 버퍼회로(130), 및 플레이트 제어신호 발생회로(140)를 구비한다.
상기 합성 펄스신호 발생회로(110)는 상기 어드레스 버퍼회로(130)에서 인가되는 각각의 어드레스 천이 검출신호(ATDi)들을 합산하여 합성 펄스신호(ATD_SUM)를 발생시킨다. 상기 합성 펄스신호 발생회로(110)는 하나의 합성 펄스신호(ATD_SUM) 발생 후 소정의 딜레이 구간 동안에는 다음 합성 펄스신호(ATD_SUM)의 발생을 제한하도록 구성된다.
상기 소정의 딜레이 구간은, 상기 하나의 합성 펄스신호(ATD_SUM)에 의해서 반도체 메모리 장치의 리드동작에 있어서, 메모리 셀의 데이터를 센싱하고 원래의 데이터를 재저장하기 위한 충분한 시간을 포함하는 시간구간일 수 있다.
상기 합성 펄스신호 발생회로(110)는 상기 플레이트 제어신호 발생회로(140)에서 입력되는 플레이트 제어신호에 의해서 상기 소정의 딜레이 구간을 가지도록 할 수 있다. 따라서, 상기 소정의 딜레이 구간은 상기 플레이트 제어신호의 인에이블 구간인 제1딜레이 구간과 상기 플레이트 제어신호가 디세이블 된 후 일정시간 경과 후까지의 제2딜레이 구간을 합한 시간구간일 수 있다.
상기 합성 펄스신호 발생회로(110)의 구현 예는 도 6에서 설명한다.
상기 어드레스 버퍼회로(130)는, 인가되는 외부어드레스 신호를 버퍼링하여 내부어드레스 신호를 발생시키고, 상기 내부어드레스 신호의 천이를 검출하여 각각의 어드레스 신호에 대한 어드레스 천이 검출신호들(ATDi)을 발생시킨다.
상기 내부 칩 인에이블 버퍼회로(120)는, 상기 합성 펄스신호(ATD_SUM)에 응답하여, 상기 메모리 장치의 동작에 필요한 내부 제어신호를 생성하도록 하는 내부 칩 인에이블 신호(ICE)를 발생시킨다. 상기 내부 칩 인에이블 신호(ICE)에 의해 메모리 장치 동작에 필요한 모든 내부 제어신호들이 생성된다. 예를 들면, 워드라인의 인에이블 및 디세이블을 위한 워드라인 제어신호 및 플레이트 라인의 인에이블 및 디세이블을 위한 플레이트 제어신호 등이 생성된다.
상기 플레이트 제어신호 발생회로(140)는 상기 내부 칩 인에이블 신호(ICE)에 응답하여 플레이트 라인의 인에이블 및 디세이블을 위한 플레이트 제어신호(PPLS)를 발생시킨다.
도 6은 상기 도 5의 합성 펄스신호 발생회로(110)의 블록도 및 구현 회로예를 나타낸 것이다.
도 6에 도시된 바와 같이, 상기 합성 펄스신호 발생회로(110)는 합성펄스신호 발생부(112), 딜레이부(114), 및 출력부(116)를 구비한다.
상기 합성 펄스신호 발생부(112)는 각각의 입력되는 어드레스 천이 검출신호들(ATD1,ATD2,ATDi)을 합산하여 출력한다.
상기 합성 펄스 신호 발생부(112)는 각각의 입력되는 어드레스 천이 검출신호들(ATD1,ATD2,ATDi)을 낸드(NAND) 연산하여 출력하는 제1낸드회로(NA112)를 구비할 수 있다. 상기 제1낸드회로(NA112)는 상기 각각의 어드레스 천이 검출신호들(ATD1,ATD2,ATDi)이 대기상태에서는 논리 '하이'레벨을 유지하고, 어드레스 천이시에는 논리 '로우' 상태의 짧은 펄스를 가지는 경우를 가정한 것이다. 따라서, 상기 각각의 어드레스 천이 검출신호들(ATD1,ATD2,ATDi)이 이와 반대의 논리 상태를 가질 경우에는 노어(NOR) 회로나 기타의 회로를 구비하여 재구성될 수 있다.
상기 딜레이부(114)는 상기 내부 칩 인에이블 신호(ICE)가 인가되지 않아 상기 플레이트 제어신호(PPLS)가 인에이블되기 전에는 상기 합성 펄스신호 발생부(112)의 출력신호를 상기 합성 펄스신호(ATD_SUM)로 하여 출력되도록 하고, 상기 플레이트 제어신호(PPLS)가 인에이블된 후에는 상기 제1딜레이 구간 및 상기 제2딜레이 구간을 합한 시간구간 동안에는 상기 합성 펄스신호 발생부(112)의 출력신호가 상기 합성 펄스신호(ATD_SUM)로 하여 출력되는 것을 제한하는 출력신호를 발생시킨다.
상기 딜레이부(114)는, 인가되는 상기 플레이트 제어신호(PPLS)를 인버팅하는 제1인버터 회로(I6), 상기 제1인버터 회로(I6)의 출력신호를 인버팅하는 제2인버터 회로(I8), 상기 제2인버터 회로(I8)의 출력을 일정시간 딜레이 시키는 딜레이 회로(D2), 상기 딜레이 회로(D2)의 출력신호를 인버팅하는 제3인버터 회로(I10), 상기 제1인버터 회로(I6)의 출력신호와 상기 제3인버터 회로(I10)의 출력신호를 낸드연산하여 출력하는 제2낸드회로(NA114), 및 상기 제2낸드회로(NA114)의 출력을 인버팅하여 상기 출력부(116)의 입력신호로 인가하는 제4인버터 회로(I12)를 구비하여 구성될 수 있다. 상기 딜레이 회로(D2)는 상기 제1딜레이 구간 및 상기 제2딜레이 구간을 합한 시간구간을 확보하기 위하여 소정의 딜레이를 가질 수 있도록 설계된다. 예를 들면, 상기 딜레이 회로(D2)의 딜레이 시간 구간은 상기 제2딜레이 구간과 동일하게 설정될 수 있다.
상기 딜레이부(114)는 상기 제1인버터 회로(I6)의 출력신호에 의해 구동되어 상기 제3인버터 회로(I10)의 입력신호의 레벨을 전원전압 레벨(VDD)로 컨트롤하는 PMOS 트랜지스터(P12)를 더 구비할 수 있다. 상기 PMOS 트랜지스터(P12)는 상기 플레이트 제어신호(PPLS)가 인에이블시에 상기 딜레이 회로(D2)의 출력에 의한 상기 딜레이부(114)의 출력변화를 제한하기 위한 것이다.
상기 출력부(116)는 상기 합성 펄스신호 발생부(112)의 출력신호와 상기 딜레이부(114)의 출력 신호에 응답하여 상기 합성 펄스신호(ATD_SUM)를 발생시킨다.
상기 출력부(116)는 상기 합성펄스신호 발생부(112)의 출력신호와 상기 딜레이부(114)의 출력신호를 낸드연산하여 출력하는 제3낸드회로(NA116)와, 상기 제3낸드회로(NA116)의 출력신호를 인버팅하여 출력하여 상기 합성펄스신호(ATM_SUM)를 발생시키는 제5인버터 회로(I4)를 구비할 수 있다.
상기 합성 펄스신호 발생회로(110)는 도 6에 도시된 구현예 이외에도 다양한 방법에 의하여, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의하여 용이하게 구현될 수 있을 것이다.
다음으로 상기 도 6에 도시된 상기 합성 펄스신호 발생회로(110)의 동작을 간단히 설명한다.
우선 대기상태에서는 상기 어드레스 천이가 일어나지 않으므로 상기 어드레스 천이 검출신호들(ATD1,ATD2,ATDi)은 논리 '하이'레벨을 유지하고 있으며, 상기 플레이트 제어신호(PPLS)는 디세이블 상태인 논리 '로우'레벨을 유지한다. 따라서, 상기 합성 펄스신호 발생부(112)의 출력은 논리 '로우' 레벨, 상기 딜레이부(114)의 출력신호는 논리 '하이'레벨을 유지하여 상기 출력부(116)에서는 논리 '로우'레벨 상태를 유지하고 있다.
외부에서 어드레스가 인가되고 이에 따라 어드레스 천이가 일어나면, 상기 어드레스 천이 검출신호들(ATD1,ATD2,ATDi)은 논리 '하이' 레벨에서 논리 '로우' 레벨로 천이된다. 이에 따라 상기 합성 펄스신호 발생부(112)에서는 논리 '하이'레벨의 펄스 신호를 출력하게 된다. 상기 플레이트 제어신호(PPLS)가 인에이블 되지 않은 상태이므로 상기 딜레이부(114)의 출력신호는 논리 '하이'레벨을 유지하고 이에 따라 상기 출력부(116)에서는 논리 '하이'레벨로 인에이블된 합성 펄스 신호(ATD_SUM)가 발생되어 출력된다.
상기 합성 펄스신호(ATD_SUM)의 발생에 따라 상기 플레이트 제어신호(PPLS)가 논리 '하이' 레벨로 인에이블 된다. 상기 플레이트 제어신호(PPLS)의 인에이블에 따라 상기 딜레이부(114)의 출력신호는 논리 '하이' 레벨에서 논리 '로우' 레벨로 천이하게 된다. 이러한 상태는 상기 플레이트 제어신호(PPLS)가 디세이블되고 일정시간 경과 후까지 계속된다. 즉 상기 제1딜레이 구간 및 상기 제2딜레이 구간을 합한 시간구간 동안 계속된다. 따라서, 이 구간동안에는 외부에서 노이즈 등에 의하여 어드레스 천이가 일어나고, 이에 따라 상기 합성 펄스신호 발생부(112)에서는 논리 '하이'레벨의 펄스 신호를 출력되더라도 상기 출력부(116)에서는 또 다른 합성 펄스신호(ATD_SUM)가 발생되지 않게 된다.
상기 제1딜레이 구간 및 상기 제2딜레이 구간을 합한 시간구간이 지난 후에는 상기 딜레이부(114)의 출력신호는 다시 논리 '하이'레벨로 설정되게 되고, 이에 따라 상기 합성 펄스신호 발생부(112)에서 논리 '하이'레벨의 펄스 신호가 출력되면 이는 상기 출력부(116)에 의해 출력되어 다음 합성펄스신호(ATD_SUM)가 출력되 게 된다.
도 7은 도 5의 구동회로가 적용된 반도체 메모리장치의 리드 동작 타이밍도이다.
도 7에 도시된 바와 같이, 일반적인 강유전체 메모리 장치에서의 리드동작은 외부 칩 제어신호(XCEB)가 논리 '하이'레벨에서 논리 '로우'레벨로 천이되어 인에이블됨에 의해 시작된다.
상기 외부 칩 제어신호(XCEB)의 인에이블에 의하여 외부어드레스 신호(XA)가 인가된다. 상기 외부어드레스(XA)는 상기 어드레스 버퍼회로(140)에 인가되는데, 상기 어드레스 버퍼회로(140)에서는 인가되는 외부어드레스 신호(XA)를 버퍼링하여 내부어드레스 신호를 발생시키고, 상기 내부어드레스 신호의 천이를 검출하여 각각의 어드레스 신호에 대한 어드레스 천이 검출신호들(ATDi)을 발생시킨다. 상기 어드레스 천이 검출신호들(ATDi)은 합성 펄스신호 발생회로(110)에 의해 합쳐져서 하나의 어드레스 천이 검출신호인 합성 펄스신호(ATD_SUM)가 된다. 상기 합성 펄스신호(ATD_SUM)는 일정시간 인에이블 되었다가 디세이블 되는 짧은 펄스신호이다.
상기 합성 펄스신호(ATD_SUM)에 의해 내부 칩 인에이블 신호(Internal Chip Enable signal :ICE)가 발생되고, 상기 내부 칩 인에이블 신호(ICE)에 의해 메모리 장치 동작에 필요한 모든 내부 제어신호를 생성한다. 상기 내부 칩 인에이블 신호는 상기 합성 펄스신호(ATD_SUM)의 인에이블을 위한 천이시에 발생되는 것이 아니라, 모든 어레이스 천이 검출신호(ATDi)가 인가된 후인 상기 합성 펄스신호(ATD_SUM)의 디세이블을 위한 천이시에 발생된다.
상기 내부 칩 인에이블 신호(ICE)가 발생되면, 워드라인 디코더 및 드라이버 회로(미도시)에 의해 워드라인(W/L)이 인에이블 된다. 또한, 상기 내부 칩 인에이블 신호(ICE)에 응답하여 발생되는 플레이트 제어신호(PPLS)의 인에이블에 의해 플레이트 라인(P/L)이 인에이블 된다.
상기 플레이트 라인(P/L)이 인에이블 되면 차아지 세어링(charge charging) 구간(t1)이 시작된다. 상기 차아지 세어링구간(t1)에서 접지레벨의 상태를 유지하고 있던 비트라인(B/L)에 메모리 셀에 저장된 데이터에 대응되는 전압이 디벨럽(develop)된다.
다음으로, 상기 플레이트 제어신호의 라인의 인에이블에 응답하는 센스앰프 인에이블 신호(SAEN)가 발생되어 센스앰프를 인에이블시킨다. 상기 센스 앰프가 인에이블되면 상기 차아지 세어링구간(t1)이 끝나고 센싱(sensing)구간(t2)이 시작된다. 상기 센싱구간(t2)에서는 상기 비트라인(B/L)에 디벨럽되어 있는 데이터를 상기 센스앰프에서 감지 및 증폭하게 된다.
상기 센싱구간(t2)은 상기 플레이트 제어신호에 의해 상기 플레이트 라인(P/L)이 디세이블됨에 의해 끝나고 재저장(write-back)구간(t3)이 시작된다.
상기 재저장구간(t3)은, 일반적인 리드동작을 위해 플레이트 라인이 인에이블 되면 데이터가 저장되어 있던 메모리 셀의 데이터가 역전되는 현상이 발생되므로 이를 해결하기 위하여 원래의 데이터를 재저장하기 위한 구간이다. 상기의 재저장구간(t3)은 메모리셀에 저장된 데이터의 파괴를 막기위해 충분한 시간이 보장되어야 한다.
상기 재저장구간(t3)은 상기 플레이트 라인(P/L)이 디세이블된 후, 이후에 발생되는 두 번째 합성 펄스신호(ATD_SUM)에 의해 상기 센스앰프가 디세이블되는 시점까지 계속된다.
여기서, 차아지 세어링 구간(t1)과 상기 센싱구간(t2)을 합한 시간구간이 상기 합성펄스신호발생회로(110)에서의 제1딜레이 구간을 의미하고 상기 재저장구간(t3)가 제2딜레이구간을 의미한다. 따라서, 상기 제1딜레이 구간 및 제2딜레이 구간 동안에는 어드레스 노이즈 등에 의한 어드레스 천이(10)가 일어나더라도 합성펄스신호(ATD_SUM)가 발생되지 않는다. 따라서, 안정된 리드동작을 행할 수 있고, 충분한 재저장구간(t3)이 확보되므로 메모리 셀의 데이터가 파괴되는 것을 방지 또는 최소화할 수 있다.
이후에 상기 센스앰프가 디세이블되면, 상기 내부 칩인에이블 신호는 디세이블 되고 이에 따라 상기 워드라인(W/L)이 디세이블되어 리드동작이 끝나게 된다. 이후 두 번째 합성 펄스신호(ATD_SUM)의 디세이블을 위한 천이시에 다시 내부 칩인에이블 신호가 발생되게 되고 이에 따른 다음 동작이 수행된다.
상술한 바와 같이, 본 발명의 일 실시예에 따른 강유전체 메모리 장치의 구동회로를 구비함에 의하여 안정된 리드동작을 행할 수 있고 메모리셀의 데이터가 파괴되는 것을 방지 또는 최소화할 수 있다.
상기의 본 발명의 일 실시예는 강유전체 메모리 장치의 리드동작의 경우를 가정하여 설명하였지만 라이트 동작의 경우에도 라이팅 구간확보를 위하여 응용될 수 있다.
본 발명의 실시예에서는, 도 1의 히스테리시스 루프의 상태점(B)에 데이터 '0'이 대응되고, 상태점(D)에 데이터 '1'이 대응하는 경우를 가정하고 설명하고 있으며 비트라인의 레벨이 접지상태이고 플레이트 라인이 전원전압 레벨 상태일 때 메모리 셀의 데이터가 리드되는 경우를 설명하고 있다. 그러나, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의하여 용이하게 상태점(B)에 데이터 '1'이 대응되도록 하고 상태점(D)에 데이터 '0'이 대응되도록 할 수 있으며, 다양한 방법으로 플레이트 라인 및 비트라인의 레벨 상태를 변화시킴에 의해 리드 동작을 수행하도록 할 수 있다는 것은 명백한 것이다.
상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 또한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 명백하다 할 것이다. 예컨대, 사안이 다른 경우에 회로의 내부 구성을 변경하거나, 회로의 내부 구성 소자들을 다른 등가적 소자들로 대치할 수 있음은 명백하다.
이상 설명한 바와 같이, 본 발명에 따르면, 강유전체 메모리 장치의 동작시에 어드레스 노이즈 등에 의해서 발생될 수 있는 합성 펄스 신호를 제한함에 의하여 안정된 동작을 행할 수 있고 메모리셀의 데이터가 파괴되는 것을 방지 또는 최소화할 수 있다.

Claims (10)

  1. 강유전체 메모리 장치의 구동회로에 있어서:
    인가되는 외부어드레스 신호를 버퍼링하여 내부어드레스 신호를 발생시키고, 상기 내부어드레스 신호의 천이를 검출하여 각각의 어드레스 신호에 대한 어드레스 천이 검출신호들을 발생하는 어드레스 버퍼회로와;
    상기 각각의 어드레스 천이 검출신호들을 합산한 합성 펄스신호를 발생시킴에 있어, 플레이트 라인이 인에이블되기 전에는 상기 합성 펄스신호 발생을 제한하지 않고, 상기 플레이트 라인이 인에이블된 후에는 어드레스 천이 검출신호들이 발생되더라도, 소정의 딜레이 구간 동안 합성 펄스신호의 발생을 제한하는 합성 펄스신호 발생회로와;
    상기 합성 펄스신호에 응답하여, 상기 메모리 장치의 동작에 필요한 내부 제어신호를 생성하도록 하는 내부 칩 인에이블 신호를 발생시키는 내부 칩 인에이블 버퍼회로를 구비함을 특징으로 하는 강유전체 메모리 장치의 구동회로.
  2. 제1항에 있어서,
    상기 내부 칩 인에이블 신호는 상기 합성 펄스신호의 디세이블을 위한 천이에 응답하여 발생됨을 특징으로 하는 강유전체 메모리장치의 구동회로.
  3. 제2항에 있어서, 상기 강유전체 메모리장치의 구동회로는,
    상기 내부 칩 인에이블 신호에 응답하여 플레이트 라인의 인에이블 및 디세이블을 위한 플레이트 제어신호를 발생시키는 플레이트 제어신호 발생회로를 더 구비함을 특징으로 하는 강유전체 메모리장치의 구동회로.
  4. 제3항에 있어서, 상기 소정의 딜레이 구간은,
    상기 플레이트 제어신호의 인에이블 구간인 제1딜레이 구간과 상기 플레이트 제어신호가 디세이블 된 후 일정시간 경과 후까지의 제2딜레이 구간을 합한 시간구간임을 특징으로 하는 강유전체 메모리장치의 구동회로.
  5. 제4항에 있어서,
    상기 제1딜레이 구간은 상기 강유전체 메모리 장치의 리드동작에서 메모리 셀의 데이터를 센싱하기에 충분한 시간구간이고, 상기 제2딜레이 구간은 원래의 데이터를 재저장하는 동작을 행하기에 충분한 시간구간임을 특징으로 하는 강유전체 메모리장치의 구동회로.
  6. 제5항에 있어서, 상기 합성 펄스신호 발생회로는,
    각각의 입력되는 어드레스 천이 검출신호들을 합산하여 출력하는 합성펄스 신호 발생부와;
    상기 내부 칩 인에이블 신호가 인가되지 않아 상기 플레이트 제어신호가 인에이블되기 전에는 상기 합성 펄스신호 발생부의 출력신호를 상기 합성 펄스신호로 하여 출력되도록 하고, 상기 플레이트 제어신호가 인에이블된 후에는 상기 제1딜레이 구간 및 상기 제2딜레이 구간을 합한 시간구간 동안에는 상기 합성 펄스신호 발생부의 출력신호가 상기 합성 펄스신호로 하여 출력되는 것을 제한하는 출력신호를 발생시키는 딜레이부와;
    상기 합성 펄스신호 발생부의 출력신호와 상기 딜레이부의 출력 신호에 응답하여 상기 합성 펄스신호를 발생시키는 출력부를 구비함을 특징으로 하는 강유전체 메모리장치의 구동회로.
  7. 제6항에 있어서, 상기 합성 펄스신호 발생부는,
    각각의 입력되는 어드레스 천이 검출신호들을 낸드 연산하여 출력하는 제1낸드회로를 구비함을 특징으로하는 강유전체 메모리 장치의 구동회로.
  8. 제7항에 있어서, 상기 딜레이부는,
    인가되는 상기 플레이트 제어신호를 인버팅하는 제1인버터 회로와;
    상기 제1인버터 회로의 출력신호를 인버팅하는 제2인버터 회로와;
    상기 제2인버터 회로의 출력을 일정시간 딜레이 시키는 딜레이 회로와;
    상기 딜레이 회로의 출력신호를 인버팅하는 제3인버터 회로와;
    상기 제1인버터 회로의 출력신호와 상기 제3인버터 회로의 출력신호를 낸드연산하여 출력하는 제2낸드회로와;
    상기 제2낸드회로의 출력을 인버팅하여 상기 출력부의 입력신호로 인가하는 제4인버터 회로를 구비함을 특징으로 하는 강유전체 메모리장치의 구동회로.
  9. 제9항에 있어서, 상기 출력부는,
    상기 합성펄스신호 발생부의 출력신호와 상기 딜레이부의 출력신호를 낸드연산하여 출력하는 제3낸드회로와;
    상기 제3낸드회로의 출력신호를 인버팅하여 출력하여 상기 합성펄스신호를 발생시키는 제5인버터 회로를 구비함을 특징으로 하는 강유전체 메모리장치의 구동회로.
  10. 제9항에 있어서, 상기 딜레이부는,
    상기 제1인버터 회로의 출력신호에 의해 구동되어 상기 제3인버터 회로의 입력신호의 레벨을 전원전압 레벨로 컨트롤하는 PMOS 트랜지스터를 더 구비함을 특징으로 하는 강유전체 메모리장치의 구동회로.
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