KR100437467B1 - 연속 버스트 읽기 동작 모드를 갖는 멀티 칩 시스템 - Google Patents

연속 버스트 읽기 동작 모드를 갖는 멀티 칩 시스템 Download PDF

Info

Publication number
KR100437467B1
KR100437467B1 KR10-2002-0038301A KR20020038301A KR100437467B1 KR 100437467 B1 KR100437467 B1 KR 100437467B1 KR 20020038301 A KR20020038301 A KR 20020038301A KR 100437467 B1 KR100437467 B1 KR 100437467B1
Authority
KR
South Korea
Prior art keywords
burst
address
internal
read
circuit
Prior art date
Application number
KR10-2002-0038301A
Other languages
English (en)
Other versions
KR20040003558A (ko
Inventor
채동혁
임흥수
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR10-2002-0038301A priority Critical patent/KR100437467B1/ko
Priority to US10/376,114 priority patent/US6889268B2/en
Priority to JP2003143235A priority patent/JP4368614B2/ja
Publication of KR20040003558A publication Critical patent/KR20040003558A/ko
Application granted granted Critical
Publication of KR100437467B1 publication Critical patent/KR100437467B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Dram (AREA)
  • Memory System (AREA)
  • Static Random-Access Memory (AREA)

Abstract

본 발명에 따른 멀티-칩 시스템은 제 1 반도체 메모리 장치와 제 2 반도체 메모리 장치를 포함하며, 상기 메모리 장치들은 하나의 패키지에 실장된다. 멀티-칩 시스템은 연속적인 버스트 읽기 동작 모드를 가지며, 상기 연속적인 버스트 읽기 동작 모드에서는 제 1 반도체 메모리 장치에서 제 2 반도체 메모리 장치로 어드레스 영역이 이동되더라도 레이턴시없이 연속적으로 읽기 동작이 수행된다.

Description

연속 버스트 읽기 동작 모드를 갖는 멀티 칩 시스템{MULTI-CHIP SYSTEM HAVING CONTINUOUS BURST READ MODE OF OPERATION}
본 발명은 반도체 집적 회로 장치들에 관한 것으로, 좀 더 구체적으로는 연속적인 버스트 읽기 동작 모드를 지원하는 반도체 메모리 장치에 관한 것이다.
현재, 많은 반도체 메모리 장치들 (예를 들면, SRAM, DRAM, 플래시 메모리들, 등등)이 버스트 읽기 동작 모드를 지원하고 있다. 버스트 읽기 동작이란 외부로부터 제공되는 클럭 신호에 동기되어, 주어진 시작 어드레스로부터 데이터가 순차적으로 읽혀 나오는 것을 말한다. 버스트 읽기 동작 모드에 있어서, 시작 어드레스가 메모리 장치에 주어진 후 첫 번째 데이터가 메모리 장치로부터 출력될 때까지는 일정 시간이 걸리며, 이러한 지연 시간에 상응하는 클록 수를 일반적으로 "레이턴시" (latency) (또는, 대기 시간)라 칭한다. 그러한 레이턴시 동안, 감지 증폭 회로는 메모리 셀들로부터 데이터를 감지하고, 감지된 데이터는 레지스터에 임시적으로 저장된다. 이후, 그렇게 저장된 데이터는 클럭 신호의 상승 또는 하강 에지에 동기되어 출력 버퍼 회로를 통해 외부로 출력된다.
외부로부터 어드레스가 주어질 때마다 주어진 어드레스에 대응하는 데이터가 출력되는 비동기 또는 랜덤 액세스 방식의 경우, 반도체 메모리 장치는 데이터 라인 수만큼 감지 증폭기들을 구비하고 있다. 랜덤 액세스 방식과 달리, 버스트 읽기 방식의 반도체 메모리 장치는 버스트 길이에 해당하는 데이터를 한번에 읽고 읽혀진 데이터를 한 그룹씩 데이터 버스에 실어주게 되므로 여러 그룹들의 감지 증폭기들을 필요로 한다. 그러므로, 버스트 읽기 방식을 지원하는 반도체 메모리 장치의 경우, 필요한 감지 증폭기들의 수는 데이터 라인 수와 버스트 길이에 의해서 결정된다.
한번의 버스트 사이클을 통해 데이터가 외부로 나오는 동안, 반도체 메모리 장치 내부에서 다음 버스트 사이클을 위한 데이터를 읽고 데이터 레지스터에 임시 저장하여 둠으로써 지연 시간 없이 다음 버스트 사이클의 데이터가 출력될 수 있다. 이러한 동작을 연속적인 버스트 읽기 동작 (continuous burst read operation)이라 칭한다. 상기한 연속적인 버스트 읽기 동작을 통하여, 반도체 메모리 장치는 임의의 어드레스에서부터 어드레스 공간의 끝까지 연속적으로 데이터를 읽을 수 있다. 그러므로, 연속적인 버스트 읽기 동작은 연속된 대용량의 데이터를 빠른 속도로 액세스하는 것을 가능하게 한다.
본 발명의 목적은 버스트 읽기 동작 중에 어드레스가 제 1 칩의 끝에 이르렀을 때 레이턴시없이 제 2 칩의 첫 번째 어드레스로부터 연속적으로 읽기 동작이 가능하게 하는 멀티-칩 시스템을 제공하는 것이다.
도 1은 본 발명에 따른 멀티 칩 시스템을 보여주는 블록도;
도 2는 도 1에 도시된 멀티-칩 패키지에 실장된 제 1 칩과 제 2 칩의 어드레스 맵을 보여주는 도면;
도 3은 반도체 메모리 장치로서 도 1에 도시된 제 1 및 제 2 칩들 중 어느 하나를 보여주는 블록도; 그리고
도 4는 본 발명에 따른 멀티-칩 시스템의 연속 버스트 읽기 동작을 설명하기 위한 동작 타이밍도이다.
* 도면의 주요 부분에 대한 부호 설명 *
100 : 멀티-칩 시스템 110, 120 : 칩
200 : 메모리 셀 어레이 210 : 어드레스 버퍼 회로
220 : 카운터 회로 230 : 행 선택 회로
240 : 열 선택 회로 250 : 읽기 스케줄러
260 : 감지 증폭 회로 270 : 경계 검출 회로
280 : 제 1 플래그 발생 회로 290 : 제 2 플래그 발생 회로
300 : 버스트 제어 회로 310 : 데이터 래치 회로
320 : 멀티플렉서 330 : 데이터 출력 버퍼 회로
본 발명에 따른 동기형 반도체 메모리 장치는 복수의 내부 버스트 사이클들로 이루어지는 버스트 읽기 동작 모드를 갖는다. 메모리 장치는 데이터 정보를 저장하는 메모리 셀 어레이; 클록 신호에 동기되어 동작하며, 외부 어드레스에 응답하여 버스트 읽기 동작을 위한 내부 어드레스들을 순차적으로 발생하는 어드레스 발생 회로; 상기 내부 어드레스의 일부에 따라 상기 메모리 셀 어레이로부터 각 내부 버스트 사이클 동안 출력될 버스트 데이터를 읽는 데이터 독출 회로; 읽기 인에이블 신호에 응답하여 동작하며, 상기 외부 어드레스 또는 상기 내부 어드레스의 천이시에 상기 데이터 독출 회로의 읽기 동작을 제어하는 독출 제어 회로; 버스트 인에이블 신호에 응답하여 동작하며, 클록 신호에 동기된 래치 인에이블 신호를 발생하는 버스트 제어 회로; 상기 래치 인에이블 신호에 응답하여 상기 독출 회로에 의해서 읽혀진 상기 버스트 데이터를 래치하고, 상기 내부 어드레스의 나머지에 응답하여 상기 래치된 버스트 데이터를 순차적으로 출력하는 데이터 레지스터; 그리고 상기 내부 어드레스가 상기 내부 버스트 사이클들 중 마지막 내부 버스트 사이클에 대응하는 버스트 어드레스 세트에 도달하였는 지의 여부를 검출하고, 검출 결과에 따라 상기 버스트 제어 회로와 상기 독출 제어 회로의 동작을 각각 제어하기 위한 상기 버스트 인에이블 신호와 상기 독출 인에이블 신호를 발생하는 수단을 포함한다.
이 실시예에 있어서, 상기 내부 어드레스 발생 회로는 상기 클록 신호의 매 사이클마다 상기 내부 어드레스를 발생하고, 상기 독출 제어 회로는 상기 각 내부 버스트 사이클의 버스트 길이에 대응하는 클록 사이클마다 상기 데이터 독출 회로가 동작하게 한다.
이 실시예에 있어서, 상기 내부 어드레스가 상기 마지막 내부 버스트 사이클에 대응하는 버스트 어드레스 세트에 도달할 때, 상기 수단은 상기 마지막 버스트어드레스 세트의 버스트 데이터가 출력된 후 상기 버스트 인에이블 신호를 비활성화시킨다.
이 실시예에 있어서, 상기 내부 어드레스가 상기 마지막 내부 버스트 사이클에 대응하는 버스트 어드레스 세트에 도달할 때, 상기 수단은 상기 마지막 내부 버스트 사이클 이전에 상기 독출 인에이블 신호를 비활성화시킨다.
본 발명의 다른 특징에 따르면, 복수의 내부 버스트 사이클들로 이루어지는 버스트 읽기 동작 모드를 갖는 멀티-칩 시스템은 클록 신호를 전달하는 클록 라인과; 제어 신호들을 전달하는 제 1 버스와; 데이터와 어드레스를 선택적으로 전달하는 제 2 버스와; 상기 클록 라인, 상기 제 1 버스, 그리고 상기 제 2 버스에 각각 연결된 제 1 및 제 2 반도체 메모리 장치들을 포함한다. 상기 제 1 및 제 2 반도체 메모리 장치들 각각은 데이터 정보를 저장하는 메모리 셀 어레이와; 클록 신호에 동기되어 동작하며, 외부 어드레스에 응답하여 버스트 읽기 동작을 위한 내부 어드레스들을 순차적으로 발생하는 어드레스 발생 회로와; 상기 내부 어드레스의 일부에 따라 상기 메모리 셀 어레이로부터 각 내부 버스트 사이클 동안 출력될 버스트 데이터를 읽는 데이터 독출 회로와; 읽기 인에이블 신호에 응답하여 동작하며, 상기 외부 어드레스 또는 상기 내부 어드레스의 천이시에 상기 데이터 독출 회로의 읽기 동작을 제어하는 독출 제어 회로와; 버스트 인에이블 신호에 응답하여 동작하며, 클록 신호에 동기된 래치 인에이블 신호를 발생하는 버스트 제어 회로와; 상기 래치 인에이블 신호에 응답하여 상기 독출 회로에 의해서 읽혀진 상기 버스트 데이터를 래치하고, 상기 내부 어드레스의 나머지에 응답하여 상기 래치된 버스트 데이터를 순차적으로 출력하는 데이터 레지스터와; 그리고 상기 내부 어드레스가 상기 내부 버스트 사이클들 중 마지막 내부 버스트 사이클에 대응하는 버스트 어드레스 세트에 도달하였는 지의 여부를 검출하고, 검출 결과에 따라 상기 버스트 제어 회로와 상기 독출 제어 회로의 동작을 각각 제어하기 위한 상기 버스트 인에이블 신호와 상기 독출 인에이블 신호를 발생하는 수단을 포함한다.
이 실시예에 있어서, 상기 내부 어드레스 발생 회로는 상기 클록 신호의 매 사이클마다 상기 내부 어드레스를 발생하고, 상기 독출 제어 회로는 상기 각 내부 버스트 사이클의 버스트 길이에 대응하는 클록 사이클마다 상기 데이터 독출 회로가 동작하게 한다.
이 실시예에 있어서, 상기 수단은 대응하는 반도체 메모리 장치가 상기 멀티-칩 시스템에 실장되었는 지의 여부를 나타내는 제 1 플래그 신호를 발생하는 제 1 플래그 신호 발생 회로와; 상기 대응하는 반도체 메모리 장치가 상기 멀티-칩 시스템의 상위 어드레스 영역에 속하는 지의 여부를 나타내는 제 2 플래그 신호를 발생하는 제 2 플래그 신호 발생 회로와; 그리고 상기 제 1 및 제 2 플래그 신호들에 응답하여 동작하며, 상기 일부 내부 어드레스가 상기 마지막 내부 버스트 사이클에 대응하는 버스트 어드레스 세트에 도달하였는 지의 여부를 검출하는 경계 검출 회로를 포함하며, 상기 경계 검출 회로는 검출 결과에 따라 상기 독출 인에이블 신호와 상기 버스트 인에이블 신호를 발생한다.
이 실시예에 있어서, 상기 제 1 반도체 메모리 장치의 어드레스 영역이 상기 멀티-칩 시스템의 어드레스 영역 중 하위 어드레스 영역에 속하는 경우, 상기 내부어드레스가 상기 마지막 내부 버스트 사이클에 대응하는 버스트 어드레스 세트에 도달할 때 상기 경계 검출 회로는 상기 마지막 내부 버스트 사이클 이전에 상기 독출 인에이블 신호를 비활성화시키고 상기 마지막 내부 버스트 사이클 이후에 상기 버스트 인에이블 신호를 비활성화시킨다.
이 실시예에 있어서, 상기 제 2 반도체 메모리 장치의 어드레스 영역이 상기 멀티-칩 시스템의 어드레스 영역 중 상위 어드레스 영역에 속하는 경우, 상기 내부 어드레스가 상기 마지막 내부 버스트 사이클에 대응하는 버스트 어드레스 세트에 도달할 때 상기 경계 검출 회로는 상기 마지막 내부 버스트 사이클 이전에 상기 독출 인에이블 신호를 활성화시키고 상기 마지막 내부 버스트 사이클 이후에 상기 버스트 인에이블 신호를 활성화시킨다.
이 실시예에 있어서, 상기 제 1 및 제 2 플래그 신호 발생 회로들은 옵션 패드 또는 레이저 퓨즈로 각각 구성된다.
본 발명의 바람직한 실시예가 이하 참조 도면들에 의거하여 이하 상세히 설명될 것이다.
최근, 메모리 밀도 즉, 메모리 저장 용량의 증가는 현대 디지털 기술의 빠른 발전에 뒤지지 않게 계속해서 요구되어 오고 있다. 하지만, 메모리 밀도의 현 증가율은 이러한 간절한 요구를 만족시키지 못하고 있다. 메모리 밀도를 증가시키기 위해서, 복수 개의 반도체 집적 회로 칩들을 포함하는 멀티-칩 패키지 디자인이 DRAM, SRAM, 플래시 메모리, 그리고 기타 같은 종류의 것에 폭 넓게 이용되어 오고 있다. 적어도 2개의 칩들을 포함하는 멀티-칩 패키지에 있어서, 메모리 용량을 증가시킬 수 있는 2가지 방법들이 존재한다. 첫 번째 방법은 데이터 버스 폭 (the bus width of data)을 넓히는 것이며, 이는 메모리 모듈로서 사용되는 것과 같다. 두 번째 방법은 주어진 데이터 버스 폭을 그대로 유지하면서 어드레스를 넓히는 것이다. 본 발명에 따른 멀티-칩 시스템은 후자의 방법을 이용하여 메모리 용량을 증가시키고자 하는 것이다. 특히, 본 발명에 따른 멀티-칩 시스템은 버스트 읽기 동작 중에 어드레스가 제 1 칩의 끝에 이르렀을 때 레이턴시없이 제 2 칩의 첫 번째 어드레스로부터 연속적으로 읽기 동작이 가능하게 한다.
도 1은 본 발명에 따른 멀티-칩 시스템을 보여주는 블록도이다. 도 1을 참조하면, 본 발명에 따른 멀티-칩 시스템 (100)은 2개의 반도체 집적 회로 장치들 (110, 120)을 포함한다. 이 실시예에 있어서, 반도체 집적 회로 장치들 (110, 120)은 동일한 용량을 갖는 반도체 메모리 장치들이다. 반도체 메모리 장치들 (110, 120)은 어드레스/데이터 버스 (132), 제어 버스 (134), 그리고 클록 라인 (136)을 공유한다. 본 발명의 멀티-칩 시스템의 경우, 어드레스/데이터 버스 (132)는 어드레스와 데이터를 전송하는 데 사용된다. 멀티-칩 시스템 (100)에 내장된 메모리 장치들 (110, 120)은 단일의 메모리 장치로서 동작한다.
도 2는 도 1에 도시된 멀티-칩 시스템의 제 1 칩 (110)과 제 2 칩 (120)의 어드레스 맵을 보여주는 도면이다. 도 2를 참조하면, 제 1 칩 (110)은 4M×16 (64M)의 메모리 용량을 갖는 반도체 메모리 장치로, "0x000000"에서 "0x3FFFFF"까지의 어드레스 영역을 갖는다. 제 2 칩 (120) 역시 4M×16 (64M)의 메모리 용량을 갖는 반도체 메모리 장치로, "0x400000"에서 0x7FFFFF"까지의 어드레스 영역을 갖는다. 본 발명에 따른 멀티-칩 시스템의 연속 버스트 읽기 동작이 수행되는 경우, 제 1 칩 (110)에 저장된 데이터가 순차적으로 출력되고 레이턴시없이 제 2 칩 (120)에 저장된 데이터가 순차적으로 출력될 것이다. 이는 이후 상세히 설명될 것이다.
도 3은 도 1에 도시된 반도체 메모리 장치들 (110, 120) 중 어느 하나 (110)를 보여주는 블록도이다. 도 3에는 하나의 반도체 메모리 장치 (110)가 도시되어 있지만, 다른 반도체 메모리 장치 (120) 역시 도 3에 도시된 것과 실질적으로 동일하게 구성된다. 본 발명에 따른 연속 버스트 읽기 동작은 복수의 내부 버스트 사이클들 (internal burst cycles)을 통해 수행되며, 각 내부 버스트 사이클은 다음과 같이 정의될 수 있다. 한번의 감지 동작을 통해 읽혀지는 n-비트 데이터의 수를 내부 버스트 길이 (internal burst length)라고 가정하자. 내부 버스트 길이가 4인 경우, n번째 내부 버스트 사이클 동안 4개의 데이터 그룹들이 한번에 읽혀지고, 그렇게 읽혀진 데이터 그룹들은 (n+1)번째 내부 버스트 사이클 동안 클록 신호 (CLK)에 동기되어 순차적으로 출력될 것이다. (n+1)번째 내부 버스트 사이클 동안 데이터 그룹들이 출력될 때, 다음 내부 버스트 사이클을 위한 읽기 동작이 수행될 것이다. 이는 이후 상세히 설명될 것이다.
도 3을 참조하면, 본 발명에 따른 반도체 메모리 장치 (110)는 클록 신호 (CLK)에 동기되어 동작하는 동기형 메모리 장치이다. 반도체 메모리 장치 (110)는 데이터 정보를 저장하기 위한 메모리 셀 어레이 (memory cell array) (200)를 포함하며, 상기 어레이 (200)는 비록 도면에는 도시되지 않았지만 행들 (또는 워드 라인들)과 열들 (또는 비트 라인들)의 매트릭스 형태로 배열된 메모리 셀들을 포함한다. 어드레스 버퍼 회로 (address buffer circuit) (210)는 외부로부터 공급된 어드레스 (XA0-XAn) (n은 양의 정수)를 래치한다. 어드레스 버퍼 회로 (210)에 래치된 어드레스 (A0-An)는 내부 어드레스 발생 회로 (internal address generating circuit)로서 카운터 회로 (counter circuit) (220)로 전달된다. 카운터 회로 (220)는 어드레스 버퍼 회로 (210)로부터 제공되는 어드레스 (A0-An)를 받아들이고, 클록 신호 (CLK)에 응답하여 연속 버스트 읽기 동작 (continuous burst read operation)을 위한 내부 어드레스들 (A0-An)을 순차적으로 발생한다.
카운터 회로 (220)에서 생성되는 내부 어드레스 중 일부 (Am-An) (m은 양의 정수)는 어드레스 버퍼 회로 (210), 행 선택 회로 (row selecting circuit) (230), 그리고 열 선택 회로 (column selecting circuit) (240)로 각각 전달된다. 행 선택 회로 (230)는 어드레스 신호들 (Am-An)에 응답하여 메모리 셀 어레이 (200)의 행들 중 하나를 선택하고, 열 선택 회로 (240)는 카운터 회로 (220)로부터의 어드레스 신호들 (Am-An)에 응답하여 메모리 셀 어레이 (200)의 열들 중 일부를 선택한다.
카운터 회로 (220)에서 생성되는 내부 어드레스의 일부는, 또한, 어드레스 버퍼 회로 (210)로 전달된다. 어드레스 버퍼 회로 (210)는 천이 검출기 (transition detector)를 포함한다. 천이 검출기는 경계 검출 회로 (270)로부터의 제어 신호 (READ_EN)에 응답하여 동작한다. 천이 검출기는 외부로부터 또는 카운터 회로 (220)로부터 공급된 어드레스가 천이되었는 지의 여부를 검출하고, 검출 결과로서 펄스 신호 (ATD_Sum)를 발생한다. 읽기 스케줄러 (read scheduler) (250)는펄스 신호 (ATD_Sum)에 응답하여 감지 증폭 회로 (sense amplifier circuit) (260)를 제어하기 위한 제어 신호들을 발생한다. 감지 증폭 회로 (260)는 읽기 스케줄러 (250)에 의해서 제어되며, 행 및 열 선택 회로들 (230, 240)에 의해서 선택된 메모리 셀들의 데이터를 감지 증폭한다. 즉, 감지 증폭 회로 (260)는 선택된 메모리 셀들에 저장된 데이터를 독출한다. 이때, 감지 증폭 회로 (260)를 구성하는 감지 증폭기들의 수는 내부 버스트 길이와 데이터 폭에 의해서 결정될 것이다. 예를 들면, 내부 버스트 길이가 4이고 데이터 폭이 ×16인 경우, 연속적인 버스트 읽기 동작을 수행하기 위해서는 64개의 감지 증폭기들이 필요하다.
이 실시예에서, 카운터 회로 (220)는 매 클록 사이클에서 내부 어드레스를 발생하고, 천이 검출기는 내부 버스트 길이에 대응하는 클록 사이클들마다 어드레스의 천이에 응답하여 펄스 신호 (ATD_Sum)를 발생한다. 예를 들면, 내부 버스트 길이가 4인 경우, 천이 검출기는 4-클록 사이클 마다 어드레스의 천이에 응답하여 펄스 신호 (ATD_Sum)를 발생한다. 행 선택 회로 (230), 열 선택 회로 (240), 그리고 감지 증폭 회로 (260)는 데이터 독출 회로를 구성하며, 어드레스 버퍼 회로 (210)와 읽기 스케줄러 (250)는 독출 제어 회로를 구성한다.
계속해서 도 3을 참조하면, 본 발명의 반도체 메모리 장치 (110)는 경계 검출 회로 (boundary detecting circuit) (270), 제 1 플래그 발생 회로 (first flag generating circuit) (280), 그리고 제 2 플래그 발생 회로 (second flag generating circuit) (290)를 더 포함한다. 경계 검출 회로 (270)는 플래그 신호들 (MULTI, TOP)에 응답하여 동작하며, 카운터 회로 (220)에서 현재 생성된 내부 어드레스 (Am-An)가 멀티-칩 패키지 (100) 내의 제 1 칩 (110)과 제 2 칩 (120)의 어드레스 경계 영역을 나타내는 지의 여부를 검출한다. 경계 검출 회로 (270)는 검출 결과에 따라 제어 신호들 (READ_EN, BURST_EN)을 출력한다. 제 1 플래그 발생 회로 (280)는 반도체 메모리 장치 (110)가 멀티-칩 패키지에 실장되었음을 알리는 제 1 플래그 신호 (MULTI)를 출력하고, 제 2 플래그 발생 회로 (290)는 반도체 메모리 장치 (110)가 어드레스 영역을 기준으로 하부 영역에 대응하는 지의 여부를 나타내는 제 2 플래그 신호 (TOP)를 출력한다.
이 실시예에 있어서, 제 1 및 제 2 플래그 발생 회로들 (280, 290)은 본딩 패드 또는 레이저 퓨즈를 이용하여 각각 구현될 수 있다.
반도체 메모리 장치 (110)에는 버스트 제어 회로 (burst control circuit) (300)가 더 제공된다. 버스트 제어 회로 (300)는 경계 검출 회로 (270)로부터 제공되는 제어 신호 (BURST_EN)에 응답하여 동작하며, 클록 신호 (CLK)에 동기된 래치 신호 (LAT_EN)와 출력 펄스 신호 (OE)를 발생한다. 데이터 래치 회로 (310)는 래치 신호 (LAT_EN)에 응답하여 감지 증폭 회로 (260)에 저장된 데이터를 래치한다. 앞서 설명된 바와 같이, 내부 버스트 길이만큼 데이터가 감지 증폭 회로 (260)에 의해서 읽혀지고, 그렇게 읽혀진 데이터는 래치 회로 (LAT_EN)에 동기되어 데이터 래치 회로 (310)에 임시적으로 저장된다. 예를 들면, 데이터 라인들의 수가 16이고 내부 버스트 길이가 4일 때, 4-워드 데이터 (four-word data)가 한번에 읽혀지고, 그렇게 읽혀진 4-워드 데이터는 데이터 래치 회로 (310)에 래치된다. 멀티플렉서 (320)는 선택 신호들 (SEL0-SELm-1)에 응답하여 데이터 래치 회로 (310)에 래치된데이터를 순차적으로 선택한다. 선택 신호들 (SEL0-SELm-1)은 카운터 회로 (220)의 어드레스 신호들 (A0-Am-1)을 이용하여 생성된다. 예를 들면, 어드레스 신호들 (A0-Am-1) 즉 선택 신호들 (SEL0-SELm-1)이 "00"의 값을 가질 때 첫번째 워드 데이터가 선택되고, 어드레스 신호들 (A0-Am-1) 즉 선택 신호들 (SEL0-SELm-1)이 "10"의 값을 가질 때 두번째 워드 데이터가 선택된다. 그리고, 어드레스 신호들 (A0-Am-1) 즉 선택 신호들 (SEL0-SELm-1)이 "01"의 값을 가질 때 세번째 워드 데이터가 선택되고, 어드레스 신호들 (A0-Am-1) 즉 선택 신호들 (SEL0-SELm-1)이 "11"의 값을 가질 때 네번째 워드 데이터가 선택된다. 데이터 출력 버퍼 회로 (330)는 출력 펄스 신호 (OE)에 응답하여 멀티플렉서 (320)에 의해서 선택된 데이터를 외부로 출력한다.
도 4는 본 발명에 따른 멀티-칩 시스템의 연속 버스트 읽기 동작을 설명하기 위한 동작 타이밍도이다. 본 발명에 따른 연속 버스트 읽기 동작이 참조도면들에 의거하여 이하 상세히 설명될 것이다.
멀티-칩 시스템 (100)에 실장된 제 1 칩 (110)과 제 2 칩 (120)은 이하 각각 제 1 반도체 메모리 장치 (110)와 제 2 반도체 메모리 장치 (120)라 칭한다. 제 1 및 제 2 반도체 메모리 장치들 (110, 120) 각각의 제 1 플래그 발생 회로 (280)는 각 메모리 장치가 멀티-칩 패키지에 실장되었음을 나타내는 플래그 신호 (MULTI)를 발생하도록 프로그램될 것이다. 제 1 반도체 메모리 장치 (110)의 제 2 플래그 발생 회로 (290)는 제 1 반도체 메모리 장치의 어드레스 영역이 하부 영역에 속함을 나타내는 플래그 신호 (TOP)를 발생하도록 프로그램된다. 제 2 반도체 메모리 장치(120)의 제 2 플래그 발생 회로 (290)는 제 2 반도체 메모리 장치의 어드레스 영역이 상부 영역에 속함을 나타내는 플래그 신호 (TOP)를 발생하도록 프로그램된다. 이러한 조건에 따르면, 멀티-칩 시스템이 동작할 때, 제 1 반도체 메모리 장치 (110)의 경계 검출 회로 (270)는 제어 신호들 (READ_EN, BURST_EN)을 활성화시키는 반면에, 제 2 반도체 메모리 장치 (120)의 경계 검출 회로 (270)는 제어 신호들 (READ_EN, BURST_EN)을 비활성화시킨다.
연속 버스트 읽기 동작이 시작되면, 멀티-칩 시스템 (100)의 제 1 반도체 메모리 장치 (110)와 제 2 반도체 메모리 장치 (120)에는 외부 어드레스 (XA)가 동시에 인가된다. 그렇게 인가된 외부 어드레스 (XA)는 제 1 반도체 메모리 장치 (110)와 제 2 반도체 메모리 장치 (120) 각각의 어드레스 버퍼 회로 (210)에 임시적으로 저장된다. 제 1 반도체 메모리 장치 (110)의 경우 읽기 동작이 수행되는 반면에, 제 2 반도체 메모리 장치 (120)의 경우 읽기 동작이 수행되지 않는다. 단지, 제 1 반도체 메모리 장치 (110)와 마찬가지로, 제 2 반도체 메모리 장치 (120)의 카운터 회로 (220)는 클록 신호 (CLK)에 응답하여 내부 어드레스들을 순차적으로 발생한다.
제 1 반도체 메모리 장치 (110)의 어드레스 버퍼 회로 (210) 내의 천이 검출부는 외부 어드레스 (XA)의 천이에 응답하여 펄스 신호 (ATD_Sum)를 발생한다. 이와 동시에, 카운터 회로 (220)는 어드레스 버퍼 회로 (210)로부터의 어드레스 (A0-An)를 받아들이고, 클록 신호 (CLK)에 응답하여 내부 어드레스들을 순차적으로 발생한다. 그렇게 생성된 내부 어드레스 (AO-An) 중 일부 (Am-An)는 행 및 열 선택회로들 (230, 240)로 전달되며, 그 결과 선택 회로들 (230, 240)에 의해서 메모리 셀들이 선택된다. 그렇게 선택된 메모리 셀들에 저장된 데이터는 감지 증폭 회로 (260)를 통해 읽혀진다. 감지 증폭 회로 (260)의 동작은 펄스 신호 (ATD_Sum)에 응답하여 동작하는 읽기 스케줄러 (250)에 의해서 제어된다.
내부 버스트 길이가 4인 경우, 이상의 설명에서 알 수 있듯이, 카운터 회로 (220)에 의해서 생성된 첫번째 어드레스에 따라 4-워드 데이터가 감지 증폭 회로 (260)를 통해 메모리 셀 어레이 (200)로부터 읽혀진다.
버스트 제어 회로 (300)는 경계 검출 회로 (270)로부터의 제어 신호 (BURST_EN)에 응답하여 동작하며, 클록 신호 (CLK)에 동기된 래치 신호 (LAT_EN)와 출력 펄스 신호 (OE)를 발생한다. 데이터 래치 회로 (310)는 래치 신호 (LAT_EN)에 응답하여 감지 증폭 회로 (260)에 의해서 읽혀진 4-워드 데이터를 래치한다. 멀티플렉서 (320)는 선택 신호들 (SEL0-SELm-1)의 선택적 활성화에 응답하여 데이터 래치 회로 (310)에 래치된 4-워드 데이터를 데이터 출력 버퍼 회로 (330)로 순차적으로 출력한다. 데이터 출력 버퍼 회로 (330)는 출력 펄스 신호 (OE)에 응답하여 멀티플렉서 (320)로부터 순차적으로 출력된 4개의 1-워드 데이터를 외부로 출력한다.
내부 버스트 길이에 상응하는 데이터가 외부로 출력되는 동안, 다음 버스트 사이클에서 출력될 데이터가 감지 증폭 회로 (260)에 의해서 읽혀질 것이다. 좀 더 구체적으로 설명하면 다음과 같다. 앞서 설명된 바와 같이, 카운터 회로 (220)가 클록 사이클마다 내부 어드레스를 발생하는 반면에, 어드레스 버퍼 회로 (210)의 천이 검출부는 4-클록 사이클마다 펄스 신호 (ATD_Sum)를 생성한다. 외부 어드레스의 입력후에 카운터 회로 (220)가 다음의 내부 버스트 사이클을 위한 내부 어드레스를 발생할 때, 도 4에 도시된 바와 같이, 펄스 신호 (ATD_Sum)가 생성된다. 이는 다음의 내부 버스트 사이클을 위한 데이터가 앞서 설명된 것과 동일한 방식으로 감지 증폭 회로 (260)에 의해서 읽혀짐을 의미한다. 즉, 도 4에 도시된 바와 같이, 이전에 읽혀진 데이터가 출력되는 동안, 다음의 내부 버스트 사이클 동안 출력될 데이터가 읽혀진다.
각 내부 버스트 사이클에서 내부 어드레스가 내부 버스트 길이만큼 (예를 들면, 4번) 생성되며, 이는 이후 "버스트 어드레스 세트"라 칭한다. 예를 들면, 첫번째 버스트 어드레스 세트는 "0x000000"에서 "0x000003"로 구성되고, 두번째 버스트 어드레스 세트는 "0x000004"에서 "0x000007"로 구성된다. 제 1 반도체 메모리 장치의 마지막 버스트 어드레스 세트는 "0x3FFFFC"에서 "0x3FFFFF"로 구성된다.
앞서 설명된 것과 동일한 방식으로 나머지 버스트 어드레스 세트들에 대한 읽기 동작이 각각 수행될 것이다. 제 1 반도체 메모리 장치 (110)의 마지막 버스트 어드레스 세트에 속하는 "0x3FFFFC"의 내부 어드레스가 생성될 때, 제 1 반도체 메모리 장치 (110)의 경계 검출 회로 (270)는 "0x3FFFFC"의 내부 어드레스에 응답하여 검출 신호 (INDICATOR)를 내부적으로 생성한다. 마찬가지로, 제 2 반도체 메모리 장치 (120)의 마지막 버스트 어드레스 세트에 속하는 "0x3FFFFC"의 내부 어드레스가 생성될 때, 제 2 반도체 메모리 장치 (120)의 경계 검출 회로 (270)는 "0x3FFFFC"의 내부 어드레스에 응답하여 검출 신호 (INDICATOR)를 내부적으로 생성한다.
제 2 반도체 메모리 장치 (120)의 경계 검출 회로 (270)는 검출 신호 (INDICATOR)가 생성되고 소정 시간 후에 제어 신호 (READ_EN)를 활성화시킨다. 이는 제 2 반도체 메모리 장치 (120)의 어드레스 버퍼 회로 (210)의 천이 검출부가 동작하게 한다. 이와 반대로, 제 1 반도체 메모리 장치 (110)의 경계 검출 회로 (270)는 검출 신호 (INDICATOR)가 생성되고 소정 시간 후에 제어 신호 (READ_EN)를 비활성화시키며, 이는 비록 카운터 회로 (220)가 동작하더라도 제 1 반도체 메모리 장치 (110)의 어드레스 버퍼 회로 (210)의 천이 검출부가 더 이상 펄스 신호 (ATD_Sum)를 생성하지 못하게 한다. 제 1 반도체 메모리 장치 (110)의 마지막 버스트 어드레스 세트에 대응하는 데이터가 출력된 후, 제 1 반도체 메모리 장치 (110)의 경계 검출 회로 (270)는 제어 신호 (BURST_EN)를 비활성화시킨다. 이는 버스트 제어 회로 (300)가 비활성화되게 하며, 그 결과 데이터 출력 경로를 구성하는 회로들 (예를 들면, 310, 320, 330)은 동작하지 않는다. 즉, 제 1/제 2 반도체 메모리 장치 (110/120)가 데이터를 출력하는 동안 제 2/제 1 반도체 메모리 장치 (120/110)는 데이터 출력 버퍼 회로를 비활성화시킨다. 이는 제 1 및 제 2 반도체 메모리 장치들 (110, 120) 간의 버스 충돌을 막기 위함이다.
제 2 반도체 메모리 장치 (120)의 어드레스 버퍼 회로 (210)의 천이 검출기가 동작 상태에 있기 때문에, 제 2 반도체 메모리 장치 (120)의 카운터 회로 (220)가 내부 어드레스 (A0-An)를 발생할 때 천이 검출기는 4-클록 사이클 마다 펄스 신호 (ATD_Sum)를 발생한다. 이는 제 2 반도체 메모리 장치 (120)의 읽기 스케줄러 (250)가 감지 증폭 회로 (260)의 읽기 동작을 제어하게 한다. 감지 증폭 회로(260)는 읽기 스케줄러 (250)의 제어 하에 내부 어드레스 (Am-An)에 의해서 지정된 메모리 셀들로부터 데이터를 읽어낸다. 제 2 반도체 메모리 장치의 첫번째 버스트 어드레스 세트에 대한 읽기 동작은 제 1 반도체 메모리 장치 (110)의 마지막 버스트 어드레스 세트에 대응하는 4-워드 데이터가 출력되는 동안 수행된다. 마지막 버스트 어드레스 세트에 대응하는 4-워드 데이터가 출력된 후, 앞서 설명된 바와 같이, 제 1 반도체 메모리 장치 (110)의 데이터 출력 경로는 비활성화된다. 이후 제 2 반도체 메모리 장치 (120)에 저장된 데이터는 앞서 설명된 것과 동일한 방법으로 순차적으로 읽혀질 것이다.
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.
상술한 바와 같이, 제 1 반도체 메모리 장치 (110)에서 생성된 내부 어드레스가 제 1 반도체 메모리 장치 (110)의 마지막 버스트 어드레스 세트에 도달하면, 제 2 반도체 메모리 장치 (120)의 첫번째 버스트 어드레스 세트에 대응하는 데이터가 연속적으로 읽혀져야 한다. 이는 제 1 반도체 메모리 장치 (110)이 마지막 버스트 어드레스 세트에 대응하는 데이터가 출력될 때 제 2 반도체 메모리 장치 (120)의 제어 신호 (BURST_EN)를 활성화시켜 줌으로써 이루어진다. 그러므로, 제 1 반도체 메모리 장치 (110)에서 제 2 반도체 메모리 장치 (120)로 어드레스 영역이 이동되더라도, 레이턴시없이 연속적으로 읽기 동작이 수행될 수 있다.

Claims (10)

  1. 복수의 내부 버스트 사이클들로 이루어지는 버스트 읽기 동작 모드를 갖는 동기형 반도체 메모리 장치에 있어서:
    데이터 정보를 저장하는 메모리 셀 어레이 (200)와;
    클록 신호에 동기되어 동작하며, 외부 어드레스에 응답하여 버스트 읽기 동작을 위한 내부 어드레스들을 순차적으로 발생하는 어드레스 발생 회로 (220)와;
    상기 내부 어드레스의 일부에 따라 상기 메모리 셀 어레이로부터 각 내부 버스트 사이클 동안 출력될 버스트 데이터를 읽는 데이터 독출 회로 (230, 240, 260)와;
    읽기 인에이블 신호에 응답하여 동작하며, 상기 외부 어드레스 또는 상기 내부 어드레스의 천이시에 상기 데이터 독출 회로의 읽기 동작을 제어하는 독출 제어 회로 (210, 250)와;
    버스트 인에이블 신호에 응답하여 동작하며, 클록 신호에 동기된 래치 인에이블 신호를 발생하는 버스트 제어 회로 (300)와;
    상기 래치 인에이블 신호에 응답하여 상기 독출 회로에 의해서 읽혀진 상기 버스트 데이터를 래치하고, 상기 내부 어드레스의 나머지에 응답하여 상기 래치된 버스트 데이터를 순차적으로 출력하는 데이터 레지스터 (310, 320)와; 그리고
    상기 내부 어드레스가 상기 내부 버스트 사이클들 중 마지막 내부 버스트 사이클에 대응하는 버스트 어드레스 세트에 도달하였는 지의 여부를 검출하고, 검출결과에 따라 상기 버스트 제어 회로와 상기 독출 제어 회로의 동작을 각각 제어하기 위한 상기 버스트 인에이블 신호와 상기 독출 인에이블 신호를 발생하는 수단을 포함하는 것을 특징으로 하는 동기형 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 내부 어드레스 발생 회로는 상기 클록 신호의 매 사이클마다 상기 내부 어드레스를 발생하고, 상기 독출 제어 회로는 상기 각 내부 버스트 사이클의 버스트 길이에 대응하는 클록 사이클마다 상기 데이터 독출 회로가 동작하게 하는 것을 특징으로 하는 동기형 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 내부 어드레스가 상기 마지막 내부 버스트 사이클에 대응하는 버스트 어드레스 세트에 도달할 때, 상기 수단은 상기 마지막 버스트 어드레스 세트의 버스트 데이터가 출력된 후 상기 버스트 인에이블 신호를 비활성화시키는 것을 특징으로 하는 동기형 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 내부 어드레스가 상기 마지막 내부 버스트 사이클에 대응하는 버스트 어드레스 세트에 도달할 때, 상기 수단은 상기 마지막 내부 버스트 사이클 이전에 상기 독출 인에이블 신호를 비활성화시키는 것을 특징으로 하는 동기형 반도체 메모리 장치.
  5. 복수의 내부 버스트 사이클들로 이루어지는 버스트 읽기 동작 모드를 갖는 멀티-칩 시스템에 있어서:
    클록 신호를 전달하는 클록 라인과;
    제어 신호들을 전달하는 제 1 버스와;
    데이터와 어드레스를 선택적으로 전달하는 제 2 버스와;
    상기 클록 라인, 상기 제 1 버스, 그리고 상기 제 2 버스에 각각 연결된 제 1 및 제 2 반도체 메모리 장치들을 포함하며,
    상기 제 1 및 제 2 반도체 메모리 장치들 각각은
    데이터 정보를 저장하는 메모리 셀 어레이 (200)와;
    클록 신호에 동기되어 동작하며, 외부 어드레스에 응답하여 버스트 읽기 동작을 위한 내부 어드레스들을 순차적으로 발생하는 어드레스 발생 회로 (220)와;
    상기 내부 어드레스의 일부에 따라 상기 메모리 셀 어레이로부터 각 내부 버스트 사이클 동안 출력될 버스트 데이터를 읽는 데이터 독출 회로 (230, 240, 260)와;
    읽기 인에이블 신호에 응답하여 동작하며, 상기 외부 어드레스 또는 상기 내부 어드레스의 천이시에 상기 데이터 독출 회로의 읽기 동작을 제어하는 독출 제어 회로 (210, 250)와;
    버스트 인에이블 신호에 응답하여 동작하며, 클록 신호에 동기된 래치 인에이블 신호를 발생하는 버스트 제어 회로 (300)와;
    상기 래치 인에이블 신호에 응답하여 상기 독출 회로에 의해서 읽혀진 상기 버스트 데이터를 래치하고, 상기 내부 어드레스의 나머지에 응답하여 상기 래치된 버스트 데이터를 순차적으로 출력하는 데이터 레지스터 (310, 320)와; 그리고
    상기 내부 어드레스가 상기 내부 버스트 사이클들 중 마지막 내부 버스트 사이클에 대응하는 버스트 어드레스 세트에 도달하였는 지의 여부를 검출하고, 검출 결과에 따라 상기 버스트 제어 회로와 상기 독출 제어 회로의 동작을 각각 제어하기 위한 상기 버스트 인에이블 신호와 상기 독출 인에이블 신호를 발생하는 수단을 포함하는 것을 특징으로 하는 멀티-칩 시스템.
  6. 제 5 항에 있어서,
    상기 내부 어드레스 발생 회로는 상기 클록 신호의 매 사이클마다 상기 내부 어드레스를 발생하고, 상기 독출 제어 회로는 상기 각 내부 버스트 사이클의 버스트 길이에 대응하는 클록 사이클마다 상기 데이터 독출 회로가 동작하게 하는 것을 특징으로 하는 동기형 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 수단은
    대응하는 반도체 메모리 장치가 상기 멀티-칩 시스템에 실장되었는 지의 여부를 나타내는 제 1 플래그 신호를 발생하는 제 1 플래그 신호 발생 회로 (280)와;
    상기 대응하는 반도체 메모리 장치가 상기 멀티-칩 시스템의 상위 어드레스 영역에 속하는 지의 여부를 나타내는 제 2 플래그 신호를 발생하는 제 2 플래그 신호 발생 회로 (290)와; 그리고
    상기 제 1 및 제 2 플래그 신호들에 응답하여 동작하며, 상기 일부 내부 어드레스가 상기 마지막 내부 버스트 사이클에 대응하는 버스트 어드레스 세트에 도달하였는 지의 여부를 검출하는 경계 검출 회로를 포함하며, 상기 경계 검출 회로는 검출 결과에 따라 상기 독출 인에이블 신호와 상기 버스트 인에이블 신호를 발생하는 것을 특징으로 하는 멀티-칩 시스템.
  8. 제 7 항에 있어서,
    상기 제 1 반도체 메모리 장치의 어드레스 영역이 상기 멀티-칩 시스템의 어드레스 영역 중 하위 어드레스 영역에 속하는 경우, 상기 내부 어드레스가 상기 마지막 내부 버스트 사이클에 대응하는 버스트 어드레스 세트에 도달할 때 상기 경계 검출 회로는 상기 마지막 내부 버스트 사이클 이전에 상기 독출 인에이블 신호를 비활성화시키고 상기 마지막 내부 버스트 사이클 이후에 상기 버스트 인에이블 신호를 비활성화시키는 것을 특징으로 하는 멀티-칩 시스템.
  9. 제 7 항에 있어서,
    상기 제 2 반도체 메모리 장치의 어드레스 영역이 상기 멀티-칩 시스템의 어드레스 영역 중 상위 어드레스 영역에 속하는 경우, 상기 내부 어드레스가 상기 마지막 내부 버스트 사이클에 대응하는 버스트 어드레스 세트에 도달할 때 상기 경계 검출 회로는 상기 마지막 내부 버스트 사이클 이전에 상기 독출 인에이블 신호를 활성화시키고 상기 마지막 내부 버스트 사이클 이후에 상기 버스트 인에이블 신호를 활성화시키는 것을 특징으로 하는 멀티-칩 시스템.
  10. 제 7 항에 있어서,
    상기 제 1 및 제 2 플래그 신호 발생 회로들은 옵션 패드 또는 레이저 퓨즈로 각각 구성되는 것을 특징으로 하는 멀티-칩 시스템.
KR10-2002-0038301A 2002-07-03 2002-07-03 연속 버스트 읽기 동작 모드를 갖는 멀티 칩 시스템 KR100437467B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR10-2002-0038301A KR100437467B1 (ko) 2002-07-03 2002-07-03 연속 버스트 읽기 동작 모드를 갖는 멀티 칩 시스템
US10/376,114 US6889268B2 (en) 2002-07-03 2003-02-28 Multi-chip system having a continuous burst read mode of operation
JP2003143235A JP4368614B2 (ja) 2002-07-03 2003-05-21 マルチチップシステム

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2002-0038301A KR100437467B1 (ko) 2002-07-03 2002-07-03 연속 버스트 읽기 동작 모드를 갖는 멀티 칩 시스템

Publications (2)

Publication Number Publication Date
KR20040003558A KR20040003558A (ko) 2004-01-13
KR100437467B1 true KR100437467B1 (ko) 2004-06-23

Family

ID=29997431

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2002-0038301A KR100437467B1 (ko) 2002-07-03 2002-07-03 연속 버스트 읽기 동작 모드를 갖는 멀티 칩 시스템

Country Status (3)

Country Link
US (1) US6889268B2 (ko)
JP (1) JP4368614B2 (ko)
KR (1) KR100437467B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210130096A (ko) * 2020-04-20 2021-10-29 윈본드 일렉트로닉스 코포레이션 반도체 기억 장치 및 독출 방법

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1542130B1 (fr) * 2003-12-12 2007-04-11 STMicroelectronics S.A. Mémoire série comprenant des moyens d'intégration dans un plan mémoire étendu
KR100665841B1 (ko) * 2004-12-14 2007-01-09 삼성전자주식회사 강유전체 메모리장치의 구동회로
US7212457B2 (en) * 2005-05-18 2007-05-01 Macronix International Co., Ltd. Method and apparatus for implementing high speed memory
JP4945125B2 (ja) * 2005-12-21 2012-06-06 ラピスセミコンダクタ株式会社 メモリ制御装置
KR100717285B1 (ko) 2006-04-19 2007-05-15 삼성전자주식회사 듀얼 칩 패키지
KR100763248B1 (ko) * 2006-07-07 2007-10-04 삼성전자주식회사 반도체 메모리 장치 및 그의 ｓｐａ 모드 구현 방법
US8271827B2 (en) * 2007-12-10 2012-09-18 Qimonda Memory system with extended memory density capability
TWI458346B (zh) * 2008-06-10 2014-10-21 Univ Tohoku Solid - state photographic element and its driving method
CN103136106B (zh) * 2011-11-23 2016-08-24 华邦电子股份有限公司 存储器装置的操作方法、读取数字存储器的方法及其应用
US9202532B2 (en) * 2012-09-13 2015-12-01 Winbond Electronics Corp. Burst sequence control and multi-valued fuse scheme in memory device
JP6164027B2 (ja) * 2013-10-08 2017-07-19 富士通セミコンダクター株式会社 半導体記憶装置
US9411644B2 (en) 2014-03-07 2016-08-09 Cavium, Inc. Method and system for work scheduling in a multi-chip system
US10592459B2 (en) 2014-03-07 2020-03-17 Cavium, Llc Method and system for ordering I/O access in a multi-node environment
US9529532B2 (en) 2014-03-07 2016-12-27 Cavium, Inc. Method and apparatus for memory allocation in a multi-node system
US9372800B2 (en) 2014-03-07 2016-06-21 Cavium, Inc. Inter-chip interconnect protocol for a multi-chip system
JP6363978B2 (ja) * 2015-08-05 2018-07-25 株式会社メガチップス 半導体記憶装置及びその制御方法
KR102647419B1 (ko) * 2016-09-28 2024-03-14 에스케이하이닉스 주식회사 반도체장치

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5559990A (en) * 1992-02-14 1996-09-24 Advanced Micro Devices, Inc. Memories with burst mode access
US5910917A (en) * 1998-03-25 1999-06-08 Mitsubishi Denki Kabushiki Kaisha Multi-chip IC memory device with a single command controller and signal clock generator
JP2000048586A (ja) * 1998-07-30 2000-02-18 Fujitsu Ltd 不揮発性半導体記憶装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IL96808A (en) * 1990-04-18 1996-03-31 Rambus Inc Introductory / Origin Circuit Agreed Using High-Performance Brokerage
US5453957A (en) * 1993-09-17 1995-09-26 Cypress Semiconductor Corp. Memory architecture for burst mode access
US6094703A (en) * 1995-02-21 2000-07-25 Micron Technology, Inc. Synchronous SRAM having pipelined memory access enable for a burst of addresses
US5848431A (en) * 1995-02-21 1998-12-08 Micron Technology, Inc. Synchronous SRAMs having multiple chip select inputs and a standby chip enable input
US6006288A (en) * 1996-06-06 1999-12-21 Motorola, Inc. Method and apparatus for adaptable burst chip select in a data processing system
JP3420018B2 (ja) * 1997-04-25 2003-06-23 株式会社東芝 データレシーバ
JPH11224492A (ja) * 1997-11-06 1999-08-17 Toshiba Corp 半導体記憶装置、不揮発性半導体記憶装置及びフラッシュメモリ
US6216180B1 (en) * 1998-05-21 2001-04-10 Intel Corporation Method and apparatus for a nonvolatile memory interface for burst read operations
DE10102350B4 (de) * 2001-01-19 2004-09-23 Infineon Technologies Ag Integrierter Speicher mit mehreren Speicherzellenfeldern sowie Verfahren zum Betrieb des integrierten Speichers
KR100422445B1 (ko) * 2001-06-01 2004-03-12 삼성전자주식회사 선택적 배속동작 모드를 갖는 불휘발성 반도체 메모리 장치

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5559990A (en) * 1992-02-14 1996-09-24 Advanced Micro Devices, Inc. Memories with burst mode access
US5910917A (en) * 1998-03-25 1999-06-08 Mitsubishi Denki Kabushiki Kaisha Multi-chip IC memory device with a single command controller and signal clock generator
JP2000048586A (ja) * 1998-07-30 2000-02-18 Fujitsu Ltd 不揮発性半導体記憶装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210130096A (ko) * 2020-04-20 2021-10-29 윈본드 일렉트로닉스 코포레이션 반도체 기억 장치 및 독출 방법
KR102602367B1 (ko) * 2020-04-20 2023-11-16 윈본드 일렉트로닉스 코포레이션 반도체 기억 장치 및 독출 방법

Also Published As

Publication number Publication date
JP4368614B2 (ja) 2009-11-18
JP2004039211A (ja) 2004-02-05
US6889268B2 (en) 2005-05-03
KR20040003558A (ko) 2004-01-13
US20040006658A1 (en) 2004-01-08

Similar Documents

Publication Publication Date Title
KR100437467B1 (ko) 연속 버스트 읽기 동작 모드를 갖는 멀티 칩 시스템
US6680869B2 (en) Semiconductor device
USRE44064E1 (en) Semiconductor memory device and module for high frequency operation
KR100719377B1 (ko) 데이터 패턴을 읽는 반도체 메모리 장치
JP4370507B2 (ja) 半導体集積回路装置
KR101028682B1 (ko) 반도체 장치와 그 메모리 시스템
KR19990006356A (ko) 스탠바이시의 소비 전력을 저감할 수 있는 동기형 반도체 기억 장치
KR970012155A (ko) 로우 핀 카운트-와이드 메모리 장치와 시스템 및 방법
KR19990012427A (ko) 동기형 버스트 매스크 롬 및 그것의 데이터 독출 방법
KR100571739B1 (ko) 반도체 기억 장치
JP2010277620A (ja) 半導体記憶装置及びこれを備える情報処理システム並びにコントローラ
KR100578036B1 (ko) 병렬 데이터를 직렬 데이터로 변환하는 구성을 갖는반도체 기억장치
US6292430B1 (en) Synchronous semiconductor memory device
US6339560B1 (en) Semiconductor memory based on address transitions
US6940763B2 (en) Clock synchronous type semiconductor memory device
US5986953A (en) Input/output circuits and methods for testing integrated circuit memory devices
KR100549171B1 (ko) 프리페치 구조를 사용하는 집적 메모리와 그 동작 방법
JP2000268566A (ja) 同期型半導体記憶装置
JPWO2007116439A1 (ja) 半導体メモリおよびメモリシステム
US6504767B1 (en) Double data rate memory device having output data path with different number of latches
US7548465B2 (en) Low current consumption semiconductor memory device
US6751130B2 (en) Integrated memory device, method of operating an integrated memory, and memory system having a plurality of integrated memories
JP3179791B2 (ja) 半導体記憶装置
US20070011363A1 (en) Dual frequency first-in-first-out structure
US6744679B2 (en) Semiconductor memory device

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120531

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee