JP6164027B2 - 半導体記憶装置 - Google Patents

Description

本発明は、半導体記憶装置に関する。

半導体記憶装置の記憶容量の増加や高密度化が進む近年、ＭＣＰ（Multi Chip Package）と呼ばれる手法が実用化されている。ＭＣＰは、パッケージ内に複数のメモリチップを積層する手法であり、高密度化、記憶容量の大容量化が期待できる。

たとえば、２つのメモリチップを積層したＭＣＰでは、アドレス空間が２分割されており、一方のチップでアドレス空間の下位側のデータが管理され、他方のチップでアドレス空間の上位側のデータが管理される。

特開２０００−１０５７２６号公報 特開２００３−５１１９４号公報 特開２０００−３３０５号公報

このようなＭＣＰでは、各チップの出力端子は、パッケージの出力端子に直接接続され、指定されるアドレスに応じて、各チップの内部で出力が有効または無効になる。
しかし、チップ間を跨ぐようなシリアルな読み出しが行われる際、チップ間の切り替えタイミングがずれると、切り替え前のチップのデータがパッケージの出力端子から出力されてしまうなどして、データ出力の特性が悪化する。

発明の一観点によれば、出力端子が共通のデータバスに接続された第１のメモリチップ及び第２のメモリチップを有し、前記第１のメモリチップは、前記第２のメモリチップの先頭アドレスに格納される第１のデータと同じ第２のデータを格納し、前記第１のメモリチップから前記第２のメモリチップに跨るシリアル読み出し時に、前記第２のメモリチップの前記先頭アドレスが指定されると、前記第２のメモリチップは前記第１のデータを出力するとともに、前記第１のメモリチップは格納している前記第２のデータを出力する、半導体記憶装置が提供される。

開示の半導体記憶装置によれば、出力データの特性悪化を軽減できる。

第１の実施の形態の半導体記憶装置の一例を示す図である。 第２の実施の形態の半導体記憶装置の一例を示す斜視図である。 第２の実施の形態の半導体装置の各メモリチップの入力側の回路部の接続例を示す図である。 第２の実施の形態の半導体装置のメモリチップの一例を示すブロック図である。 ２つのメモリチップの出力側の回路部の接続例を示す図である。 ２つのメモリチップが管理するアドレスの一例を示す図である。 比較器の一例を示す図である。 半導体記憶装置の出力制御動作の一例を示すタイミングチャートである。 半導体記憶装置の出力制御動作の１つ目の比較例を示すタイミングチャートである。 半導体記憶装置の出力制御動作の２つ目の比較例を示すタイミングチャートである。 ２つのメモリチップが管理するアドレス空間の一例を示す図である。 第３の実施の形態の半導体記憶装置における比較器の一例を示す図である。 第３の実施の形態の半導体記憶装置の出力制御動作の一例を示すタイミングチャートである。 第３の実施の形態の半導体記憶装置の出力制御動作の比較例を示すタイミングチャートである。 メモリアレイの一例を示す図である。 拡張領域選択のためのデコード回路の一例を示す図である。 拡張領域のアドレスのデータを格納する他の記憶領域を設けた例を示す図である。 拡張領域キャッシュの使用例を示すタイミングチャートである。

以下、発明を実施するための形態を、図面を参照しつつ説明する。
（第１の実施の形態）
図１は、第１の実施の形態の半導体記憶装置の一例を示す図である。

半導体記憶装置１は、たとえば、ＭＣＰであり、複数のメモリチップ２−１，２−２，…，２−ｎを有している。なお、図１では、説明の都合上、メモリチップ２−１〜２−ｎが平置きされているように示されているが、メモリチップ２−１〜２−ｎは積層される。ただし、チップ数が少数（たとえば、ｎ＝２）の場合には、メモリチップ２−１〜２−ｎが、図１のように平置きされるようにしてもよい。

メモリチップ２−１〜２−ｎは、端子ＳＯ１，ＳＯ２，…，ＳＯｎが共通のデータバスｃｍｂに接続されている。データバスｃｍｂは、半導体記憶装置１の出力端子ＳＯに接続されている。また、メモリチップ２−１〜２−ｎは、以下の回路部を有している。例として、メモリチップ２−１，２−２が有する回路部を説明する。他のメモリチップについても同様の回路部を有している。

メモリチップ２−１，２−２は、アドレス計数部３ａ，３ｂ、制御部４ａ，４ｂ、出力部５ａ，５ｂ、記憶部６ａ，６ｂを有している。
アドレス計数部３ａ，３ｂは、同じアドレスを計数する。

制御部４ａは、アドレス計数部３ａで計数されているアドレスが、メモリチップ２−１が単独で管理するアドレスであるか否か判定し、メモリチップ２−１が単独で管理するアドレスであるときには、出力部５ａでのデータ出力を有効にする。制御部４ａは、アドレスが、メモリチップ２−１が単独で管理するアドレスではないときには、出力部５ａでのデータ出力を無効にする。図１の例では、メモリチップ２−１は、アドレスＡ０〜Ａｉを単独で管理している。

制御部４ｂは、アドレス計数部３ｂで計数されているアドレスが、メモリチップ２−２が単独で管理するアドレスであるか否か判定し、メモリチップ２−２が単独で管理するアドレスであるときには、出力部５ｂでのデータ出力を有効にする。制御部４ｂは、アドレスが、メモリチップ２−２が単独で管理するアドレスではないときには、出力部５ｂでのデータ出力を無効にする。図１の例では、メモリチップ２−２は、アドレスＡｉ＋１〜Ａｋを単独で管理している。

出力部５ａ，５ｂは、制御部４ａ，４ｂの制御のもと、記憶部６ａ，６ｂに格納されているデータを端子ＳＯ１，ＳＯ２に供給する。
メモリチップ２−１の記憶部６ａは、アドレス領域Ａ０〜ＡｉにデータＤａ［Ａ０］〜Ｄａ［Ａｉ］を格納するとともに、メモリチップ２−２の先頭アドレスＡｉ＋１のデータＤｂ［Ａｉ＋１］も格納する。すなわち、記憶部６ａは、メモリチップ２−１が単独で管理するアドレス領域の他に拡張領域を有する。

メモリチップ２−２の記憶部６ｂは、アドレス領域Ａｉ＋１〜ＡｋにデータＤｂ［Ａｉ＋１］〜Ｄｂ［Ａｋ］を格納する。さらに記憶部６ｂは、シリアル読み出し時に、メモリチップ２−２の次に選択されるメモリチップ（図示せず）の先頭アドレスＡｋ＋１のデータＤｃ［Ａｋ＋１］も格納する。すなわち、記憶部６ｂは、メモリチップ２−２が単独で管理するアドレス領域の他に拡張領域を有する。

このような半導体記憶装置１では、メモリチップ２−１からメモリチップ２−２に跨ってシリアル読み出しを行う際、たとえば、以下のような動作が行われる。
アドレス計数部３ａ，３ｂにより、メモリチップ２−２の先頭アドレスＡｉ＋１が指定されると、制御部４ａは、出力部５ａのデータ出力を無効にし、制御部４ｂは、出力部５ｂのデータ出力を有効にする。

拡張領域がない場合、たとえば、メモリチップ２−１の出力部５ａのデータ出力を無効にするタイミングが遅延すると、メモリチップ２−２のデータを出力端子ＳＯから出力すべきタイミングで、メモリチップ２−１から適切ではないデータが出力されてしまう。

しかしながら、図１のようにメモリチップ２−１は、拡張領域を有し、メモリチップ２−２の先頭アドレスＡｉ＋１で指定されるデータＤｂ［Ａｉ＋１］を格納している。そのため、アドレスがＡｉ＋１となると、メモリチップ２−１もメモリチップ２−２と同様にデータＤｂ［Ａｉ＋１］を出力する。これにより、メモリチップ２−１からは、出力部５ａのデータ出力が無効化されるまで、次に選択されるメモリチップ２−２の適切なデータ（データＤｂ［Ａｉ＋１］）が出力されることになる。

したがって、第１の実施の形態の半導体記憶装置１では、出力端子ＳＯから適切でないデータが出力されたり、データＤｂ［Ａｉ＋１］のデータウインドウ（読み出し時間）が狭くなるなどの、出力データの特性悪化を軽減できる。

（第２の実施の形態）
図２は、第２の実施の形態の半導体記憶装置の一例を示す斜視図である。
半導体記憶装置１０の外形については点線で示されている。半導体記憶装置１０内には、メモリチップ１１−１，１１−２が積層されている。

メモリチップ１１−１，１１−２は、半導体記憶装置１０の各端子に共通に接続されている。半導体記憶装置１０の端子には、端子ＳＩ，ＳＣＫ，ＨＯＬＤＢ，ＶＤＤ，ＶＳＳ，／ＷＰ，ＳＯ，ＣＳＢがある。

端子ＳＩは、シリアルデータが入力される端子であり、端子ＳＣＫは、クロックが入力される端子である。端子ＨＯＬＤＢは、クロックをホールドするための信号が入力される端子である。端子ＶＤＤは、電源電圧が印加される端子であり、電位がＨ（High）レベルとなる端子である。端子ＶＳＳは、Ｌ（Low）レベルの電位となる端子である（たとえば、接地されている）。端子／ＷＰは、書き込みプロテクト信号が入力される端子であり、出力端子ＳＯは、シリアルデータが出力される端子である。また、端子ＣＳＢは、チップ選択信号が入力される端子である。

（２つのメモリチップの入力側の回路部の接続例）
図３は、第２の実施の形態の半導体装置の各メモリチップの入力側の回路部の接続例を示す図である。

なお、図３では、各配線の一部において、その配線で伝達される信号の信号名の一例が併記されているが、当該信号以外の信号が当該配線で伝達されていてもよい。以降の図についても適宜信号名が配線に併記されている場合があるが、同様である。

メモリチップ１１−１，１１−２は、図２に示したように積層されるが、図３では、説明の都合上、横に並べて図示されている。設計費用削減という目的で、メモリチップ数が少数の場合には、図３のように平置きされるようにしてもよい。

以下の説明では、半導体記憶装置１０は、１６ビットのアドレス（００００ｈ番地〜ＦＦＦＦｈ番地）のデータの記憶を行うものとする。このアドレスは、メモリチップ１１−１，１１−２により分担して管理されている。

メモリチップ１１−１，１１−２は、メモリアレイ１２−１，１２−２、比較器１３−１，１３−２、アドレスカウンタ１４−１，１４−２、コマンドデコーダ１５−１，１５−２、マスク１６−１，１６−２を有している。

また、メモリチップ１１−１，１１−２は、端子ＥＸＡ１，ＥＸＡ２，ＥＸＥＮ１，ＥＸＥＮ２，ＳＩ１，ＳＩ２，ＣＳＢ１，ＣＳＢ２を有している。
図３の例では、メモリチップ１１−１の端子ＥＸＡ１は、端子ＶＳＳに接続され、メモリチップ１１−２の端子ＥＸＡ２は、端子ＶＤＤに接続されている。

端子ＥＸＥＮ１，ＥＸＥＮ２は、端子ＶＤＤに接続され、電位がＨレベルであるイネーブル信号ＥＮが比較器１３−１，１３−２に入力される。イネーブル信号ＥＮの電位がＨレベルであるときは、２つのメモリチップ１１−１，１１−２によってアドレスが管理されることを示す。なお、たとえば、メモリチップ１１−１だけで全てのアドレスが管理されるときには、端子ＥＸＥＮ１は端子ＶＳＳに接続され、イネーブル信号ＥＮの電位はＬレベルとなる。

端子ＳＩ１，ＳＩ２には、端子ＳＩが接続され、共通のシリアルデータｓｉｚが入力される。端子ＣＳＢ１，ＣＳＢ２には、端子ＣＳＢが接続され、チップ選択信号が入力される。

メモリアレイ１２−１，１２−２は、図示を省略しているが複数のメモリセルを有している。メモリアレイ１２−１，１２−２の例については、後述する。
比較器１３−１，１３−２は、端子ＥＸＥＮ１，ＥＸＥＮ２の電位がＨレベルのときに有効となる。比較器１３−１は、有効状態のとき、端子ＥＸＡ１，ＥＸＡ２の値（電位）と、アドレスカウンタ１４−１，１４−２から出力されるアドレス信号ａｄｄとの比較結果に応じて、マスク１６−１，１６−２を制御する信号ｃｍｐ１，ｃｍｐ２を出力する。

回路構成などの例は後述するが、比較器１３−１は、アドレス信号ａｄｄが、メモリチップ１１−１で管理するアドレス領域のものであれば、マスク１６−１の機能を無効にする。また、比較器１３−１は、アドレス信号ａｄｄが、メモリチップ１１−１で管理するアドレス領域のものでなければ、マスク１６−１の機能を有効にする。

一方、比較器１３−２は、アドレス信号ａｄｄが、メモリチップ１１−２で管理するアドレス領域のものであれば、マスク１６−２の機能を無効にする。また、比較器１３−２は、アドレス信号ａｄｄが、メモリチップ１１−２で管理するアドレス領域のものでなければ、マスク１６−２の機能を有効にする。

アドレスカウンタ１４−１，１４−２は、端子ＥＸＥＮ１，ＥＸＥＮ２の電位がＨレベルで、端子ＣＳＢ１，ＣＳＢ２に入力されるチップ選択信号が、半導体記憶装置１０を選択することを示す値であるときに有効となる。アドレスカウンタ１４−１，１４−２は、有効状態のときに、端子ＳＩ１，ＳＩ２から入力される同じシリアルデータｓｉｚに応じてアドレス信号ａｄｄを生成し、比較器１３−１，１３−２及びメモリアレイ１２−１，１２−２に供給する。

コマンドデコーダ１５−１，１５−２は、端子ＣＳＢ１，ＣＳＢ２に入力されるチップ選択信号が、この半導体記憶装置１０を選択することを示す値であるときに有効となる。コマンドデコーダ１５−１，１５−２は、有効状態のとき、端子ＳＩ１，ＳＩ２から入力されるシリアルデータｓｉｚに応じてメモリアレイ１２−１，１２−２を活性化する信号ａｃｔｚを生成する。

マスク１６−１，１６−２は、コマンドデコーダ１５−１，１５−２からの信号ａｃｔｚをマスクして、メモリアレイ１２−１，１２−２へのアクセスを無効にする機能を有する。マスク１６−１，１６−２では、比較器１３−１，１３−２からの信号ｃｍｐ１，ｃｍｐ２により、マスク機能を有効にするか、無効にするかが制御される。

次に、出力側の回路部を含めたメモリチップ１１−１，１１−２の一例をより具体的に説明する。
（メモリチップの一例）
図４は、第２の実施の形態の半導体装置のメモリチップの一例を示すブロック図である。図４では、メモリチップ１１−１が備える各ブロックの例が示されているが、メモリチップ１１−２に関しても同様である。図３に示した要素と同じものについては、同じ符号が付されている。

メモリチップ１１−１は、シリアルカウンタ２０−１、シリアルパラレル変換部２１−１、ステートマシン２２−１、パラレルシリアル変換部２３−１、インバータ回路２４−１、出力制御部２５−１を有している。その他、メモリチップ１１−１は、入力バッファ２６−１，２７−１，２８−１，２９−１，３０−１，出力バッファ３１−１と、図３に示した、メモリアレイ１２−１、比較器１３−１、アドレスカウンタ１４−１、マスク１６−１を有している。図３に示したコマンドデコーダ１５−１は、ステートマシン２２−１に含まれている。また、比較器１３−１、インバータ回路２４−１、出力制御部２５−１により、図１に示した制御部４ａの機能が行われる。

シリアルカウンタ２０−１は、端子ＣＳＢ１から入力されるチップ選択信号を、入力バッファ２７−１を介して受信する。また、シリアルカウンタ２０−１は、端子ＳＣＫ１から入力されるクロックｓｃｋｚを、入力バッファ２８−１を介して受信する。チップ選択信号の電位がＬレベルとなり、メモリチップ１１−１が活性化すると、シリアルカウンタ２０−１は、クロックｓｃｋｚに同期してカウントを行い、カウント値ｃｎｔｓｚ［７：０］を出力する。

シリアルパラレル変換部２１−１は、端子ＳＩ１から入力されるシリアルデータｓｉｚを、入力バッファ２６−１を介して受信するとともに、カウント値ｃｎｔｓｚ［７：０］を受信する。そして、シリアルパラレル変換部２１−１は、カウント値ｃｎｔｓｚ［７：０］に基づき、シリアルデータｓｉｚを、８ビットのパラレルデータｐｉｚ［７：０］に変換する。

ステートマシン２２−１は、端子ＣＳＢ１から入力されるチップ選択信号を、入力バッファ２７−１を介して受信するとともに、端子ＳＣＫ１から入力されるクロックｓｃｋｚを、入力バッファ２８−１を介して受信する。チップ選択信号の電位がＬレベルとなり、メモリチップ１１−１が活性化すると、ステートマシン２２−１が動作する。ステートマシン２２−１は、さらにシリアルパラレル変換部２１−１からパラレルデータｐｉｚ［７：０］を受け、その値に応じた信号ａｃｔｚ，ｗｒｚ，ｌａｔａｚ，ｒｄｚを生成する。

たとえば、ステートマシン２２−１は、パラレルデータｐｉｚ［７：０］から、アドレス取り込み状態と判断すると、信号ｌａｔａｚを活性化する（たとえば、電位をＨレベルにする）。アドレスカウンタ１４−１は、信号ｌａｔａｚが活性化されると、パラレルデータｐｉｚ［７：０］を用いてアドレスを初期化する。

また、ステートマシン２２−１は、パラレルデータｐｉｚ［７：０］から、データの書き込み要求が指示されていると判定すると、信号ａｃｔｚを活性化するとともに、信号ｗｒｚを活性化する。ステートマシン２２−１は、パラレルデータｐｉｚ［７：０］から、データの読み出し要求が指示されていると判定すると、信号ａｃｔｚを活性化するとともに、信号ｒｄｚを活性化する。

比較器１３−１では、端子ＥＸＡ１から入力バッファ２９−１を介して信号ｅｘａｚ１を受信するとともに、アドレスカウンタ１４−１からのアドレス信号ａｄｄを受ける。
なお、図４の例では、入力バッファ２９−１は、端子ＥＸＥＮ１から入力バッファ３０−１を介して供給されるイネーブル信号ＥＮが活性化されているときに、信号ｅｘａｚ１を出力する。

そして、比較器１３−１は、これらの信号の比較結果に基づき、前述した信号ｃｍｐ１を生成するとともに、アドレス信号ａｄｄの最上位ビットと、信号ｅｘａｚ１との比較に基づいた信号ｃｍｐｅｘ１を生成する。アドレスカウンタ１４−１から出力されるアドレス信号ａｄｄが、メモリチップ１１−１が管理するアドレス領域に含まれていれば信号ｃｍｐ１が活性化される。なお、そのアドレス領域は、メモリチップ１１−２で管理されるアドレス領域の先頭アドレスを含む。

マスク１６−１は、信号ｃｍｐ１が活性化されると、ステートマシン２２−１から出力される信号ａｃｔｚをマスクせずに、信号ｍａｃｔｚ１を活性化する。これにより、メモリアレイ１２−１へのアクセスが許可される。一方、アドレスカウンタ１４−１から出力されるアドレス信号ａｄｄが、メモリチップ１１−１もしくはメモリチップ１１−２の単独で管理されるものであれば信号ｃｍｐｅｘ１がＬレベルに活性化される。

メモリアレイ１２−１は、図示が省略されているが、複数のメモリセルのほか、アドレス信号ａｄｄで指定されているアドレスのメモリセルにアクセスを行うアドレスデコーダや、信号ｍａｃｔｚ１と信号ｗｒｚ１から書き込み要求がなされているのか、もしくは読み出し要求がなされているのかを識別して、ワード線やビット線などを所定の電圧で駆動する駆動回路などを含む。書き込み要求がなされているときには、パラレルデータｐｉｚ［７：０］のデータがメモリセルに書き込まれる。読み出し要求がなされているときには、メモリセルからパラレルデータｐｏｕｔｚ１［７：０］が読み出される。

パラレルシリアル変換部２３−１は、シリアルカウンタ２０−１から出力されるカウント値ｃｎｔｓｚ［７：０］に同期して、パラレルデータｐｏｕｔｚ１［７：０］から特定のビットを抽出し、シリアルデータｓｏｕｔｚ１として出力する。

インバータ回路２４−１は、比較器１３−１から出力される信号ｃｍｐｅｘ１の論理レベルを反転して信号ｃｍｐｅｚ１として出力制御部２５−１に供給する。
出力制御部２５−１は、信号ｒｄｚと、信号ｃｍｐｅｚ１に基づいて、信号ｏｕｔｅｎｚ１を出力し、出力バッファ３１−１にシリアルデータｓｏｕｔｚ１を出力させるか否かを制御する。

出力バッファ３１−１は、出力制御部２５−１からの信号ｏｕｔｅｎｚ１を受け、信号ｏｕｔｅｎｚ１が出力の許可を示すときには、シリアルデータｓｏｕｔｚ１を端子ＳＯ１に向けて出力する。

（２つのメモリチップの出力側の回路部の接続例）
図５は、２つのメモリチップの出力側の回路部の接続例を示す図である。
図４に示した要素と同じものについては、同じ符号を付している。

メモリチップ１１−２は、メモリチップ１１−１と同様に、比較器１３−２、インバータ回路２４−２、出力制御部２５−２、出力バッファ３１−２を有している。比較器１３−２に入力される信号ｅｘａｚ２の電位はＨレベルに固定されている。メモリチップ１１−１と同様に、比較器１３−２から出力される信号ｃｍｐｅｘ２は、インバータ回路２４−２で論理レベルが反転されて、信号ｃｍｐｅｚ２として出力制御部２５−２に供給される。出力制御部２５−２は、信号ｒｄｚと、信号ｃｍｐｅｚ２に基づいて、信号ｏｕｔｅｎｚ２を出力し、出力バッファ３１−２にシリアルデータｓｏｕｔｚ２を出力させるか否かを制御する。

図５では、出力バッファ３１−１，３１−２の一例の回路が示されている。出力バッファ３１−１，３１−２は、インバータ回路４０−１，４０−２，４５−１，４５−２、トランジスタ４１−１，４１−２，４２−１，４２−２，４３−１，４３−２，４４−１，４４−２を有している。図５の例では、トランジスタ４１−１，４１−２，４２−１，４２−２は、ｐチャネル型ＭＯＳＦＥＴ（Metal-Oxide Semiconductor Field Effect Transistor）である。また、トランジスタ４３−１，４３−２，４４−１，４４−２は、ｎチャネル型ＭＯＳＦＥＴである。

出力バッファ３１−１において、トランジスタ４１−１のゲートには、信号ｏｕｔｅｎｚ１がインバータ回路４０−１で論理レベルが反転されて入力される。トランジスタ４１−１のソースには電源電圧ｖｄｄが印加され、ドレインはトランジスタ４２−１のソースに接続されている。トランジスタ４２−１及びトランジスタ４３−１のゲートには、シリアルデータｓｏｕｔｚ１がインバータ回路４５−１で論理レベルが反転されて入力される。トランジスタ４２−１のドレイン及びトランジスタ４３−１のドレインは端子ＳＯ１に接続されている。トランジスタ４３−１のソースは、トランジスタ４４−１のドレインに接続されている。トランジスタ４４−１のゲートには、信号ｏｕｔｅｎｚ１が入力され、ソースは接地されている。

出力バッファ３１−２についても同様の回路となっている。
図５に示されているように、本実施の形態の半導体記憶装置１０では、出力端子ＳＯからのデータ出力遅延を抑えることと、製造コストを抑える目的から、メモリチップ１１−１，１１−２の端子ＳＯ１，ＳＯ２が直接、出力端子ＳＯに接続されている。つまり、データバスが共通となっている。このように、メモリチップ１１−１，１１−２の端子ＳＯ１，ＳＯ２を、出力データ選択スイッチなどを介さずに、半導体記憶装置１０の出力端子ＳＯに接続することにより半導体記憶装置１０の製造コストを削減することができる。

（２つのメモリチップが管理するアドレスの一例）
図６は、２つのメモリチップが管理するアドレスの一例を示す図である。
メモリチップ１１−１は、００００ｈ番地から７ＦＦＦｈ番地までのアドレス領域（通常アドレス領域と表記している）を管理するほか、メモリチップ１１−２が管理する先頭アドレスである８０００ｈ番地を拡張領域として管理している。

メモリチップ１１−２は、８０００ｈ番地からＦＦＦＦｈ番地までのアドレス領域（通常アドレス領域と表記している）を管理するほか、メモリチップ１１−１が管理する先頭アドレスである００００ｈ番地を拡張領域として管理している。

このため、メモリチップ１１−１とメモリチップ１１−２は、ともに８０００ｈ番地のデータを記憶し、ともに００００番地のデータを記憶することになる。
以下では、このような拡張領域のアドレスが指定されたときにも、そのアドレスにアクセス可能とするための比較器の一例を説明する。

（比較器の一例）
図７は、比較器の一例を示す図である。
図７では、メモリチップ１１−１の比較器１３−１の一例が示されている。前述したアドレスカウンタ１４−１から出力されるアドレス信号ａｄｄが、１６ビットのアドレスａｄｄｒ［０］〜ａｄｄｒ［１５］で示されている。比較器１３−１は、ＥｘＮＯＲ回路５０、検出部５１、インバータ回路５２、ＡＮＤ回路５３を有している。

ＥｘＮＯＲ回路５０は、最上位のアドレスａｄｄｒ［１５］と前述した信号ｅｘａｚ１とが、ともに“０”（Ｌレベル）または“１”（Ｈレベル）であるとき、出力（信号ｃｍｐｅｘ１）の電位をＨレベルとする。最上位のアドレスａｄｄｒ［１５］と信号ｅｘａｚ１とが異なっているとき、ＥｘＮＯＲ回路５０は、信号ｃｍｐｅｘ１の電位をＬレベルとする。

メモリチップ１１−１では、図３のように端子ＥＸＡ１が端子ＶＳＳに接続されているため信号ｅｘａｚ１の電位レベルは、Ｌレベルである。そのため、アドレスａｄｄｒ［１５］が“０”、すなわち、００００ｈ番地から７ＦＦＦｈ番地である間は、信号ｃｍｐｅｘ１の電位はＨレベルとなる。アドレスａｄｄｒ［１５］が“１”、すなわち、８０００ｈ番地からＦＦＦＦｈ番地のときは、信号ｃｍｐｅｘ１の電位はＨレベルとなる。

検出部５１は、アドレスａｄｄｒ［０］〜［１４］が全て“０”であるか否かを検出する。検出部５１は、ＮＯＲ回路５４，５５，５６，５７、ＮＡＮＤ回路５８を有している。

ＮＯＲ回路５４は、アドレスａｄｄｒ［０］，ａｄｄｒ［１］，ａｄｄｒ［２］，ａｄｄｒ［３］を入力する。ＮＯＲ回路５５は、アドレスａｄｄｒ［４］，ａｄｄｒ［５］，ａｄｄｒ［６］，ａｄｄｒ［７］を入力する。ＮＯＲ回路５６は、アドレスａｄｄｒ［８］，ａｄｄｒ［９］，ａｄｄｒ［１０］，ａｄｄｒ［１１］を入力する。ＮＯＲ回路５７は、アドレスａｄｄｒ［１２］，ａｄｄｒ［１３］，ａｄｄｒ［１４］を入力する。

ＮＡＮＤ回路５８は、ＮＯＲ回路５４〜５７の出力を入力し、信号ａｌｌ０ｘを出力する。
アドレスａｄｄｒ［０］〜ａｄｄｒ［１４］が全て“０”のときは、ＮＯＲ回路５４〜５７の出力は全て“１”となるので、ＮＡＮＤ回路５８の出力である信号ａｌｌ０ｘの電位はＬレベルとなる。たとえば、００００ｈ番地、８０００ｈ番地のとき、ａｄｄｒ［０］〜ａｄｄｒ［１４］は全て“０”となるため、信号ａｌｌ０ｘの電位はＬレベルとなる。アドレスアドレスａｄｄｒ［０］〜ａｄｄｒ［１４］の１つでも“１”であるときには、信号ａｌｌ０ｘの電位はＨレベルとなる。

ＡＮＤ回路５３は、信号ａｌｌ０ｘと、インバータ回路５２で論理レベルが反転された信号ｃｍｐｅｘ１を入力して、信号ｃｍｐ１を出力する。上記のように、アドレスａｄｄｒ［０］〜ａｄｄｒ［１５］が００００ｈ番地から７ＦＦＦｈ番地のとき信号ｃｍｐｅｘ１の電位がＨレベルになり、８０００ｈ番地のとき信号ａｌｌ０ｘの電位がＬレベルになる。そのため、アドレスａｄｄｒ［０］〜ａｄｄｒ［１５］が００００ｈ番地から８０００ｈ番地までの間、信号ｃｍｐ１の電位はＬレベルとなる。これにより、マスク１６−１の機能は無効となり、図６に示した００００ｈ番地から７ＦＦＦｈ番地までの通常アドレス領域以外に、拡張領域のアドレスである８０００ｈ番地にもアクセスすることが可能になる。

アドレスａｄｄｒ［０］〜ａｄｄｒ［１５］が８００１ｈ番地となると、信号ｃｍｐｅｘ１及び信号ａｌｌ０ｘの電位がともにＨレベルになるので信号ｃｍｐ１の電位はＨレベルとなり、マスク１６−１が有効となりメモリアレイ１２−１へのアクセスが抑制される。

一方、信号ｃｍｐｅｘ１の電位は、アドレスａｄｄｒ［０］〜ａｄｄｒ［１５］が、００００ｈ番地から７ＦＦＦｈ番地までは、Ｈレベルである。そのため、たとえば、図５に示したような信号ｃｍｐｅｚ１の電位がＬレベルとなり、出力制御部２５−１は信号ｏｕｔｅｎｚ１の電位をＨレベルとする。これにより、トランジスタ４１−１，４４−１がオンし、シリアルデータｓｏｕｔｚ１に応じた値が出力される。

アドレスａｄｄｒ［０］〜ａｄｄｒ［１５］が、８０００ｈ番地以上になると、信号ｃｍｐｅｘ１の電位は、Ｌレベルに立ち下がる。これにより、図５に示したような信号ｃｍｐｅｚ１がＨレベルとなり、出力制御部２５−１は信号ｏｕｔｅｎｚ１の電位をＬレベルとする。これにより、トランジスタ４１−１，４４−１がオフし、メモリチップ１１−１の出力は無効化される。

上記では、メモリチップ１１−１の比較器１３−１の一例を説明したが、メモリチップ１１−２の比較器１３−２も同様の回路にて実現できる。図７に示した回路で説明すると、比較器１３−２では、ＥｘＮＯＲ回路５０には、信号ｅｘａｚ１の代わりに信号ｅｘａｚ２が入力される。ＥｘＮＯＲ回路５０の出力が信号ｃｍｐｅｘ２、ＡＮＤ回路５３の出力が信号ｃｍｐ２となる。

メモリチップ１１−２では、図３のように端子ＥＸＡ２が端子ＶＤＤに接続されているため信号ｅｘａｚ２の電位レベルは、Ｈレベルである。そのため、アドレスａｄｄｒ［１５］が“１”、すなわち、８０００番地からＦＦＦＦｈ番地である間は、信号ｃｍｐｅｘ２の電位はＨレベルとなる。アドレスａｄｄｒ［１５］が“０”、すなわち、００００ｈ番地から７ＦＦＦｈ番地のときは、信号ｃｍｐｅｘ２の電位はＬレベルとなる。

検出部５１は、アドレスａｄｄｒ［０］〜ａｄｄｒ［１４］が全て“０”のとき、信号ａｌｌ０ｘの電位をＬレベルにする。そのため、アドレスａｄｄｒ［０］〜［１５］が００００ｈ番地のときでも、信号ｃｍｐ２の電位がＬレベルとなり、マスク１６−２の機能が無効となる。これにより、メモリチップ１１−２は、図６に示した８０００ｈ番地からＦＦＦＦｈ番地までの通常アドレス領域以外に、拡張領域のアドレスである００００ｈ番地にもアクセスすることが可能になる。

（第２の実施の形態の半導体記憶装置１０の動作説明）
以上説明してきたような半導体記憶装置１０では、メモリチップ１１−１，１１−２は、図３に示したように、端子ＳＩ１，ＳＩ２は、半導体記憶装置１０の共通の端子ＳＩに接続されており同じシリアルデータｓｉｚが入力される。そのため、アドレスカウンタ１４−１，１４−２は、同じアドレス信号ａｄｄを出力する。

書き込み動作時には、図６に示したような各メモリチップ１１−１，１１−２で管理されるアドレス領域にデータが格納される。前述したように、メモリチップ１１−１は、拡張領域である８０００ｈ番地が指定されたときにも、自身のメモリアレイ１２−１にアクセスすることが可能である。そのため、８０００ｈ番地が指定されたときには同じデータが、メモリチップ１１−１のメモリアレイ１２−１と、メモリチップ１１−２のメモリアレイ１２−２の両方に格納されることになる。

同様に、メモリチップ１１−２は、拡張領域である００００ｈ番地が指定されたときにも、自身のメモリアレイ１２−２にアクセスすることが可能である。そのため、００００ｈ番地が指定されたときには同じデータが、メモリチップ１１−１のメモリアレイ１２−１と、メモリチップ１１−２のメモリアレイ１２−２の両方に格納されることになる。

なお、拡張領域のアドレスのデータが格納されるメモリアレイ１２−１，１２−２の例については後述する。
次に、第２の実施の形態の半導体記憶装置１０の出力制御（読み出し）動作の一例を説明する。

図８は、半導体記憶装置の出力制御動作の一例を示すタイミングチャートである。
図８にはクロックｓｃｋｚ、カウント値ｃｎｔｓｚ［７］，ｃｎｔｓｚ［６］，ｃｎｔｓｚ［０］、アドレス信号ａｄｄ、信号ｃｍｐｅｘ１，ｃｍｐｅｘ２、シリアルデータｓｏｕｔｚ１，ｓｏｕｔｚ２、信号ｏｕｔｅｎｚ１，ｏｕｔｅｎｚ２の例が示されている。さらに、各メモリチップ１１−１，１１−２の端子ＳＯ１，ＳＯ２から出力されるデータの例が示されている。

図８の例では、シリアルカウンタ２０−１は、クロックｓｃｋｚの立ち下がりに同期してカウント値ｃｎｔｓｚ［７：０］をカウントアップしている。パラレルシリアル変換部２３−１は、カウント値ｃｎｔｓｚ［７：０］に同期してアドレス信号ａｄｄで指定されたアドレスのシリアルデータｓｏｕｔ（データＤａ［１］，Ｄａ［０］など）を出力していく。

アドレスが７ＦＦＦｈ番地から８０００ｈ番地に切り替わると（タイミングｔ１）、出力制御部２５−１は出力バッファ３１−１によるシリアルデータｓｏｕｔｚ１の出力を無効にするために、信号ｏｕｔｅｎｚ１をＬレベルにする（タイミングｔ３）。また、図８の例では、同じタイミングｔ３で、メモリチップ１１−２の出力制御部２５−２は出力バッファ３１−２によるシリアルデータｓｏｕｔｚ２の出力を有効にするために、信号ｏｕｔｅｎｚ２をＨレベルにしている。

ところで、信号ｏｕｔｅｎｚ１，ｏｕｔｅｎｚ２は、アドレスの変化に応じて、比較器１３−１，１３−２、インバータ回路２４−１，２４−２、出力制御部２５−１，２５−２という経路により生成される。そのため、変化タイミングがシリアルデータｓｏｕｔｚ１，ｓｏｕｔｚ２の変化タイミングよりも大きくばらつく傾向がある。

図８の例では、信号ｏｕｔｅｎｚ１がＬレベル（信号ｏｕｔｅｎｚ２がＨレベル）になるタイミングｔ３は、シリアルデータｓｏｕｔｚ１，ｓｏｕｔｚ２が８０００ｈ番地に記憶されるデータとなるタイミングｔ２よりも遅延している。そのため、アドレスがメモリチップ１１−２で管理される先頭アドレス（８０００ｈ番地）になっても、メモリチップ１１−１からのシリアルデータｓｏｕｔｚ１が端子ＳＯ１から出力され続ける。

しかしながら、メモリチップ１１−１は、８０００ｈ番地のデータＤｂ［７］を記憶しているため、信号ｏｕｔｅｎｚ１，ｏｕｔｅｎｚ２の変化が遅れても、８０００番地のデータＤｂ［７］を出力する。これにより、データＤｂ［７］の読み出し期間を確保できる。つまり、データウィンドウが狭くなることが抑制される。

上記では、メモリチップ１１−１のアドレスからメモリチップ１１−２のアドレスへの連続アクセスを説明した。ＦＦＦＦｈ番地から先頭の００００ｈ番地に戻るような、メモリチップ１１−２からメモリチップ１１−１に跨るシリアル読み出しに関しても同様の効果が得られる。

以下に比較例として、メモリチップ１１−１が００００ｈ番地から７ＦＦＦｈ番地までしか管理していないときの出力動作制御の例を２つ示す。
（比較例１）
図９は、半導体記憶装置の出力制御動作の１つ目の比較例を示すタイミングチャートである。

図９には、クロックｓｃｋｚ、カウント値ｃｎｔｓｚ［７］，ｃｎｔｓｚ［６］，ｃｎｔｓｚ［０］、アドレス信号ａｄｄ、シリアルデータｓｏｕｔｚ１，ｓｏｕｔｚ２、信号ｏｕｔｅｎｚ１，ｏｕｔｅｎｚ２の例が示されている。さらに、各メモリチップ１１−１，１１−２の端子ＳＯ１，ＳＯ２から出力されるデータの例が示されている。

アドレスが７ＦＦＦｈ番地から８０００ｈ番地に切り替わると（タイミングｔ５）、図８に示したタイミングチャートと同様に、信号ｏｕｔｅｎｚ１はＬレベル（信号ｏｕｔｅｎｚ２はＨレベル）になる（タイミングｔ７）。タイミングｔ７は、シリアルデータｓｏｕｔｚ１，ｓｏｕｔｚ２が８０００ｈ番地に記憶されるデータとなるタイミングｔ６よりも遅延している。そのため、アドレスがメモリチップ１１−２で管理される先頭アドレス（８０００ｈ番地）になっても、メモリチップ１１−１からのシリアルデータｓｏｕｔｚ１が端子ＳＯ１から出力され続ける。

メモリチップ１１−１は、８０００ｈ番地にアクセスできずデータＤｂ［７］を記憶していないと、図９に示すように７ＦＦＦｈ番地のデータＤａ［０］をシリアルデータｓｏｕｔｚ１として出力した後に、何らかのデータＤａ［？］を出力する。これにより、メモリチップ１１−２による、８０００ｈ番地のデータＤｂ［７］の読み出し期間が狭くなる。つまり、データウィンドウが狭くなる。

（比較例２）
図１０は、半導体記憶装置の出力制御動作の２つ目の比較例を示すタイミングチャートである。

図１０には、クロックｓｃｋｚ、カウント値ｃｎｔｓｚ［７］，ｃｎｔｓｚ［６］，ｃｎｔｓｚ［０］、アドレス信号ａｄｄ、シリアルデータｓｏｕｔｚ１，ｓｏｕｔｚ２、信号ｏｕｔｅｎｚ１，ｏｕｔｅｎｚ２の例が示されている。さらに、各メモリチップ１１−１，１１−２の端子ＳＯ１，ＳＯ２から出力されるデータの例が示されている。

アドレスが７ＦＦＦｈ番地から８０００ｈ番地に切り替わると（タイミングｔ１０）、図８に示したタイミングチャートと同様に、信号ｏｕｔｅｎｚ１はＬレベルになる（タイミングｔ１３）。一方、ばらつきにより、信号ｏｕｔｅｎｚ２については、タイミングｔ１３よりも前のタイミングｔ１２で変化している（Ｈレベルになる）。また、タイミングｔ１２，ｔ１３は、シリアルデータｓｏｕｔｚ１，ｓｏｕｔｚ２が８０００ｈ番地に記憶されるデータとなるタイミングｔ１１よりも遅延している。

そのため、図９に示した例と同様に、アドレスがメモリチップ１１−２で管理される先頭アドレス（８０００ｈ番地）になっても、メモリチップ１１−１から何らかのデータＤａ［？］が端子ＳＯ１から出力され続ける。

さらに、図１０の例では、信号ｏｕｔｅｎｚ２の電位がＨレベルになるタイミングｔ１２が、信号ｏｕｔｅｎｚ１の電位がＬレベルになるタイミングｔ１３よりも早い。そのため、メモリチップ１１−１の出力が無効になるよりも早く、メモリチップ１１−２の８０００ｈ番地のデータＤｂ［７］が端子ＳＯ２から出力される。端子ＳＯ１と端子ＳＯ２は、図５に示したように半導体記憶装置１０の出力端子ＳＯに共通に接続されており、データＤａ［？］とデータＤｂ［７］は、一致していない可能性があるため、出力端子ＳＯからは一時不明なデータが出力される可能性がある。この場合も、データＤｂ［７］の読み出し期間が狭くなる。また、端子ＳＯ１と端子ＳＯ２におけるデータが異なる場合、出力バッファ３１−１，３１−２には貫通電流が流れるため消費電流が増加し、好ましくない。

このように、比較例１，２では、出力データの特性が悪化する可能性がある。
これに対して、図８に示したように、本実施の形態の半導体記憶装置１０では、メモリチップ１１−１は、メモリチップ１１−２の先頭アドレスである８０００ｈ番地のデータＤｂ［７］を格納し、自身の出力が無効になるまでデータＤｂ［７］を出力する。そのため、データＤｂ［７］の読み出し期間が狭くなることを抑制できる。また、図１０のように、メモリチップ１１−１，１１−２の両方からデータが出力される時間があっても、両方から同じデータが出力されるため、データＤｂ［７］の読み出し期間が狭くなることが抑制され、出力データの特性悪化が抑制される。

（第３の実施の形態）
以下では、第３の実施の形態の半導体記憶装置における２つのメモリチップを、メモリチップ１１−１ａ，１１−２ａと表記する。

上記第２の実施の形態の半導体記憶装置１０では、図６に示したように、メモリチップ１１−１は、メモリチップ１１−２で管理される先頭アドレスを管理し、メモリチップ１１−２は、メモリチップ１１−１で管理される先頭アドレスを管理していた。

第３の実施の形態において、メモリチップ１１−１ａは、メモリチップ１１−２ａで管理される先頭アドレスの他に、メモリチップ１１−２ａの通常アドレス領域の最後尾のアドレスを管理する。同様にメモリチップ１１−２ａは、メモリチップ１１−１ａで管理される先頭アドレスの他に、メモリチップ１１−１ａの通常アドレス領域の最後尾のアドレスを管理する。以下、図を用いて第３の実施の形態の半導体記憶装置における２つのメモリチップ（以下ではメモリチップ１１−１ａ，１１−２ａと表記する）が管理するアドレス空間の一例を説明する。

（２つのメモリチップが管理するアドレス空間の一例）
図１１は、２つのメモリチップが管理するアドレス空間の一例を示す図である。
メモリチップ１１−１ａは、００００ｈ番地から７ＦＦＦｈ番地までの通常アドレス領域を管理するほか、メモリチップ１１−２ａが管理する先頭アドレスである８０００ｈ番地を拡張領域として管理している。さらに、メモリチップ１１−１ａは、メモリチップ１１−２ａが管理する通常アドレス領域の最後尾のアドレスであるＦＦＦＦｈ番地を拡張領域として管理している。

メモリチップ１１−２ａは、８０００ｈ番地からＦＦＦＦｈ番地までの通常アドレス領域を管理するほか、メモリチップ１１−１ａが管理する先頭アドレスである００００ｈ番地を拡張領域として管理している。さらに、メモリチップ１１−２ａは、メモリチップ１１−１ａが管理する通常アドレス領域の最後尾のアドレスである７ＦＦＦｈ番地を拡張領域として管理している。

このため、メモリチップ１１−１ａとメモリチップ１１−２ａは、ともにＦＦＦＦｈ番地、００００ｈ番地、７ＦＦＦｈ番地及び８０００ｈのデータを記憶することになる。
以下では、このような拡張領域のアドレスが指定されたときにも、そのアドレスにアクセス可能とするための比較器の一例を説明する。

（比較器の一例）
図１２は、第３の実施の形態の半導体記憶装置における比較器の一例を示す図である。
図１２では、メモリチップ１１−１ａの比較器１３−１ａの一例が示されている。図７に示した比較器１３−１と同じ要素については同一符号が付されている。

前述したアドレスカウンタ１４−１から出力されるアドレス信号ａｄｄが、１６ビットのアドレスａｄｄｒ［０］〜ａｄｄｒ［１５］で示されている。比較器１３−１ａは、前述した比較器１３−１が備えているＥｘＮＯＲ回路５０、検出部５１、インバータ回路５２、ＡＮＤ回路５３の他に、検出部６０、ＮＡＮＤ回路６１、インバータ回路６２を有している。

検出部６０は、アドレスａｄｄｒ［０］〜［１４］が全て“１”であるか否かを検出する。検出部６０は、ＮＡＮＤ回路６３，６４，６５，６６、ＮＯＲ回路６７、インバータ回路６８を有している。

ＮＡＮＤ回路６３は、アドレスａｄｄｒ［０］，ａｄｄｒ［１］，ａｄｄｒ［２］，ａｄｄｒ［３］を入力する。ＮＡＮＤ回路６４は、アドレスａｄｄｒ［４］，ａｄｄｒ［５］，ａｄｄｒ［６］，ａｄｄｒ［７］を入力する。ＮＡＮＤ回路６５は、アドレスａｄｄｒ［８］，ａｄｄｒ［９］，ａｄｄｒ［１０］，ａｄｄｒ［１１］を入力する。ＮＡＮＤ回路６６は、アドレスａｄｄｒ［１２］，ａｄｄｒ［１３］，ａｄｄｒ［１４］を入力する。

ＮＯＲ回路６７は、ＮＡＮＤ回路６３〜６６の出力を入力する。
インバータ回路６８は、ＮＯＲ回路６７の出力の論理レベルを反転して、信号ａｌｌ１ｘとして出力する。

アドレスａｄｄｒ［０］〜ａｄｄｒ［１４］が全て“１”のときは、ＮＡＮＤ回路６３〜６６の出力は全て“０”となるので、ＮＯＲ回路６７の出力は、“１”となり、インバータ回路６８の出力である信号ａｌｌ１ｘの電位はＬレベルとなる。たとえば、７ＦＦＦｈ番地、ＦＦＦＦｈ番地のとき、ａｄｄｒ［０］〜ａｄｄｒ［１４］は全て“１”となるため、信号ａｌｌ０ｘの電位はＬレベルとなる。

アドレスａｄｄｒ［０］〜ａｄｄｒ［１４］の１つでも“０”であるときには、信号ａｌｌ１ｘの電位はＨレベルとなる。
ＮＡＮＤ回路６１は、信号ａｌｌ０ｘ，ａｌｌ１ｘを入力し、信号ｃｍｐａｄｚを出力する。信号ｃｍｐａｄｚの電位は、信号ａｌｌ０ｘ，ａｌｌ１ｘの電位が両方ともＨレベルのときに、Ｌレベルとなり、それ以外のときには、Ｈレベルとなる。

インバータ回路６２は、信号ｃｍｐａｄｚの論理レベルを反転する。
ＡＮＤ回路５３は、インバータ回路５２で論理レベルが反転された信号ｃｍｐｅｘ１と、インバータ回路６２で論理レベルが反転された信号ｃｍｐａｄｚとを入力して、信号ｃｍｐ１を出力する。

このような比較器１３−１ａでは、アドレスａｄｄｒ［０］〜ａｄｄｒ［１５］が、８０００ｈ番地のときに、信号ａｌｌ０ｘの電位がＬレベルとなり、信号ｃｍｐａｄｚの電位がＨレベルとなるため、信号ｃｍｐ１の電位レベルはＬレベルとなる。これにより、マスク１６−１の機能は無効となり、図１１に示した拡張領域のアドレスである８０００ｈ番地にアクセスすることが可能になる。

また、アドレスａｄｄｒ［０］〜ａｄｄｒ［１５］が、ＦＦＦＦｈ番地のときに、信号ａｌｌ１ｘの電位がＬレベルとなり、信号ｃｍｐａｄｚの電位がＨレベルとなるため、信号ｃｍｐ１の電位レベルはＬレベルとなる。これにより、マスク１６−１の機能は無効となり、図１１に示した拡張領域のアドレスである００００ｈ番地にもアクセスすることが可能になる。

なお、アドレスａｄｄｒ［０］〜ａｄｄｒ［１５］が通常アドレス領域（００００ｈ番地〜７ＦＦＦｈ番地）のときには、最上位のアドレスａｄｄｒ［１５］が“０”のため、ＥｘＮＯＲ回路５０の出力である信号ｃｍｐｅｘ１の電位はＨレベルとなる。このため、信号ｃｍｐ１はＬレベルとなり、マスク１６−１の機能は無効となり、図１１に示した通常アドレス領域（００００ｈ番地〜７ＦＦＦｈ番地）にもアクセスすることが可能になる。

上記では、メモリチップ１１−１ａの比較器１３−１ａの一例を説明したが、メモリチップ１１−２ａの比較器も同様の回路にて実現できる。図１２に示した回路で説明すると、メモリチップ１１−２ａの比較器では、ＥｘＮＯＲ回路５０には、信号ｅｘａｚ１の代わりに信号ｅｘａｚ２が入力される。ＥｘＮＯＲ回路５０の出力が信号ｃｍｐｅｘ２、ＡＮＤ回路５３の出力が信号ｃｍｐ２となる。

メモリチップ１１−２ａでは、信号ｅｘａｚ２の電位レベルは、Ｈレベルであるため、アドレスａｄｄｒ［１５］が“１”、すなわち、８０００番地からＦＦＦＦｈ番地である間は、信号ｃｍｐｅｘ２の電位はＨレベルとなる。アドレスａｄｄｒ［１５］が“０”、すなわち、００００ｈ番地から７ＦＦＦｈ番地のときは、信号ｃｍｐｅｘ２の電位はＬレベルとなる。

検出部６０は、アドレスａｄｄｒ［０］〜ａｄｄｒ［１４］が全て“１”のとき、信号ａｌｌ１ｘの電位をＬレベルにする。そのため、アドレスａｄｄｒ［０］〜ａｄｄｒ［１５］が７ＦＦＦｈ番地のときでも、信号ｃｍｐ２の電位がＬレベルとなり、マスク１６−２の機能が無効となる。これにより、メモリチップ１１−２ａでは、図１１に示した８０００ｈ番地からＦＦＦＦｈ番地までの通常アドレス領域と拡張アドレス領域のアドレスである００００ｈ番地以外に、７ＦＦＦｈ番地にもアクセスすることが可能になる。

（第３の実施の形態の半導体記憶装置の動作説明）
第３の実施の形態の半導体記憶装置では、書き込み動作時に、図１１に示したような各メモリチップ１１−１ａ，１１−２ａで管理されるアドレス領域にデータが格納される。前述したように、メモリチップ１１−１ａは、拡張領域である８０００ｈ番地、ＦＦＦＦｈ番地が指定されたときにも、自身のメモリアレイにアクセスすることが可能である。図３に示したメモリチップ１１−１，１１−２と同様に、メモリチップ１１−１ａ，１１−２ａにおいて、シリアルデータが入力される端子は、半導体記憶装置の（パッケージの）共通の端子に接続されており同じシリアルデータが入力される。そのため、８０００ｈ番地またはＦＦＦＦｈ番地が指定されたときには、メモリチップ１１−１ａのメモリアレイと、メモリチップ１１−２ａのメモリアレイの両方に同じデータが格納されることになる。

同様に、メモリチップ１１−２ａは、拡張領域である００００ｈ番地、７ＦＦＦｈ番地が指定されたときにも、自身のメモリアレイにアクセスすることが可能である。そのため、００００ｈ番地または７ＦＦＦｈ番地が指定されたときには、メモリチップ１１−１ａのメモリアレイと、メモリチップ１１−２ａのメモリアレイの両方に同じデータが格納されることになる。

次に、第３の実施の形態の半導体記憶装置の出力制御（読み出し）動作の一例を説明する。
図１３は、第３の実施の形態の半導体記憶装置の出力制御動作の一例を示すタイミングチャートである。

メモリチップ１１−１ａ，１１−２ａは、比較器１３−１ａ以外は、前述したメモリチップ１１−１，１１−２と同様の回路であるため、信号名などは図８に示したタイミングチャートと同一名称で図示されている。

図１３の例では、シリアルカウンタ２０−１は、クロックｓｃｋｚの立ち上がりに同期してカウント値ｃｎｔｓｚ［７：０］をカウントアップしている。パラレルシリアル変換部２３−１は、カウント値ｃｎｔｓｚ［７：０］に同期してアドレス信号ａｄｄで指定されたアドレスのシリアルデータｓｏｕｔｚ（データＤａ［１］，Ｄａ［０］など）を出力していく。

アドレスが７ＦＦＦｈ番地から８０００ｈ番地に切り替わると（タイミングｔ２０）、メモリチップ１１−１ａの出力制御部２５−１は、シリアルデータｓｏｕｔｚ１の出力を無効にするために、信号ｏｕｔｅｎｚ１をＬレベルにする（タイミングｔ２１）。また、図１３の例では、同じタイミングｔ２１で、メモリチップ１１−２ａの出力制御部２５−２は、シリアルデータｓｏｕｔｚ２の出力を有効にするために、信号ｏｕｔｅｎｚ２をＨレベルにしている。これにより、出力がメモリチップ１１−１ａからメモリチップ１１−２ａに切り替わる（タイミングｔ２２）。

前述したように、信号ｏｕｔｅｎｚ１，ｏｕｔｅｎｚ２は、変化タイミングがシリアルデータｓｏｕｔｚ１，ｓｏｕｔｚ２の変化タイミングよりも大きくばらつく傾向がある。
図１３の例では、信号ｏｕｔｅｎｚ１がＬレベル（信号ｏｕｔｅｎｚ２がＨレベル）になるタイミングｔ２１は、シリアルデータｓｏｕｔｚ１，ｓｏｕｔｚ２が８０００ｈ番地に記憶されていたデータとなるタイミングｔ２３よりも早い。

そのため、メモリチップ１１−２ａのシリアルデータｓｏｕｔｚ２が８０００ｈ番地のデータＤｂ［７］に切り替わるタイミングｔ２３より前に、メモリチップ１１−２ａの７ＦＦＦｈ番地に格納されているデータがタイミングｔ２２から出力される。

前述したように、メモリチップ１１−１ａとメモリチップ１１−２ａは７ＦＦＦｈ番地に同じデータ（図１３の例ではデータＤａ［０］）を記憶している。そのため、メモリチップ１１−２ａは、タイミングｔ２２から、データＤａ［０］を出力する。

これによって、７ＦＦＦｈ番地の最下位ビットのデータＤａ［０］の読み出し期間を確保できる。つまり、データウィンドウが狭くなることが抑制される。
上記では、メモリチップ１１−１ａのアドレスからメモリチップ１１−２ａのアドレスへの連続アクセスを説明したが、ＦＦＦＦｈ番地から先頭の００００ｈ番地に戻るようなシリアル読み出しの際も同様の効果が得られる。すなわち、信号ｏｕｔｅｎｚ１がＨレベル（信号ｏｕｔｅｎｚ２がＬレベル）に戻るタイミングが、シリアルデータｓｏｕｔｚ１，ｓｏｕｔｚ２が００００ｈ番地に記憶されていたデータとなるタイミングよりも早い場合も同様の効果が得られる。メモリチップ１１−１ａがメモリチップ１１−２ａの通常アドレス領域の最後尾のＦＦＦｈ番地のデータを格納しているためである。

以下に比較例として、メモリチップ１１−２ａが００００ｈ番地から７ＦＦＦｈ番地までしか管理していないときの出力動作制御の例を示す。
（比較例）
図１４は、第３の実施の形態の半導体記憶装置の出力制御動作の比較例を示すタイミングチャートである。

信号名などは図９に示したタイミングチャートと同一名称で図示されている。
アドレスが７ＦＦＦｈ番地から８０００ｈ番地に切り替わると（タイミングｔ２５）、図１３に示したタイミングチャートと同様に、信号ｏｕｔｅｎｚ１はＬレベル（信号ｏｕｔｅｎｚ２はＨレベル）になる（タイミングｔ２６）。これにより、出力がメモリチップ１１−１ａからメモリチップ１１−２ａに切り替わる（タイミングｔ２７）。

図１３に示した例と同様に、信号ｏｕｔｅｎｚ１がＬレベル（信号ｏｕｔｅｎｚ２がＨレベル）になるタイミングｔ２６は、シリアルデータｓｏｕｔｚ１，ｓｏｕｔｚ２が８０００ｈ番地に記憶されていたデータとなるタイミングｔ２８よりも早い。

メモリチップ１１−２ａが、７ＦＦＦｈ番地を管理していない（７ＦＦＦｈ番地にアクセスできない）場合、シリアルデータｓｏｕｔｚ２は、８０００ｈ番地のデータＤｂ［７］になる前には、不明なデータＤｂ［？］となっている。

そのため、メモリチップ１１−２ａのシリアルデータｓｏｕｔｚ２が８０００ｈ番地のデータＤｂ［７］に切り替わるタイミングｔ２７より前に、メモリチップ１１−２ａの意図しない不明なデータＤｂ［？］が出力されてしまう。これにより、７ＦＦＦｈ番地のデータＤａ［０］の読み出し期間が狭くなる。つまり、データウィンドウが狭くなる。

このように、上記の比較例では、出力データの特性が悪化する可能性がある。
これに対して、第３の実施の形態の半導体記憶装置では、図１３に示したように、信号ｏｕｔｅｎｚ１，ｏｕｔｅｎｚ２の変化が、シリアルデータｓｏｕｔｚ１，ｓｏｕｔｚ２の変化よりも早まっても、出力データの特性悪化が抑制される。アドレスが７ＦＦＦｈ番地になると、メモリチップ１１−２ａが、予め格納している７ＦＦＦｈ番地のデータＤａ［０］を出力するためである。

（メモリアレイの一例）
次に、前述したメモリチップ１１−１，１１−２，１１−１ａ，１１−２ａに適用される、メモリアレイ（たとえば、図３に示したようなメモリアレイ１２−１，１２−２）の一例を説明する。なお、以下ではメモリアレイ１２と表記することにする。

図１５は、メモリアレイの一例を示す図である。
メモリアレイ１２は、複数のメモリセルと、コラム線ｃｌｚ［０］，ｃｌｚ［１］，…，ｃｌｚ［３０］，ｃｌｚ［３１］と、ワード線ｗｌｚ［０］，ｗｌｚ［１］，…，ｗｌｚ［１０２２］，ｗｌｚ［１０２３］，ｗｌｚ［１０２４］を有している。

なお、図１５の例では、図示を簡略化するため各メモリセルは、たとえば、８ビットの単位を１つのブロックとして図示されている。
このようなメモリアレイ１２では、たとえば、ワード線ｗｌｚ［０］〜ｗｌｚ［１０２３］により選択されるアドレス領域が、図６、図１１に示した通常アドレス領域に相当し、ワード線ｗｌｚ［１０２４］により選択されるアドレス領域が拡張領域に相当する。

そのため、ワード線ｗｌｚ［１０２４］に接続されるメモリセルｍｃ０，ｍｃ１，…，ｍｃ３０，ｍｃ３１の少なくとも１つに拡張領域のデータが記憶される。たとえば、ワード線ｗｌｚ［１０２４］とコラム線ｃｌｚ［０］で選択されるメモリセルｍｃ０には、図６に示したメモリチップ１１−１の８０００ｈ番地のデータ、あるいはメモリチップ１１−２の００００ｈ番地のデータが記憶される。また、ワード線ｗｌｚ［１０２４］とコラム線ｃｌｚ［３１］で選択されるメモリセルｍｃ３１には、図１１に示したメモリチップ１１−１ａのＦＦＦＦｈ番地のデータ、あるいはメモリチップ１１−２ａの７ＦＦＦｈ番地のデータが記憶される。

なお、シリアルインターフェースのメモリの一例であるＳＰＩ（Serial Peripheral Interface）のメモリでは、ステータスレジスタと呼ばれる設定データの格納領域を選択するワード線が存在するが、全コラムアドレスを使い切ってはいない場合が多い。そのため、たとえば、メモリセルｍｃ０，ｍｃ３１などは設定データの格納には用いず未使用領域Ａ１，Ａ２となっている。このような未使用領域Ａ１，Ａ２を、前述した拡張領域のデータ格納用に用いることで、メモリアレイのサイズの増大を招かない。

次に、上記のような拡張領域のアドレスを選択するためのデコード回路の一例を説明する。
（拡張領域選択のためのデコード回路の一例）
図１６は、拡張領域選択のためのデコード回路の一例を示す図である。

図１６では、図１１に示したような拡張領域のアドレスを選択するためのデコード回路７０の例が示されている。
デコード回路７０において、図１５に示したワード線ｗｌｚ［１０２４］を選択する部分は、ＮＡＮＤ回路７１，７２、インバータ回路７３を有している。

ＮＡＮＤ回路７１は前述した信号ａｌｌ０ｘ，ａｌｌ１ｘを入力する。ＮＡＮＤ回路７２は、信号ｃｍｐｅｚ（前述した図５の信号ｃｍｐｅｚ１または信号ｃｍｐｅｚ２）と、ＮＡＮＤ回路７１の出力信号を入力する。インバータ回路７３は、ＮＡＮＤ回路７２の出力信号の論理レベルを反転した信号をワード線ｗｌｚ［１０２４］に供給する。

ワード線ｗｌｚ［１０２４］が活性化される（電位レベルがＨレベルとなる）のは、信号ｃｍｐｅｚの電位がＨレベル、かつ、信号ａｌｌ０ｘまたは信号ａｌｌ１ｘの電位がＬレベルのときである。信号ｃｍｐｅｚの電位がＨレベルということは、信号ｅｘａｚ１（または信号ｅｘａｚ）が、アドレスａｄｄｒ［１５］と一致しない場合である。

そのため、信号ｃｍｐｅｚの電位がＨレベルであり、かつ、信号ａｌｌ０ｘの電位がＬレベルであるときは、メモリチップ１１−１ａでは８０００ｈ番地が指定されたときに相当し、メモリチップ１１−２ａでは００００ｈ番地が指定されたときに相当する。

また、信号ｃｍｐｅｚの電位がＨレベルであり、かつ、信号ａｌｌ１ｘの電位がＬレベルであるときは、メモリチップ１１−１ａではＦＦＦＦｈ番地が指定されたときに相当し、メモリチップ１１−２ａでは７ＦＦＦｈ番地が指定されたときに相当する。

デコード回路７０において、図１５に示したコラム線ｃｌｚ［０］を選択する部分は、ＮＯＲ回路７４，７５とＮＡＮＤ回路７６を有している。
ＮＯＲ回路７４は、アドレスａｄｄｒ［０］〜ａｄｄｒ［２］を入力し、ＮＯＲ回路７５は、アドレスａｄｄｒ［３］，ａｄｄｒ［４］を入力する。ＮＡＮＤ回路７６は、ＮＯＲ回路７４，７５の出力信号を入力する。ＮＡＮＤ回路７６の出力信号は、コラム線ｃｌｚ［０］に供給される。

図１５に示したコラム線ｃｌｚ［３１］を選択する部分は、ＮＡＮＤ回路７７，７８とＮＯＲ回路７９を有している。
ＮＡＮＤ回路７７は、アドレスａｄｄｒ［０］〜ａｄｄｒ［２］を入力し、ＮＡＮＤ回路７８は、アドレスａｄｄｒ［３］，ａｄｄｒ［４］を入力する。ＮＯＲ回路７９は、ＮＡＮＤ回路７７，７８の出力信号を入力する。ＮＯＲ回路７９の出力信号は、コラム線ｃｌｚ［３１］に供給される。

以上のようなデコード回路７０により、拡張領域のアドレスを選択するためにワード線ｗｌｚ［１０２４］やコラム線ｃｌｚ［０］，ｃｌｚ［３１］を活性化することができる。

なお、上記の説明では、拡張領域のアドレスのデータは、メモリアレイだけに格納されるとして説明したがこれに限定されず、別の記憶領域にも格納されるようにしてもよい。以下、その例を説明する。

（拡張領域のアドレスのデータを格納する他の記憶領域を設けた例）
図１７は、拡張領域のアドレスのデータを格納する他の記憶領域を設けた例を示す図である。

図１７には、図１２に示した比較器１３−１ａ、比較器１３−１ａから出力される信号ｃｍｐｅｘ１の論理レベルを反転させた信号ｃｍｐｅｚ１を出力するインバータ回路２４−１が示されている。さらに、シリアルパラレル変換部８０、入力制御部８１、メモリアレイ８２、拡張領域キャッシュ８３−１，８３−２、拡張領域履歴管理部８４、出力制御部８５、データセレクタ８６、パラレルシリアル変換部８７が示されている。なお、信号ｗｒｚ，ｒｄｚを生成する図４に示したステートマシン２２−１などは、図示を省略している。

シリアルパラレル変換部８０は、図４に示したシリアルパラレル変換部２１−１と同様の機能を有し、シリアルデータｓｉｚを、８ビットのパラレルデータｐｉｚ［７：０］に変換する。

入力制御部８１は、信号ｗｒｚ，ｃｍｐｅｚ１と比較器１３−１ａの検出部５１，６０から出力される信号ａｌｌ０ｘ，ａｌｌ１ｘに基づき、メモリアレイ８２へ供給する信号ｍｗｒｚと拡張領域キャッシュ８３−１，８３−２へ供給する信号ｃｗｒｚを生成する。信号ｍｗｒｚは、メモリアレイ８２への書き込みを許可する信号であり、信号ｃｗｒｚは、拡張領域キャッシュ８３−１，８３−２への書き込みを許可する信号である。

メモリアレイ８２は、図１５に示したメモリアレイ１２と同様である。信号ｍｗｒｚによって書き込みが許可されているときには、パラレルデータｐｉｚ［７：０］が書き込まれる。

２つの拡張領域キャッシュ８３−１，８３−２は、図１１に示したメモリチップ１１−１ａの２つの拡張領域である８０００ｈ番地と、ＦＦＦＦｈ番地のデータを記憶するキャッシュレジスタ（記憶部）である。たとえば、拡張領域キャッシュ８３−１が、８０００ｈ番地のデータを記憶し、拡張領域キャッシュ８３−２が、ＦＦＦＦｈ番地のデータを記憶する。拡張領域キャッシュ８３−１は、信号ａｌｌ０ｘにより選択され、拡張領域キャッシュ８３−２は、信号ａｌｌ１ｘにより選択される。

拡張領域履歴管理部８４は、信号ｒｄｚ，ｃｍｐｅｚ１，ａｌｌ０ｘ，ａｌｌ１ｘに基づき、メモリアレイ８２へ供給する信号ｍｒｄｚと拡張領域キャッシュ８３−１，８３−２へ供給する信号ｃｒｄｚを生成する。信号ｍｒｄｚは、メモリアレイ８２からの読み出しを許可する信号であり、信号ｃｒｄｚは、拡張領域キャッシュ８３−１，８３−２からの読み出しを許可する信号である。拡張領域履歴管理部８４は、信号ｒｄｚ，ｃｍｐｅｚ１，ａｌｌ０ｘ，ａｌｌ１ｘから、図１１に示した拡張領域のアドレスからのデータの読み出しが実行されたか否か判定し、その判定結果を履歴情報として記憶しておく。履歴情報は、電源投入時に消去される。拡張領域に対する読み出しが未実施のとき、拡張領域履歴管理部８４は、信号ｍｒｄｚの電位をＨレベルとして活性化する。これにより、拡張領域履歴管理部８４は、拡張領域のデータの読み出しの際にメモリアレイ８２を活性化させる。

出力制御部８５は、信号ｒｄｚ，ｃｍｐｅｚ１，ａｌｌ０ｘ，ａｌｌ１ｘに基づき、データセレクタ８６にデータを出力させるか否かを制御する。そのため、出力制御部８５は、図４に示した出力制御部２５−１と同様の機能を有している。

データセレクタ８６は、出力制御部８５によってデータを出力するか否かが制御される。そのため、データセレクタ８６は、図４に示した出力バッファ３１−１と同様の機能を有している。

さらに、データセレクタ８６は、前述した信号ｍｒｄｚを受け、メモリアレイ８２から読み出されるパラレルデータｐｏｕｔｚ［７：０］か、拡張領域キャッシュ８３−１，８３−２から読み出されるパラレルデータｐｏｕｔｃｚ［７：０］の何れかを出力する。信号ｍｒｄｚが活性化されているときには、データセレクタ８６は、メモリアレイ８２から読み出されるパラレルデータｐｏｕｔｚ［７：０］を、出力データｐｏｚ［７：０］として出力する。信号ｍｒｄｚが非活性化されているときには、データセレクタ８６は、拡張領域キャッシュ８３−１，８３−２から読み出されるパラレルデータｐｏｕｔｃｚ［７：０］を出力データｐｏｚ［７：０］として出力する。

パラレルシリアル変換部８７は、データセレクタ８６の出力データｐｏｚ［７：０］をシリアルデータｓｏｚに変換して出力する。
以下、拡張領域キャッシュの使用例を示す。

図１８は、拡張領域キャッシュの使用例を示すタイミングチャートである。
図１８には、図１７に示した回路において、００００ｈ〜ＦＦＦＦｈ番地の領域に対する読み出しをした後に、書き込みを実施する動作を２回繰り返したときの、メモリチップ１１−１ａの内部動作が示されている。図１７に示した各信号ｃｍｐｅｚ１，ａｌｌ０ｘ，ａｌｌ１ｘ，ｒｄｚ，ｗｒｚ，ｍｒｄｚ，ｃｒｄｚ，ｍｗｒｚ，ｃｗｒｚの変化の様子の例が示されている。さらに、パラレルデータｐｉｚ［７：０］，ｐｏｕｔｚ［７：０］，ｐｏｕｔｃｚ［７：０］、拡張領域キャッシュ８３−１，８３−２のデータ、出力データｐｏｚ［７：０］の変化の様子の例が示されている。

電源起動直後は、拡張領域キャッシュ８３−１，８３−２のデータは確定していない。電源起動後、書き込みの前に読み出し（信号ｗｒｚの電位がＨレベルの状態）を実施した場合、メモリアレイ８２からは、以前に書き込みを行ったデータが読み出される（タイミングｔ３０）。

最初に８０００ｈ番地が指定されると（タイミングｔ３１）、８０００ｈ番地が指定されている間、信号ａｌｌ１ｘの電位がＬレベルに立ち下がる。また、最初に８０００ｈ番地が指定されている間は、信号ｍｒｄｚの電位はＨレベルに活性化される。これにより、メモリアレイ８２から８０００ｈ番地のデータがパラレルデータｐｏｕｔｚ［７：０］として読み出され、拡張領域キャッシュ８３−１に設定されるとともに、データセレクタ８６から出力データｐｏｚ［７：０］として出力される。

最初にＦＦＦＦｈ番地が指定されると（タイミングｔ３２）、ＦＦＦＦｈ番地が指定されている間、信号ａｌｌ１ｘの電位がＬレベルに立ち下がる。また、最初にＦＦＦＦｈ番地が指定されている間は、信号ｍｒｄｚの電位はＨレベルに活性化される。これにより、メモリアレイ８２からＦＦＦＦｈ番地のデータがパラレルデータｐｏｕｔｚ［７：０］として読み出され、拡張領域キャッシュ８３−２に設定されるとともに、データセレクタ８６から出力データｐｏｚ［７：０］として出力される。

その後、書き込み動作（信号ｗｒｚの電位がＨレベルの状態）において、８０００ｈ番地が指定されると（タイミングｔ３３）、８０００ｈ番地が指定されている間、信号ａｌｌ０ｘの電位がＬレベルになるとともに、信号ｍｗｒｚ，ｃｗｒｚが両方活性化される。これにより、メモリアレイ８２と拡張領域キャッシュ８３−１の両方に格納されている８０００ｈ番地のデータが、パラレルデータｐｉｚ［７：０］によって更新される。

書き込み動作において、その後、ＦＦＦＦｈ番地が指定されると（タイミングｔ３４）、ＦＦＦＦｈ番地が指定されている間、信号ａｌｌ１ｘの電位がＬレベルになるとともに、信号ｍｗｒｚ，ｃｗｒｚが両方活性化される。これにより、メモリアレイ８２と拡張領域キャッシュ８３−２の両方に格納されているＦＦＦＦｈ番地のデータが、パラレルデータｐｉｚ［７：０］によって更新される。

その後の、読み出し動作において、再び８０００ｈ番地が指定されると（タイミングｔ３５）、８０００ｈ番地が指定されている間、信号ａｌｌ０ｘの電位がＬレベルに立ち下がる。しかし、タイミングｔ３１のときとは異なり、信号ｍｒｄｚの電位は活性化されず、代わりに信号ｃｒｄｚが活性化される。これにより、拡張領域キャッシュ８３−１から８０００ｈ番地のデータがパラレルデータｐｏｕｔｃｚ［７：０］として読み出され、データセレクタ８６から出力データｐｏｚ［７：０］として出力される。

また、読み出し動作において、再びＦＦＦＦｈ番地が指定されると（タイミングｔ３６）、ＦＦＦＦｈ番地が指定されている間、信号ａｌｌ１ｘの電位がＬレベルに立ち下がる。しかし、タイミングｔ３２のときとは異なり、信号ｍｒｄｚの電位は活性化されず、代わりに信号ｃｒｄｚが活性化される。これにより、拡張領域キャッシュ８３−２からＦＦＦＦｈ番地のデータがパラレルデータｐｏｕｔｃｚ［７：０］として読み出され、データセレクタ８６から出力データｐｏｚ［７：０］として出力される。

このように、２度目以降の拡張領域からの読み出しでは、メモリアレイ８２の活性化を省略でき、消費電流を削減することができる。
なお、図１８からわかるように、信号ｍｗｒｚ，ｃｗｒｚは同一の動作をする信号であるため、１つの信号にまとめてもよい。

以上、実施の形態に基づき、本発明の半導体記憶装置の一観点について説明してきたが、これらは一例にすぎず、上記の記載に限定されるものではない。

１ 半導体記憶装置
２−１〜２−ｎ メモリチップ
３ａ，３ｂ アドレス計数部
４ａ，４ｂ 制御部
５ａ，５ｂ 出力部
６ａ，６ｂ 記憶部
ＳＯ 出力端子
ＳＯ１〜ＳＯｎ 端子
ｃｍｂ データバス

Claims (5)

1. 出力端子が共通のデータバスに接続された第１のメモリチップ及び第２のメモリチップを有し、
   前記第１のメモリチップは、前記第２のメモリチップの先頭アドレスに格納される第１のデータと同じ第２のデータを格納し、
   前記第１のメモリチップから前記第２のメモリチップに跨るシリアル読み出し時に、前記第２のメモリチップの前記先頭アドレスが指定されると、前記第２のメモリチップは前記第１のデータを出力するとともに、前記第１のメモリチップは格納している前記第２のデータを出力する、
   ことを特徴とする半導体記憶装置。
2. 前記第１のメモリチップ及び前記第２のメモリチップは、指定されるアドレスに基づいて自身の出力を有効または無効にする制御部を有し、
   前記第１のメモリチップは、前記第２のメモリチップの前記先頭アドレスが指定されると、前記制御部により自身の出力が無効になるまで、格納している前記第２のデータを出力する、ことを特徴とする請求項１に記載の半導体記憶装置。
3. 前記第２のメモリチップは、前記先頭アドレスの一つ前の前記第１のメモリチップのアドレスに格納される第３のデータと同じ第４のデータを格納し、
   前記第２のメモリチップは、前記先頭アドレスが指定され、自身の出力が有効になると、前記第１のデータの出力が開始するまで、格納している前記第４のデータを出力すること、を特徴とする請求項１または２に記載の半導体記憶装置。
4. 前記第１のメモリチップは、第１のメモリアレイと、前記第１のメモリアレイから読み出された前記第２のデータが格納される第１の記憶領域とを有し、前記第１の記憶領域への前記第２のデータの格納後は、前記第２のメモリチップの前記先頭アドレスが指定されると、前記第１の記憶領域から前記第２のデータを読み出すこと、を特徴とする請求項１または２に記載の半導体記憶装置。
5. 前記第２のメモリチップは、第２のメモリアレイと、前記第２のメモリアレイから読み出された前記第４のデータが格納される第２の記憶領域とを有し、前記第２の記憶領域への前記第４のデータの格納後は、前記第２のメモリチップの前記先頭アドレスの一つ前の前記アドレスが指定されると、前記第２の記憶領域から前記第４のデータを読み出すこと、を特徴とする請求項３に記載の半導体記憶装置。
   
   

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