JP3420018B2 - データレシーバ - Google Patents

データレシーバ

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JP3420018B2
JP3420018B2 JP10912697A JP10912697A JP3420018B2 JP 3420018 B2 JP3420018 B2 JP 3420018B2 JP 10912697 A JP10912697 A JP 10912697A JP 10912697 A JP10912697 A JP 10912697A JP 3420018 B2 JP3420018 B2 JP 3420018B2
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    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
    • G06F13/4234—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus
    • G06F13/4243—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus with synchronous protocol
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
    • H03L7/0996—Selecting a signal among the plurality of phase-shifted signals produced by the ring oscillator

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  • Synchronisation In Digital Transmission Systems (AREA)
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  • Logic Circuits (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明はＳＤＲＡＭが用い
られたメモリモジュールと共にボード上に実装されるメ
モリモジュールのコントローラに係り、特にメモリモジ
ュールとの間で高速で信頼性のある同期型データ転送を
行うデータレシーバに関する。
【０００２】
【従来の技術】半導体メモリはパソコン等に実装される
際にＤＩＭＭ（Dual Inline Memory Module ）として使
われるのが一般的である。ＤＩＭＭでは、基板上にメモ
リチップが８個とか１６個実装されており、基板両面に
プリントされたコネクタピンを通じてデータや信号の入
出力が行われる。また、パソコン等で使用されるメモリ
ボードは、一般に４個のＤＩＭＭが実装可能なように４
個のソケットと、コントローラとを備えている。
【０００３】図１７はコントローラ１５１と４個のＤＩ
ＭＭ（ＤＩＭＭ１〜ＤＩＭＭ４）が搭載されたメモリボ
ードの概念図を示している。コントローラ１５１からは
各ＤＩＭＭ上のメモリチップを同期して制御するため共
通のクロックＣＬＫが４つパラレルに各ＤＩＭＭに送ら
れている。各ＤＩＭＭからは共通のデータバスを介して
６４ビットのデータが同時に転送される。
【０００４】このようなメモリボードにおいて問題とな
るのが、コントローラがどのようなタイミングでＤＩＭ
Ｍからのデータをフェッチするかということである。コ
ントローラと各ＤＩＭＭとの間の距離はそれぞれ異なる
ので、クロックＣＬＫ及びデータのフライトタイムが異
なり、コントローラがどのＤＩＭＭにアクセスしたかで
データのフェッチタイミングが異なってくる。
【０００５】このような問題を解決するために、各ＤＩ
ＭＭからはデータと一緒にリターンクロックＱＳが４つ
パラレルに出力され、コントローラに送られてくる。図
の例ではデータＤＱ及びリターンクロックＱＳの各転送
ラインにおける負荷条件は同一にされ、１６ビットのデ
ータＤＱ毎に１ビットのリターンクロックＱＳが使用さ
れる。コントローラはリターンクロックＱＳをモニタし
ていれば、リターンクロックＱＳを受け取った時点でデ
ータを取り込むことができる。
【０００６】図１８にクロックＣＬＫの立上がりサイク
ルに対して２つのデータを出力するいわゆるＤＤＲ（Do
uble Data Rate）方式によるデータ転送の場合のクロッ
クＣＬＫ、データ、リターンクロックＱＳの関係を示し
ている。なお、図では、ＤＩＭＭによって信号の伝送時
間が異なることの影響を見るために、ＤＩＭＭ１とＤＩ
ＭＭ４の２つのＤＩＭＭのデータ転送の様子を合わせて
示した。すなわち、ＤＩＭＭ１とＤＩＭＭ４は同時にデ
ータを出力することはないが、両者の時間関係を見るた
めに同時に示してある。
【０００７】
【発明が解決しようとする課題】ところで、コントロー
ラから各ＤＩＭＭへクロックＣＬＫを送る場合、ＤＩＭ
Ｍ４の方が余分に時間がかかり、各ＤＩＭＭ上のメモリ
がクロックＣＬＫに同期してデータを出力するタイミン
グが異なってくる。また、ＤＩＭＭから出力されたデー
タがさらにコントローラまで転送される時間差から、コ
ントローラがデータを受け取るまでのタイミングのバラ
ツキはさらに大きくなる。このため、コントローラはク
ロックＣＬＫに同期してデータを受け取る動作を行うこ
とができず、リターンクロックＱＳをトリガとしてデー
タを取り込む。この際、データとリターンクロックＱＳ
のタイミングの様々な要因によるばらつき、いわゆるス
キューによって、リターンクロックＱＳに対してデータ
を取り込むことができるデータウィンドウが限られたも
のとなる。図１８中、細かな点を施した領域で示した時
間がこのデータウィンドウである。このように、非同期
にデータが到来し、しかも非常に限られた時間範囲で確
実にデータを取り込む、すなわちデータをフェッチする
には、コントローラ内でデータＤＱを受け取るデータレ
シーバを工夫する必要がある。
【０００８】この発明は上記のような事情を考慮してな
されたものであり、その目的は、メモリモジュールから
コントローラへデータを転送する際に、データがフライ
トタイムのバラツキによってシステムクロックと一定の
関係がなく転送されても、データフェッチタイミングを
確実に発生することができるデータレシーバを提供する
ことにある。
【０００９】
【課題を解決するための手段】この発明のデータレシー
バは、データと、このデータとほぼ同時に到達しデータ
の時間的位置を示すストローブ信号とによってデータを
転送するシステムにおいて使用されるデータレシーバで
あって、一定の時間差をもって駆動され、ストローブ信
号を受ける複数の第１のレシーバと、上記ストローブ信
号の状態を各時刻で受け取った上記第１のレシーバの出
力に基づいて駆動され、データを受け取り、転送する一
つ以上の第２のレシーバとを具備している。
【００１０】この発明のデータレシーバは、データと、
このデータとほぼ同時に到達しデータの時間的位置を示
すストローブ信号とによってデータを転送するシステム
において使用されるデータレシーバであって、一定量の
位相差がある複数の同一周期を有するクロックを発生す
るマルチフェーズクロック発生部と、上記マルチフェー
ズクロック発生部で発生されるマルチフェーズクロック
と同じ個数のユニットを有し、上記マルチフェーズクロ
ックに応答してストローブ信号を受け、受け取ったスト
ローブ信号の状態を一定期間保持し、出力する第１のレ
シーバと、活性化信号を受け、受け取ったデータの状態
を転送する第２のレシーバと、上記第１のレシーバの出
力に基づいて上記第２のレシーバの活性化信号を形成す
る手段とを具備している。
【００１１】この発明のデータレシーバは、データと、
このデータとほぼ同時に到達しデータの時間的位置を示
すストローブ信号とによってデータを転送するシステム
において使用されるデータレシーバであって、一定量の
位相差がある複数の同一周期を有するクロックを発生す
るマルチフェーズクロック発生部と、上記マルチフェー
ズクロック発生部で発生されるマルチフェーズクロック
と同じ個数のユニットを有し、上記マルチフェーズクロ
ックに応答してストローブ信号を受け取り、受け取った
ストローブ信号の状態を一定期間保持し、出力する第１
のレシーバと、上記マルチフェーズクロック発生部で発
生されるマルチフェーズクロックと同じ個数のユニット
を有し、各ユニットそれぞれ異なるユニット活性化信号
を受け、上記マルチフェーズクロックに応答してデータ
を受け取り、受け取ったデータを転送する第２のレシー
バと、上記第１のレシーバの出力に基づいて上記第２の
レシーバのユニット活性化信号を形成する手段とを具備
している。
【００１２】この発明のデータレシーバは、データと、
このデータとほぼ同時に到達しデータの時間的位置を示
すストローブ信号とによってデータを転送するシステム
において使用されるデータレシーバであって、一定量の
位相差がある複数の同一周期を有するクロックを発生す
るマルチフェーズクロック発生部と、上記マルチフェー
ズクロック発生部で発生されるマルチフェーズクロック
と同じ個数のユニットを有し、上記マルチフェーズクロ
ックに応答してストローブ信号を受け取り、受け取った
ストローブ信号の状態を一定期間保持し、出力する第１
のレシーバと、上記マルチフェーズクロック発生部で発
生されるマルチフェーズクロックと同じ個数のユニット
を有し、各ユニットがそれぞれ異なるユニット活性化信
号を受け、上記マルチフェーズクロックに応答してデー
タを受け取り、受け取ったデータを転送する第２のレシ
ーバと、上記第１のレシーバの各ユニットからの出力に
基づいて上記第２のレシーバのユニット活性化信号を形
成する手段とを具備し、上記第１のレシーバに設けられ
た各ユニットと上記第２のレシーバに設けられた各ユニ
ットとが応答するそれぞれのマルチフェーズクロックは
互いに異なるクロックであり、かつ一定の位相関係を有
している。
【００１３】この発明のデータレシーバは、データと、
このデータとほぼ同時に到達しデータの時間的位置を示
すストローブ信号とによってデータを転送するシステム
において使用されるデータレシーバであって、一定量の
位相差がある複数の同一周期を有するクロックを発生す
るマルチフェーズクロック発生部と、上記マルチフェー
ズクロック発生部で発生されるマルチフェーズクロック
と同じ個数のユニットを有し、上記マルチフェーズクロ
ックに応答してストローブ信号を受け取り、受け取った
ストローブ信号の状態を一定期間保持し、出力する第１
のレシーバと、上記マルチフェーズクロック発生部で発
生されるマルチフェーズクロックと同じ個数のユニット
を有し、各ユニットがそれぞれ異なるユニット活性化信
号を受け、上記マルチフェーズクロックに応答してデー
タを受け取り、受け取ったデータを転送する第２のレシ
ーバと、上記第１のレシーバの各ユニットからの出力に
基づいて上記第２のレシーバのユニット活性化信号を形
成する手段とを具備し、上記第１のレシーバに設けられ
た各ユニットと上記第２のレシーバに設けられた各ユニ
ットとが応答するそれぞれのマルチフェーズクロックは
互いに異なるクロックであり、かつ一定の位相関係を有
し、上記第２のレシーバは二つ以上の位相関係にある二
つ以上のマルチフェーズクロックの組に基づいて二回以
上連続してデータを受ける。
【００１４】
【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態を説明する。図１はこの発明に係るデータレ
シーバのブロック図である。このデータレシーバは、前
記図１７に示すように複数個のＤＩＭＭとの間でデータ
転送を行うコントローラ内に設けられている。このデー
タレシーバには、前記リターンクロックＱＳをフェッチ
するレシーバであるＳレシーバ１１と、データＤＱをフ
ェッチするレシーバであるＤレシーバ１２とが設けられ
ており、これらのレシーバはマルチフェーズクロックに
よって駆動制御される。Ｄレシーバ１２を制御するクロ
ックは、Ｓレシーバ１１を制御するクロックから位相が
δだけ遅れている。
【００１５】なお、上記Ｓレシーバ１１はENABLE信号で
データを受け取ることができるようになり、Ｄレシーバ
１２はＳレシーバ１１からの信号をいわばENABLE信号と
して用いてデータを受け取ることができるようになる。
そして、Ｄレシーバ１２で受け取られたデータは内部デ
ータとして前記コントローラ（図１７に図示）内に送ら
れる。
【００１６】上記マルチフェーズクロックは安定マルチ
フェーズクロック発生器１３で形成される。上記Ｓレシ
ーバ１１及びＤレシーバ１２を制御するマルチフェーズ
クロックは、安定したクロックであることが必要なの
で、この例では安定マルチフェーズクロック発生器１３
で発生している。この安定マルチフェーズクロック発生
器１３では、発生したクロックの周波数を周波数比較器
１４で比較し、位相にずれがあればそのずれに相当する
電圧を制御電圧発生器１５で発生し、この電圧で電圧制
御マルチフェーズクロック発生器１６を制御して安定し
た周波数を維持する。周波数比較器１４が参照するの
は、安定クロック発生器１７が発生するクロックであ
り、このクロックは例えば水晶発振などによって周期が
安定化されている。
【００１７】次に上記図１に示したデータレシーバの各
回路の具体例について説明する。図２は上記電圧制御マ
ルチフェーズクロック発生器１６の回路構成を示してい
る。この電圧制御マルチフェーズクロック発生器は、図
２（ａ）に示すように、（４ｎ＋１）個の信号反転回路
２１を用いた（４ｎ＋１）段のリングオシレータで構成
されている。各段の信号反転回路２１は図２（ｂ）に示
すようにそれぞれ、ゲートどおし及びドレインどおしが
それぞれ共通に接続され共通ゲートが入力ノードとさ
れ、共通ドレインが出力ノードとされたＰチャネル及び
ＮチャネルＭＯＳトランジスタ２２、２３と、上記Ｎチ
ャネルＭＯＳトランジスタ２３のソースと接地電圧ノー
ドとの間に接続され、ゲートに前記図１中の制御電圧発
生器１５で発生される制御電圧Ｖcntlが供給されるＮチ
ャネルＭＯＳトランジスタ２４とから構成されている。
【００１８】このような構成のリングオシレータは、電
源電圧が供給されると発振してクロックを発生するが、
この発振周期が制御電圧Ｖcntlで制御される。なお、こ
のリングオシレータの各ノードにおける発振クロックに
対して、図示のような番号０、２ｎ＋１、１、…、４
ｎ、２ｎを付している。これらのクロックはデューティ
が５０％であり、上記付された番号の順番で順次立ち上
がるマルチフェーズクロックとなり、前記各レシーバの
制御に利用される。
【００１９】図３（ａ）は上記図１中の周波数比較器１
４と制御電圧発生器１５の機能を合わせ持つ回路の構成
を示しており、同（ｂ）は動作のタイミングチャートを
示している。いま、前記安定クロック発生器１７の出力
クロックをＣＫとし、周波数比較器１４で比較されるマ
ルチフェーズクロックの一つとして例えば０番目のクロ
ックｃｋ０を使用する。これはマルチフェーズクロック
の一つであれば何番目のクロックでも良い。先の図２に
示した電圧制御マルチフェーズクロック発生器１６で発
生されるマルチフェーズクロックがいずれもデューティ
が５０％であるので、この特性を利用して回路を簡略
化、すなわち周波数比較器１４と制御電圧発生器１５と
を一体化しているが、一般的なＰＬＬ回路のように両回
路を分けて構成しても良い。
【００２０】この回路はクロックｃｋ０を反転するイン
バータ２５と、ソース、ドレインの一方及びゲートが上
記インバータ２５の出力ノードに接続されたＮチャネル
ＭＯＳトランジスタ２６と、クロックＣＫを反転するイ
ンバータ２７と、ソース、ドレインの一方及びゲートが
上記インバータ２７の出力ノードに接続され、ソース、
ドレインの他方が上記ＮチャネルＭＯＳトランジスタ２
６のソース、ドレインの他方と共通に接続されたＮチャ
ネルＭＯＳトランジスタ２８と、上記ＭＯＳトランジス
タ２６、２８の共通接続ノードと接地電圧ノードとの間
に接続されたキャパシタ２９とから構成されている。
【００２１】このような構成の回路では、クロックｃｋ
０、ＣＫそれぞれの半サイクルの長さを比較し、この比
較結果に応じてキャパシタ２９が接続されているノード
から制御電圧Ｖcntlを発生させている。すなわち、クロ
ックｃｋ０が“Ｌ”のとき、インバータ２５の出力は
“Ｈ”となり、ＭＯＳトランジスタ２６を介してキャパ
シタ２９に電流が流れ込む。一方、クロックＣＫが
“Ｈ”のとき、インバータ２７の出力は“Ｌ”となり、
ＭＯＳトランジスタ２８を介してキャパシタ２９から電
流が流れ出す。いま、クロックｃｋ０の周期が短いと、
制御電圧Ｖcntlのレベルが下がり、逆に長いと、制御電
圧Ｖcntlのレベルが上がる。
【００２２】上記制御電圧Ｖcntlのレベルが下がると、
前記図２に示した電圧制御マルチフェーズクロック発生
器における各段の信号反転回路２１内のＮチャネルＭＯ
Ｓトランジスタ２４の導通抵抗が上がり、各信号反転回
路２１における信号遅延時間が増加するので、発振周波
数は下がる。逆に、上記制御電圧Ｖcntlのレベルが上が
ると、前記電圧制御マルチフェーズクロック発生器にお
ける各段の信号反転回路２１内のＮチャネルＭＯＳトラ
ンジスタ２４の導通抵抗が下がり、各信号反転回路２１
における信号遅延時間が減少するので、発振周波数が上
がる。
【００２３】図４は、図１中のＳレシーバ１１の具体的
な回路構成を示している。このＳレシーバはリターンク
ロックＱＳをフェッチするフェッチ部３１と、このフェ
ッチ部３１の出力を増幅する増幅部３２と、この増幅部
３２の出力をラッチするラッチ部３３と、このラッチ部
３３の出力を保持する保持部３４とから構成されてい
る。
【００２４】上記フェッチ部３１は、前記リターンクロ
ックＱＳと基準電圧Ｖref とを比較する差動対を構成す
るＮチャネルＭＯＳトランジスタ４１、４２と、上記Ｍ
ＯＳトランジスタ４１、４２の各ドレインと電源電圧の
ノードとの間に接続され、各ゲートが接地電圧のノード
に接続されて負荷として作用するＰチャネルＭＯＳトラ
ンジスタ４３、４４と、上記ＭＯＳトランジスタ４１、
４２の共通ソースのノードと接地電圧のノードとの間に
直列接続された２個のＮチャネルＭＯＳトランジスタ４
５、４６とから構成されている。そして、上記ＭＯＳト
ランジスタ４５のゲートには制御信号ａｂが、ＭＯＳト
ランジスタ４６のゲートには前記ENABLE信号がそれぞれ
供給される。
【００２５】上記増幅部３２は、ドレインが上記フェッ
チ部３１内のＭＯＳトランジスタ４１、４３の接続ノー
ドＮ１に接続され、ゲートが上記フェッチ部３１内のＭ
ＯＳトランジスタ４２、４４の接続ノードＮ２に接続さ
れ、に接続されたＮチャネルＭＯＳトランジスタ４７
と、ゲートが上記フェッチ部３１内の接続ノードＮ１に
接続され、ドレインが上記接続ノードＮ２に接続され、
ソースが上記ＭＯＳトランジスタ４７のソースと共通に
接続されたＮチャネルＭＯＳトランジスタ４８と、上記
ＭＯＳトランジスタ４７、４８の共通ソースのノードと
接地電圧のノードとの間に直列接続された２個のＮチャ
ネルＭＯＳトランジスタ４９、５０とから構成されてい
る。そして、上記ＭＯＳトランジスタ４９のゲートには
制御信号ｂｃが、ＭＯＳトランジスタ５０のゲートには
前記ENABLE信号がそれぞれ供給される。
【００２６】上記ラッチ部３３は、ゲートが上記フェッ
チ部３１内の接続ノードＮ１に接続されたＮチャネルＭ
ＯＳトランジスタ５１と、ゲートが上記フェッチ部３１
内の接続ノードＮ２に接続され、ソースが上記ＭＯＳト
ランジスタ５１のソースと共通に接続されたＮチャネル
ＭＯＳトランジスタ５２と、上記ＭＯＳトランジスタ５
１、５２の各ドレインと電源電圧のノードとの間に接続
され、各ゲートが接地電圧のノードに接続されて負荷と
して作用するＰチャネルＭＯＳトランジスタ５３、５４
と、上記ＭＯＳトランジスタ５１、５２の共通ソースの
ノードと接地電圧のノードとの間に直列接続された２個
のＮチャネルＭＯＳトランジスタ５５、５６とから構成
されている。そして、上記ＭＯＳトランジスタ５５のゲ
ートには制御信号ｂｂｃが、ＭＯＳトランジスタ５６の
ゲートには前記ENABLE信号がそれぞれ供給される。
【００２７】上記保持部３４は、Ｐチャネル及びＮチャ
ネルＭＯＳトランジスタからなるＣＭＯＳインバータ５
７、５８の入出力ノードを交差接続して構成されたフリ
ップフロップ５９と、上記ＣＭＯＳインバータ５７、５
８内のＰチャネルＭＯＳトランジスタの共通ソースのノ
ードと電源電圧のノードとの間に接続されたＰチャネル
ＭＯＳトランジスタ６０と、上記ＣＭＯＳインバータ５
７、５８内のＮチャネルＭＯＳトランジスタの共通ソー
スのノードと接地電圧のノードとの間に接続されたＮチ
ャネルＭＯＳトランジスタ６１と、出力ノードが上記Ｐ
チャネルＭＯＳトランジスタ６０のゲートに接続された
インバータ６２と、上記ＣＭＯＳインバータ５８の出力
ノードと接地電圧のノードとの間に接続されたＮチャネ
ルＭＯＳトランジスタ６３と、出力ノードがこのＭＯＳ
トランジスタ６３のゲートに接続されたインバータ６４
とから構成されている。そして、上記ＣＭＯＳインバー
タ５７、５８の入力ノードには、上記ラッチ部３３内の
ＭＯＳトランジスタ５２、５４の接続ノードＮ３の信号
及びＭＯＳトランジスタ５１、５３の接続ノードＮ４の
信号がそれぞれ供給され、上記ＭＯＳトランジスタ６１
のゲート及び上記インバータ６２には制御信号ｃｂがそ
れぞれ供給され、上記インバータ６４には前記ENABLE信
号が供給される。
【００２８】この図４のＳレシーバに供給される上記各
種制御信号ａｂ、ｂｃ、ｂｂｃ、ｃｂの「ａ」、
「ｂ」、「ｃ」は、前記安定マルチフェーズクロック発
生器によって形成されるクロックの番号を意味してお
り、かつ「ｂ」は「ａ」より１つだけ上位であり、
「ｃ」はそれよりもさらに１つだけ上位のクロックであ
る。これらの制御信号ａｂ、ｂｃ、ｂｂｃ、ｃｂは、前
記マルチフェーズクロックのある一定の位相差が生じる
時間の間だけ立ち上がっているパルス信号であるが、そ
の形成方法については後述する。
【００２９】このような構成のＳレシーバにおいて、EN
ABLE信号が“Ｈ”のとき、制御信号ａｂが“Ｈ”になる
と、フェッチ部３１が動作し、リターンクロックＱＳが
フェッチ部３１でフェッチされる。すなわち、リターン
クロックＱＳが“Ｈ”になると、接続ノードＮ２の信号
が“Ｈ”、接続ノードＮ１の信号が“Ｌ”になる。
【００３０】この後、制御信号ｂｃが“Ｈ”になると、
増幅部３２が動作し、フェッチ部３１からの信号がこの
増幅部３２で増幅される。続いて、制御信号ｂｂｃが
“Ｈ”になると、ラッチ部３３が動作し、増幅部３２か
らの出力のラッチが行われる。
【００３１】さらに、制御信号ｃｂが“Ｈ”になると、
保持部３４が動作し、ラッチ部３３でラッチされた信号
の保持がこの保持部３４で行われ、信号Ｓａｂが保持部
３４から出力される。
【００３２】ところで、リターンクロックＱＳのレベル
が確定してからＳレシーバを動作可能状態にしないと、
データのフェッチタイミング信号として確定したリター
ンクロックＱＳを利用することができない。このため、
ENABLE信号としては次のような動作をさせるのが理想的
である。すなわち、データを特定のサイクルから出力す
ることを前記コントローラから前記ＤＩＭＭに指示する
クロックを基準にして、その基準クロックから一定の時
間差でENABLE信号を“Ｈ”とすることにより、Ｓレシー
バを動作可能状態に設定する。また、動作を停止させる
ためにENABLE信号を“Ｌ”とするのは、一連の連続した
データであるバーストデータをコントローラ内のレシー
バが受け取ったら、最後のデータに対応するリターンク
ロックＱＳの変化によって生じたＤレシーバの活性化信
号を基準にしてＤレシーバがデータをフェッチした後の
タイミングになるようなマルチフェーズクロックのタイ
ミングを利用する。このようにしてENABLE信号を形成す
れば、バーストデータを受け取る一定の期間のリターン
クロックＱＳが確定している期間にのみＳレシーバを活
性化することができる。なお、リターンクロックＱＳ
は、バーストデータの前に必ずいったん“Ｌ”になり、
常にバーストデータの先頭データでは立上がりから始ま
るので、ENABLE信号が“Ｌ”のときは出力信号Ｓａｂを
“Ｌ”にする必要があり、保持部３４内のＭＯＳトラン
ジスタ６３が導通することによってこれが実現されてい
る。
【００３３】図５は、上記図４に示したＳレシーバで使
用される各種制御信号ａｂ、ｂｃ、ｂｂｃ、ｃｂを発生
する回路の一具体例を示している。図５（ａ）は、前記
クロックｃｋａ、ｃｋｂとから前記制御信号ａｂを発生
する制御信号発生回路の構成を示しており、クロックｃ
ｋｂを反転するインバータ７１と、クロックｃｋａ及び
上記インバータ７１の出力が供給されるＡＮＤゲート７
２とから構成されている。
【００３４】図５（ｂ）は、クロックｃｋ［ｃ＋（２ｎ
＋１）］、ｃｋ［ｂ＋２ｎ］とから前記制御信号ｂｃを
発生する制御信号発生回路の構成を示しており、クロッ
クｃｋ［ｂ＋２ｎ］を反転するインバータ７３と、クロ
ックｃｋ［ｃ＋（２ｎ＋１）］及び上記インバータ７３
の出力が供給されるＡＮＤゲート７４とから構成されて
いる。
【００３５】図５（ｃ）は、クロックｃｋｂ、ｃｋｃと
から前記制御信号ｃｂを発生する制御信号発生回路の構
成を示しており、クロックｃｋｂを反転するインバータ
７５と、このインバータ７５の出力とクロックｃｋｃが
供給されるＯＲゲート７６とから構成されている。
【００３６】図５（ｄ）は、上記図５（ｂ）の回路で得
られる制御信号ｂｃと前記クロックｃｋｂから前記制御
信号ｂｂｃを発生する制御信号発生回路の構成を示して
おり、両信号が供給されるＡＮＤゲート７７とから構成
されている。
【００３７】図６は、図１中のＤレシーバ１２の具体的
な回路構成を示している。このＤレシーバは、前記図４
に示したＳレシーバとほぼ同様の構成にされており、前
記データＤＱをフェッチするフェッチ部８１と、このフ
ェッチ部８１の出力を増幅する増幅部８２と、この増幅
部８２の出力をラッチするラッチ部８３と、このラッチ
部８３の出力を保持する保持部８４とから構成されてい
る。
【００３８】上記フェッチ部８１は、前記データＱＳと
基準電圧Ｖref とを比較する差動対を構成するＮチャネ
ルＭＯＳトランジスタ９１、９２と、上記ＭＯＳトラン
ジスタ９１、９２の各ドレインと電源電圧のノードとの
間に接続され、各ゲートが接地電圧のノードに接続され
て負荷として作用するＰチャネルＭＯＳトランジスタ９
３、９４と、上記ＭＯＳトランジスタ９１、９２の共通
ソースのノードと接地電圧のノードとの間に直列接続さ
れた２個のＮチャネルＭＯＳトランジスタ９５、９６と
から構成されている。そして、上記ＭＯＳトランジスタ
９５のゲートには制御信号a'b'が、ＭＯＳトランジスタ
９６のゲートには制御信号Ｔａｂがそれぞれ供給され
る。
【００３９】上記増幅部８２は、ドレインが上記フェッ
チ部８１内のＭＯＳトランジスタ９１、９３の接続ノー
ドＮ１１に接続され、ゲートが上記フェッチ部８１内の
ＭＯＳトランジスタ９２、９４の接続ノードＮ１２に接
続されたＮチャネルＭＯＳトランジスタ９７と、ゲート
が上記フェッチ部８１内の接続ノードＮ１１に接続さ
れ、ドレインが上記接続ノードＮ１２に接続され、ソー
スが上記ＭＯＳトランジスタ９７のソースと共通に接続
されたＮチャネルＭＯＳトランジスタ９８と、上記ＭＯ
Ｓトランジスタ９７、９８の共通ソースのノードと接地
電圧のノードとの間に直列接続された２個のＮチャネル
ＭＯＳトランジスタ９９、１００とから構成されてい
る。そして、上記ＭＯＳトランジスタ９９のゲートには
制御信号b'c'が、ＭＯＳトランジスタ１００のゲートに
は上記制御信号Ｔａｂがそれぞれ供給される。
【００４０】上記ラッチ部８３は、ゲートが上記フェッ
チ部８１内の接続ノードＮ１１に接続されたＮチャネル
ＭＯＳトランジスタ１０１と、ゲートが上記フェッチ部
８１内の接続ノードＮ１２に接続され、ソースが上記Ｍ
ＯＳトランジスタ１０１のソースと共通に接続されたＮ
チャネルＭＯＳトランジスタ１０２と、上記ＭＯＳトラ
ンジスタ１０１、１０２の各ドレインと電源電圧のノー
ドとの間に接続され、各ゲートが接地電圧のノードに接
続されて負荷として作用するＰチャネルＭＯＳトランジ
スタ１０３、１０４と、上記ＭＯＳトランジスタ１０
１、１０２の共通ソースのノードと接地電圧のノードと
の間に直列接続された２個のＮチャネルＭＯＳトランジ
スタ１０５、１０６とから構成されている。そして、上
記ＭＯＳトランジスタ１０５のゲートには制御信号b'b'
c'が、ＭＯＳトランジスタ１０６のゲートには上記制御
信号Ｔａｂがそれぞれ供給される。
【００４１】上記保持部８４は、ソースが電源電圧のノ
ードに接続され、ドレインがデータバスＤに接続され、
ゲートが上記ラッチ部８３内のＭＯＳトランジスタ１０
２、１０４の接続ノードＮ１３に接続されたＰチャネル
ＭＯＳトランジスタ１０７と、前記ノードＮ１３の信号
を反転するインバータ１０８と、ソースが接地電圧のノ
ードに接続され、ドレインがデータバス／Ｄに接続さ
れ、ゲートが上記インバータ１０８の出力ノードに接続
されたＮチャネルＭＯＳトランジスタ１０９と、ソース
が電源電圧のノードに接続され、ドレインがデータバス
／Ｄに接続され、ゲートが上記ラッチ部８３内のＭＯＳ
トランジスタ１０１、１０３の接続ノードＮ１４に接続
されたＰチャネルＭＯＳトランジスタ１１０と、前記ノ
ードＮ１４の信号を反転するインバータ１１１と、ソー
スが接地電圧のノードに接続され、ドレインがデータバ
スＤに接続され、ゲートが上記インバータ１１１の出力
ノードに接続されたＮチャネルＭＯＳトランジスタ１１
２とから構成されている。
【００４２】このような構成のＤレシーバにおいて、制
御信号Ｔａｂが“Ｈ”のとき、制御信号a'b'が“Ｈ”に
なると、フェッチ部８１が動作し、前記ＤＩＭＭからの
データＤＱがフェッチ部８１でフェッチされる。すなわ
ち、データＤＱが“Ｈ”である場合、接続ノードＮ１２
の信号は“Ｈ”、接続ノードＮ１１の信号は“Ｌ”にな
る。
【００４３】この後、制御信号b'c'が“Ｈ”になると、
増幅部８２が動作し、フェッチ部８１からの信号がこの
増幅部８２で増幅される。続いて、制御信号b'b'c'が
“Ｈ”になると、ラッチ部８３が動作し、増幅部８２か
らの出力のラッチが行われる。
【００４４】そして、ラッチ部８３におけるラッチ出力
が保持部８４に送られることにより、このラッチ出力号
の保持がこの保持部８４で行われ、データバスＤ、／Ｄ
に保持されたデータが出力される。このデータバスＤ、
／Ｄは、レシーバにデータが保持されているときには出
力が低インピーダンス状態となってデータを伝達し、制
御信号b'b'c'が“Ｌ”となり、レシーバがリセット状態
では高インピーダンス状態となる。
【００４５】ここで、上記Ｄレシーバに供給される各種
制御信号a'b'、b'c'、b'b'c'の「ａ′」、「ｂ′」、
「ｃ′」は、前記図４のＳレシーバに供給される各種制
御信号「ａ」、「ｂ」、「ｃ」にそれぞれ対応するもの
であるが、「ａ′」は「ａ」よりも所定時間δだけ遅れ
た信号を意味しており、同様に「ｂ′」、「ｃ′」は
「ｂ」、「ｃ」よりもそれぞれ所定時間δだけ遅れた信
号を意味している。そして、このδの遅れ時間は、図６
のＤレシーバが前記リターンクロックＱＳからどのくら
い遅れてデータをフェッチすれば良いかによって決定さ
れる。これはシステム毎に最良のマージンを考慮して決
められるが、システムが決まれば自ずと決まる値であ
る。この場合にも、上記制御信号a'b'、b'c'、b'b'c'
は、前記マルチフェーズクロックのある一定の位相差が
生じる時間の間だけ立ち上がっているパルス信号である
が、その形成方法については後述する。
【００４６】また、上記制御信号Ｔａｂは、Ｓレシーバ
におけるENABLE信号と同等の信号として使用されてお
り、互いに隣り合う２つのＳレシーバの出力であるＳａ
ｂとＳｂｃとから形成される。上記Ｓａｂ、Ｓｂｃから
上記制御信号Ｔａｂを形成する方法は２通りある。それ
はリターンクロックＱＳの変化をどのように利用するか
による。データ毎にＱＳが変化する場合、すなわちＱＳ
の立上がりの変化と立下りの変化でデータを同期して転
送する場合にはＱＳの両変化を利用することができる。
これに対し、ＱＳの例えば立上がりのみをデータ転送時
のタイミング規定に利用する場合にはＱＳの立上がり変
化のみを捕らえなければならない。
【００４７】図７（ａ）はＱＳの立上がりの変化と立下
りの変化の両方を捕らえて前記制御信号Ｔａｂを形成す
る制御信号発生回路の構成を示しており、この回路はＳ
ａｂ、Ｓｂｃが供給される排他的（EXCLUSIVE)ＯＲゲー
ト１２１で構成されている。
【００４８】図７（ｂ）はＱＳの立上がりの変化のみを
捕らえて前記制御信号Ｔａｂを形成する制御信号発生回
路の構成を示しており、この回路はＳａｂを反転するイ
ンバータ１２２と、このインバータ１２２の出力及びＳ
ｂｃが供給されるＡＮＤゲート１２３で構成されてい
る。
【００４９】図８は、上記図６に示したＤレシーバで使
用される各種制御信号a'b'、b'c'、b'b'c'を発生する回
路の一具体例を示している。図８（ａ）は、前記クロッ
クｃｋａからδだけ遅れたクロックｃｋ［ａ＋δ］及び
前記クロックｃｋｂからδだけ遅れたクロックｃｋ［ｂ
＋δ］から前記制御信号a'b'を発生する制御信号発生回
路の構成を示しており、クロックｃｋ［ｂ＋δ］を反転
するインバータ１２５と、クロックｃｋ［ａ＋δ］及び
上記インバータ１２５の出力が供給されるＡＮＤゲート
１２６とから構成されている。
【００５０】図８（ｂ）は、前記クロックｃｋ［ｃ＋
（２ｎ＋１）］からδだけ遅れたクロックｃｋ［ｃ＋
（２ｎ＋１）＋δ］及び前記ｃｋ［ｂ＋２ｎ］からδだ
け遅れたｃｋ［ｂ＋２ｎ＋δ］から前記制御信号b'c'を
発生する制御信号発生回路の構成を示しており、クロッ
クｃｋ［ｂ＋２ｎ＋δ］を反転するインバータ１２７
と、クロックｃｋ［ｃ＋（２ｎ＋１）＋δ］及び上記イ
ンバータ１２７の出力が供給されるＡＮＤゲート１２８
とから構成されている。
【００５１】図８（ｃ）は、上記図８（ｂ）に示した制
御信号発生回路で得られる制御信号b'c'及びクロックｃ
ｋ［ｂ＋δ］から前記制御信号b'b'c'を発生する制御信
号発生回路の構成を示しており、この制御信号発生回路
は両信号が供給されるＡＮＤゲート１２９で構成されて
いる。
【００５２】図９は、上記図１に示した実施の形態によ
るデータレシーバにおいて、前記安定マルチフェーズク
ロック発生器１３で発生されるマルチフェーズクロック
がｃｋ０〜ｃｋ８の９個の場合に、これらのクロックと
リターンクロックＱＳ及びデータＤＱとのタイミング関
係を示すタイミングチャートである。なお、この場合、
前記遅れ時間δはクロック４個分となる。
【００５３】図中、最初のデータＤＱは、信号Ｓ１２
（ａ＝１、ｂ＝２）を発生するＳレシーバがリターンク
ロックＱＳの変化を検出したマルチフェーズクロックｃ
ｋ１から３つ目のマルチフェーズクロックｃｋ４のタイ
ミングで、Ｔ８０（ａ＝８、ｂ＝０）で活性化されるＤ
レシーバによってフェッチされる。図中、２番目のデー
タＤＱは、信号Ｓ８０（ａ＝８、ｂ＝０）を発生するＳ
レシーバがリターンクロックＱＳの変化を検出したマル
チフェーズクロックｃｋ８から３つ目のマルチフェーズ
クロックｃｋ２のタイミングで、Ｔ７８（ａ＝７、ｂ＝
８）で活性化されるＤレシーバによってフェッチされ
る。上記のように、Ｄレシーバ内でのクロックの関係は
δが４クロック分の立上がり時間の和となる。
【００５４】図１０は、上記のようにマルチフェーズク
ロックがｃｋ０〜ｃｋ８の９個であって、リターンクロ
ックＱＳの立上がりのみを利用する場合に、Ｄレシーバ
で使用される制御信号を形成する制御信号発生回路の具
体的構成例を示している。なお、この例では一般化し
て、リターンクロックＱＳの立上がりのタイミングから
複数のタイミングでＤレシーバを駆動制御する場合であ
り、各Ｄレシーバを駆動制御する複数のタイミングをｉ
で示している。
【００５５】図１０（ａ）は、それぞれのタイミングで
前記図８（ａ）に示される制御信号a'b'に相当する信号
a'b'ｉを発生する制御信号発生回路の構成を示してお
り、図８（ａ）の場合と同様にインバータ１２５とＡＮ
Ｄゲート１２６とから構成されている。
【００５６】図１０（ｂ）は、それぞれのタイミングで
前記図８（ｂ）に示される制御信号b'c'に相当する信号
b'c'ｉを発生する制御信号発生回路の構成を示してお
り、図８（ｂ）の場合と同様にインバータ１２７とＡＮ
Ｄゲート１２８とから構成されている。
【００５７】図１０（ｃ）は、それぞれのタイミングで
前記図８（ｃ）に示される制御信号b'b'c'に相当する信
号b'b'c'ｉを発生する制御信号発生回路の構成を示して
おり、図８（ｃ）の場合と同様にＡＮＤゲート１２９で
構成されている。
【００５８】そして、前記制御信号a'b'は、図１０
（ａ）の各回路で発生される複数個の信号a'b'ｉの全て
のＯＲ論理を取る、図１０（ｄ）に示されるＯＲゲート
１３０の出力として得られる。同様に、前記制御信号b'
c'は、図１０（ｂ）の各回路で発生される複数個の信号
b'c'ｉの全てのＯＲ論理を取る、図１０（ｅ）に示され
るＯＲゲート１３１の出力として得られる。さらに、前
記制御信号b'b'c'は、図１０（ｃ）の各回路で発生され
る複数個の信号b'b'c'ｉの全てのＯＲ論理を取る、図１
０（ｆ）に示されるＯＲゲート１３２の出力として得ら
れる。
【００５９】すなわち、この図１０に示した各制御信号
発生回路では、各タイミング毎にδｉを設定し、それぞ
れのタイミングで図８に示した各制御信号発生回路で発
生される制御信号a'b'、b'c'、b'b'c'に相当する制御信
号a'b'ｉ、b'c'ｉ、b'b'c'ｉが発生され、これらの制御
信号のＯＲ信号として制御信号a'b'、b'c'、b'b'c'が形
成される。
【００６０】図１１は、上記図１に示した実施の形態に
よるデータレシーバにおいて、前記安定マルチフェーズ
クロック発生器１３で発生されるマルチフェーズクロッ
クがｃｋ０〜ｃｋ１０の１１個の場合で、リターンクロ
ックＱＳの立上がりのみを利用する場合に、クロックｃ
ｋ０〜ｃｋ１０とリターンクロックＱＳ及びデータＤＱ
とのタイミング関係を示すタイミングチャートである。
【００６１】ここで、上記ｉの値は２であり、図中のク
ロックｃｋ３とｃｋ８がデータをフェッチする二つのタ
イミングに相当し、δとしてリターンクロックＱＳの同
じ立上がりタイミングを用いて最初にデータをフェッチ
するタイミングまでの遅れ時間δ１としてクロック４個
分の立上がり時間の遅れの和に相当する時間を用い、次
にデータをフェッチするタイミングまでの遅れ時間δ２
としてリターンクロックＱＳの同じ立上がりタイミング
からクロック９個分の立上がり時間の遅れの和に相当す
る時間を用いる。
【００６２】図中、最初のデータＤＱは、信号Ｓ０１
（ａ＝０、ｂ＝１）を発生するＳレシーバがリターンク
ロックＱＳの変化を検出したマルチフェーズクロックｃ
ｋ０から３つ目のクロックｃｋ３で、図中、２番目のデ
ータＤＱは、マルチフェーズクロックｃｋ０から８つ目
のクロックｃｋ８のタイミングで、Ｔ10０（ａ＝10、ｂ
＝０）で活性化されるＤレシーバによってフェッチされ
る。
【００６３】Ｄレシーバ内ではδ１が４、δ２が９とな
る。図１１ではさらに、各Ｓレシーバからの出力信号Ｓ
ａｂの状態と、Ｄレシーバを活性化制御する信号Ｔａｂ
の状態を示した。図中、各信号Ｓａｂ（Ｓ10０〜Ｓ９1
0）に付した四角の矢印は、それぞれの時間内で各Ｓレ
シーバがＱＳの状態をフェッチすることを意味してい
る。ＱＳが立上がったときのみ、対応するＤレシーバを
駆動制御する制御信号Ｔａｂが“Ｈ”となることがわか
る。図示された二つのデータＤＱの場合、このデータを
フェッチするＤレシーバはＴ10０となる。
【００６４】前記図１に示すデータレシーバにおいて、
ＳレシーバとＤレシーバの関係をさらに詳細に示したの
が図１２の回路図である。この例では、前記マルチフェ
ーズクロックとしてｃｋ０〜ｃｋ１２の１３個のクロッ
クを用いている。従って、Ｓレシーバ、Ｄレシーバは共
に１３個の、前記図４に示したような構成の回路ユニッ
トＡもしくは前記図６に示したような構成の回路ユニッ
トＢを有している。また、上記各回路ユニットＢで前記
ENABLE信号の代わりに使用される前記信号Ｔａｂを発生
するのが回路ユニットＴである。この回路ユニットＴ
は、前記図７（ａ）の排他的ＯＲゲート１２１もしくは
図７（ｂ）に示されたインバータ１２２とＡＮＤゲート
１２３とから構成された回路に該当しており、上記回路
ユニットＢの数に対応して１３個設けられている。
【００６５】各回路ユニットＡに供給されるENABLE信号
は先に説明したように、バーストデータ転送の直前、直
後に“Ｈ”、“Ｌ”に変化し、Ｓレシーバ全体を活性化
する信号である。Ｓレシーバ内の全ての回路ユニットＡ
が活性化されると、リターンクロックＱＳの変化が各回
路ユニットＡでモニタできるようになる。
【００６６】ここで、各回路ユニットＡはそれぞれ５個
のマルチフェーズクロックによって制御されるが、図５
中の各制御信号発生回路で示したように、各回路ユニッ
トＡで基準となるクロックはｃｋａ、ｃｋｂ、ｃｋｃの
３個で、残り２個のクロックｃｋ［ｃ＋（２ｎ＋
１）］、ｃｋ［ｂ＋２ｎ］はマルチフェーズクロックの
総数（４ｎ＋１）で決まるので、各回路ユニットＡには
ａ、ｂ、ｃ、からなる３個のクロックが供給されている
状態を示している。そして、各回路ユニットＡはリター
ンクロックＱＳのレベルをモニタし、その回路ユニット
に供給されるクロックのうち、最も時間的に早く立上が
る２個のクロックの番号、すなわち最も番号が若い２個
のクロックの値を持つ前記信号Ｓａｂを保持し、出力す
る。上記各回路ユニットＡは、マルチフェーズクロック
の位相差に相当する時間だけずれてリターンクロックＱ
Ｓをモニタしているので、それぞれの出力信号Ｓａｂは
ＱＳの変化を各回路ユニットＡの場所に対応して記憶す
ることになる。
【００６７】上記信号Ｓａｂが変化する場所を特定する
のが上記各回路ユニットＴである。これら各回路ユニッ
トＴの具体的な回路構成は前記図７に示した通りであ
る。これら各回路ユニットＴからの出力信号Ｔａｂは、
リターンクロックＱＳの変化、すなわち信号Ｓａｂの変
化を検出したもののみが“Ｈ”となり、この信号Ｓａｂ
が“Ｈ”となった回路ユニットＴに対応するＤレシーバ
の回路ユニットＢが活性化される。
【００６８】Ｄレシーバ内の各回路ユニットＢは、先の
回路ユニットＡの場合と同様にそれぞれ５個のマルチフ
ェーズクロックによって制御されるが、図１０中の各制
御信号発生回路で示したように、各回路ユニットＢで基
準となるクロックはｃｋ［ａ＋δ］、ｃｋ［ｂ＋δ］、
ｃｋ［ｃ＋δ］の３個で、残り２個のクロックｃｋ［ｃ
＋（２ｎ＋１）＋δ］、ｃｋ［ｂ＋２ｎ＋δ］はマルチ
フェーズクロックの総数（４ｎ＋１）で決まるので、各
回路ユニットＢには３個のクロックａ′、ｂ′、ｃ′が
供給されている状態を示している。
【００６９】上記１３個の回路ユニットＢのうちの１個
のみが、対応する回路ユニットＴからの信号Ｔａｂに応
じて活性化され、この活性化された回路ユニットＢは供
給されているマルチフェーズクロックのタイミングでデ
ータＤＱの状態をフェッチし、データバスＤ、／Ｄ上に
データを出力する。
【００７０】上記Ｓレシーバ内の回路ユニットＡのう
ち、信号Ｓ０１（ａ＝０、ｂ＝１）を出力する、図中、
左端に位置している回路ユニットＡで使用される制御信
号を詳細に示したのが図１３のタイミングチャートであ
る。ここで、基準となるクロックはｃｋ０、ｃｋ１、ｃ
ｋ２であるが、図１３ではこれらのクロックを番号のみ
で示している。マルチフェーズクロックの総数（４ｎ＋
１）は１３であるから、この場合、ｎ＝３であり、ｃ＋
（２ｎ＋１）は２＋７＝９、ｂ＋２ｎ＝１＋６＝７であ
るから、残り２個のクロックはｃｋ７とｃｋ９になる。
図では、１３段のリングオシレータによって構成される
前記図２の回路からの出力であるこれら各クロックの番
号と、これら各クロックを用いて発生される前記制御信
号ａｂ、ｂｃ、ｃｂ、ｂｂｃの番号を合わせて示した。
そして、制御信号ａｂ（＝０１）、ｂｃ（＝１２）、ｃ
ｂ（＝２１）、ｂｂｃ（＝１１２）が立上がっている期
間を図中の矢印で示している。
【００７１】上記回路ユニットＡがリターンクロックＱ
Ｓをフェッチし、増幅し、ラッチし、保持して出力する
如く、ＱＳの状態を順次先に送っていくことが、制御信
号０１、２１、１１２、１２の状態を見れば容易に分か
る。
【００７２】図１４は上記制御信号ａｂ、ｂｃ、ｃｂ、
ｂｂｃを発生する各制御信号発生回路の具体的回路構成
を示している。図１４（ａ）〜（ｄ）に示した各回路
は、前記図５（ａ）〜（ｄ）に示した回路と同様の回路
構成にされており、図５（ａ）〜（ｄ）の場合には一般
化されていたクロックの番号が特定されている。
【００７３】以上、詳述したように、上記実施の形態に
よるデータレシーバによれば、マルチフェーズクロック
を用いて、コントローラ側でリターンクロックＱＳ及び
データＤＱのフェッチタイミングを最適に設定してそれ
ぞれフェッチするようにしたので、メモリモジュールか
らコントローラへデータを転送する際に、データがフラ
イトタイムのバラツキによってシステムクロックと一定
の関係がなく転送されても、コントローラ側でデータフ
ェッチタイミングを確実に発生することができる。
【００７４】次にこの発明の他の実施の形態について説
明する。上記した実施の形態ではＤレシーバを多数の回
路ユニットで構成し、それぞれをマルチフェーズクロッ
クで駆動制御する場合について説明したが、Ｄレシーバ
を１個の回路ユニットによって構成することもできる。
【００７５】図１５はＤレシーバを１個の回路ユニット
によって構成する場合の制御信号発生回路の構成を示し
ている。図１５（ａ）の制御信号発生回路は、前記図７
の回路で発生される信号Ｔａｂに同期した制御信号ｔａ
ｂを発生するものであり、信号Ｔａｂを遅延する遅延回
路１４１と、この遅延回路１４１の出力を反転するイン
バータ１４２と、このインバータ１４２の出力及び信号
Ｔａｂが供給されるＡＮＤゲート１４３とから構成され
ている。この回路で得られる制御信号ｔａｂのパルス幅
は遅延回路１４１における遅延時間によって決まる。
【００７６】図１５（ｂ）の制御信号発生回路は、上記
図１５（ａ）のような構成を有する複数個の制御信号発
生回路で発生される制御信号ｔａｂから、Ｄレシーバを
構成する１個の回路ユニットを制御するための制御信号
Ａ、Ｂ、Ｃを発生するものであり、複数の制御信号ｔａ
ｂが供給されるＯＲゲート１４４と、このＯＲゲート１
４４の出力が供給され、それぞれ異なる遅延時間δ、
δ′、δ″を有する３個の遅延回路１４５、１４６、１
４７で構成されており、上記制御信号Ａ、Ｂ、Ｃは遅延
回路１４５、１４６、１４７の各出力として得られる。
なお、上記遅延時間δは、先の実施の形態における時間
δに相当する値である。
【００７７】図１６はＤレシーバの構成を示している。
この場合、このＤレシーバは図示する１個の回路ユニッ
トのみで構成されている。そして、この図１６に示した
回路が先の図６に示した回路と異なるところは、前記フ
ェッチ部８１における前記トランジスタ９５のソース
が、前記トランジスタ９６を介することなく接地電圧の
ノードに直接に接続され、トランジスタ９５のゲートに
は前記制御信号a'b'の代わりに上記図１５（ｂ）の回路
で得られる制御信号Ａが供給される点と、前記増幅部８
２における前記トランジスタ９９のソースが、前記トラ
ンジスタ１００を介することなく接地電圧のノードに直
接に接続され、トランジスタ９９のゲートには前記制御
信号b'c'の代わりに上記図１５（ｂ）の回路で得られる
制御信号Ｂが供給される点と、前記ラッチ部８３におけ
る前記トランジスタ１０５のソースが、前記トランジス
タ１０６を介することなく接地電圧のノードに直接に接
続され、トランジスタ１０５のゲートには前記制御信号
b'b'c'の代わりに上記図１５（ｂ）の回路で得られる制
御信号Ｃが供給される点である。
【００７８】このようなＤレシーバを有するデータレシ
ーバの基本的な動作は先の実施の形態の場合と同様であ
るが、Ｄレシーバの動作を制御する制御信号Ａ、Ｂ、Ｃ
における遅延がマルチフェーズクロックで決まらないこ
とによるデータフェッチタイミングの不確定が多少増え
ることと、一つのＤレシーバを繰り返し使用することに
なるのでデータＤＱの周期が短い時にレシーバのリセッ
トなどの限界から決まる周期によってデータ転送周期が
先の実施の形態のものよりも長くなることなどのデメリ
ットはあるが、Ｄレシーバを１個の回路ユニットによっ
て構成することができ、回路構成が大幅に簡単にできる
ので、データＤＱの周期が極めて短い場合以外に好適で
ある。
【００７９】
【発明の効果】以上説明したようにこの発明によれば、
メモリモジュールからコントローラへデータを転送する
際に、データがフライトタイムのバラツキによってシス
テムクロックと一定の関係がなく転送されても、データ
フェッチタイミングを確実に発生することができる。
【図面の簡単な説明】
【図１】この発明に係るデータレシーバのブロック図。
【図２】図１のデータレシーバに設けられる電圧制御マ
ルチフェーズクロック発生器の詳細な構成を示す回路
図。
【図３】図１のデータレシーバに設けられる周波数比較
器と制御電圧発生器の機能を合わせ持つ回路の構成を示
す回路図及びそのタイミングチャートを示す図。
【図４】図１のデータレシーバに設けられるＳレシーバ
の具体的な回路構成を示す回路図。
【図５】図４のＳレシーバで使用される各種制御信号を
発生する制御信号発生回路の一具体例を示す回路図。
【図６】図１のデータレシーバに設けられるＤレシーバ
の具体的な回路構成を示す回路図。
【図７】図６のＤレシーバを制御する制御信号を発生す
る制御信号発生回路の一具体例を示す回路図。
【図８】図６のＤレシーバを制御する制御信号を発生す
る制御信号発生回路の一具体例を示す回路図。
【図９】図１のデータレシーバにおけるマルチフェーズ
クロックとリターンクロックＱＳ及びデータＤＱの関係
を示すタイミングチャートの図。
【図１０】図１のデータレシーバにおいてマルチフェー
ズクロックがｃｋ０〜ｃｋ８の９個である場合でかリタ
ーンクロックＱＳの立上がりのみを利用する場合に、Ｄ
レシーバで使用される制御信号を形成する制御信号発生
回路の具体的構成を示す回路図。
【図１１】図１のデータレシーバにおいて、マルチフェ
ーズクロックがｃｋ０〜ｃｋ１０の１１個の場合でかつ
リターンクロックＱＳの立上がりのみを利用する場合
に、クロックｃｋ０〜ｃｋ１０とリターンクロックＱＳ
及びデータＤＱの関係を示すタイミングチャートの図。
【図１２】図１のデータレシーバにおいて、Ｓレシーバ
とＤレシーバの関係をさらに詳細に示す回路図。
【図１３】図１２中のＳレシーバ内の複数個の回路ユニ
ットＡのうちの特定の１個の回路ユニットＡで使用され
る制御信号を詳細に示すタイミングチャートの図。
【図１４】図１２中のＳレシーバ内の複数個の回路ユニ
ットＡのうちの特定の１個の回路ユニットＡで使用され
る制御信号を発生する制御信号発生回路の具体的構成を
示す回路図。
【図１５】この発明の他の実施の形態におけるデータレ
シーバで使用されるＤレシーバの制御信号発生回路の構
成を示す回路図。
【図１６】この発明の他の実施の形態におけるデータレ
シーバで使用されるＤレシーバの構成を示す回路図。
【図１７】コントローラと４個のＤＩＭＭが搭載された
メモリボードの概念図。
【図１８】図１７に示すメモリボードにおいてデータ転
送を行う際のクロック、データ、リターンクロックＱＳ
の関係を示すタイミングチャートの図。
【符号の説明】
１１…Ｓレシーバ、 １２…Ｄレシーバ、 １３…安定マルチフェーズクロック発生器、 １４…周波数比較器、 １５…制御電圧発生器、 １６…電圧制御マルチフェーズクロック発生器、 ２１…信号反転回路、 ２２、４３、４４、５３、５４、６０、９３、９４、１
０３、１０４、１０７、１１０…ＰチャネルＭＯＳトラ
ンジスタ、 ２３、２４、２６、２８、４１、４２、４５、４６、４
７、４８、４９、５０、５１、５２、５５、５６、６
１、６３、９１、９２、９５、９６、９７、９８、９
９、１００、１０１、１０２、１０５、１０６、１０
９、１１２…ＮチャネルＭＯＳトランジスタ、 ２５、２７、６２、６４、７１、７３、７５、１０８、
１１１、１２２、１２５、１２７、１４２…インバー
タ、 ２９…キャパシタ、 ３１…フェッチ部、 ３２…増幅部、 ３３…ラッチ部、 ３４…保持部、 ５７、５８…ＣＭＯＳインバータ、 ７２、７４、７７、１２３、１２６、１２８、１２９、
１４３…ＡＮＤゲート、 ７６、１３０、１３１、１３２、１４４…ＯＲゲート、 １２１…排他的（EXCLUSIVE)ＯＲゲート、 １４１、１４５、１４６、１４７…遅延回路。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平９−149018（ＪＰ，Ａ) 特開 平４−40127（ＪＰ，Ａ) 米国特許5758188（ＵＳ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 19/0175 G11C 11/407 H04L 7/02

Claims (7)

    (57)【特許請求の範囲】
  1. 【請求項１】 データと、このデータとほぼ同時に到達
    しデータの時間的位置を示すストローブ信号とによって
    データを転送するシステムにおいて使用されるデータレ
    シーバであって、 一定の時間差をもって駆動され、ストローブ信号を受け
    る複数の第１のレシーバと、 上記ストローブ信号の状態を各時刻で受け取った上記第
    １のレシーバの出力に基づいて駆動され、データを受け
    取り、転送する一つ以上の第２のレシーバとを具備した
    ことを特徴とするデータレシーバ。
  2. 【請求項２】 データと、このデータとほぼ同時に到達
    しデータの時間的位置を示すストローブ信号とによって
    データを転送するシステムにおいて使用されるデータレ
    シーバであって、 一定量の位相差がある複数の同一周期を有するクロック
    を発生するマルチフェーズクロック発生部と、 上記マルチフェーズクロック発生部で発生されるマルチ
    フェーズクロックと同じ個数のユニットを有し、上記マ
    ルチフェーズクロックに応答してストローブ信号を受
    け、受け取ったストローブ信号の状態を一定期間保持
    し、出力する第１のレシーバと、 活性化信号を受け、受け取ったデータの状態を転送する
    第２のレシーバと、 上記第１のレシーバの出力に基づいて上記第２のレシー
    バの活性化信号を形成する手段とを具備したことを特徴
    とするデータレシーバ。
  3. 【請求項３】 データと、このデータとほぼ同時に到達
    しデータの時間的位置を示すストローブ信号とによって
    データを転送するシステムにおいて使用されるデータレ
    シーバであって、 一定量の位相差がある複数の同一周期を有するクロック
    を発生するマルチフェーズクロック発生部と、 上記マルチフェーズクロック発生部で発生されるマルチ
    フェーズクロックと同じ個数のユニットを有し、上記マ
    ルチフェーズクロックに応答してストローブ信号を受け
    取り、受け取ったストローブ信号の状態を一定期間保持
    し、出力する第１のレシーバと、 上記マルチフェーズクロック発生部で発生されるマルチ
    フェーズクロックと同じ個数のユニットを有し、各ユニ
    ットそれぞれ異なるユニット活性化信号を受け、上記マ
    ルチフェーズクロックに応答してデータを受け取り、受
    け取ったデータを転送する第２のレシーバと、 上記第１のレシーバの出力に基づいて上記第２のレシー
    バのユニット活性化信号を形成する手段とを具備したこ
    とを特徴とするデータレシーバ。
  4. 【請求項４】 データと、このデータとほぼ同時に到達
    しデータの時間的位置を示すストローブ信号とによって
    データを転送するシステムにおいて使用されるデータレ
    シーバであって、 一定量の位相差がある複数の同一周期を有するクロック
    を発生するマルチフェーズクロック発生部と、 上記マルチフェーズクロック発生部で発生されるマルチ
    フェーズクロックと同じ個数のユニットを有し、上記マ
    ルチフェーズクロックに応答してストローブ信号を受け
    取り、受け取ったストローブ信号の状態を一定期間保持
    し、出力する第１のレシーバと、 上記マルチフェーズクロック発生部で発生されるマルチ
    フェーズクロックと同じ個数のユニットを有し、各ユニ
    ットがそれぞれ異なるユニット活性化信号を受け、上記
    マルチフェーズクロックに応答してデータを受け取り、
    受け取ったデータを転送する第２のレシーバと、 上記第１のレシーバの各ユニットからの出力に基づいて
    上記第２のレシーバのユニット活性化信号を形成する手
    段とを具備し、 上記第１のレシーバに設けられた各ユニットと上記第２
    のレシーバに設けられた各ユニットとが応答するそれぞ
    れのマルチフェーズクロックは互いに異なるクロックで
    あり、かつ一定の位相関係を有することを特徴とするデ
    ータレシーバ。
  5. 【請求項５】 データと、このデータとほぼ同時に到達
    しデータの時間的位置を示すストローブ信号とによって
    データを転送するシステムにおいて使用されるデータレ
    シーバであって、 一定量の位相差がある複数の同一周期を有するクロック
    を発生するマルチフェーズクロック発生部と、 上記マルチフェーズクロック発生部で発生されるマルチ
    フェーズクロックと同じ個数のユニットを有し、上記マ
    ルチフェーズクロックに応答してストローブ信号を受け
    取り、受け取ったストローブ信号の状態を一定期間保持
    し、出力する第１のレシーバと、 上記マルチフェーズクロック発生部で発生されるマルチ
    フェーズクロックと同じ個数のユニットを有し、各ユニ
    ットがそれぞれ異なるユニット活性化信号を受け、上記
    マルチフェーズクロックに応答してデータを受け取り、
    受け取ったデータを転送する第２のレシーバと、 上記第１のレシーバの各ユニットからの出力に基づいて
    上記第２のレシーバのユニット活性化信号を形成する手
    段とを具備し、 上記第１のレシーバに設けられた各ユニットと上記第２
    のレシーバに設けられた各ユニットとが応答するそれぞ
    れのマルチフェーズクロックは互いに異なるクロックで
    あり、かつ一定の位相関係を有し、 上記第２のレシーバは二つ以上の位相関係にある二つ以
    上のマルチフェーズクロックの組に基づいて二回以上連
    続してデータを受けることを特徴とするデータレシー
    バ。
  6. 【請求項６】 前記マルチフェーズクロック発生部は、
    複数のクロックを発生するノードを有するリングオシレ
    ータによって構成され、このリングオシレータの各クロ
    ックのノードの信号を安定化して前記マルチフェーズク
    ロックとして発生することを特徴とする請求項２ないし
    ５のいずれか一つに記載のデータレシーバ。
  7. 【請求項７】 前記第１のレシーバは、一連のデータ転
    送の際に、先頭データに対応した前記ストローブ信号が
    立上がる直前に活性状態にされ、最後のデータを受け取
    った後に非活性状態となるように制御されることを特徴
    とする請求項１ないし５のいずれか一つに記載のデータ
    レシーバ。
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