KR100305546B1 - 반도체장치,반도체시스템및디지탈지연회로 - Google Patents

반도체장치,반도체시스템및디지탈지연회로 Download PDF

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KR100305546B1
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야수하루 사또
테루마사 끼타하라
마사오 나까노
마사오 타구찌
요시히로 타께마에
야수로우 마쓰자끼
꼬이찌 니시무라
요시노리 오까지마
나오하루 시노자끼
히로꼬 도우찌
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아끼구사 나오유끼
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Abstract

본 발명은 특성상의 편차, 온도의 변화, 공급 전압의 변동에도 불구하고 외부 클럭에 대한 소정 위상을 갖는 출력신호를 출력하는 반도체장치에 관한 것이다.
이 반도체장치는 외부 클럭을 입력하고 기준 신호를 출력하는 입력회로. 출력타이밍신호를 수신하고 출력타이밍신호의 타이밍에 따라 출력신호를 출력하는 출력회로, 및 출력신호가 외부 클럭에 대해 소정 위상을 나타내도록 출력타이밍을 제어하는 출력타이밍 제어회로를 구비한다. 출력타이밍 제어회로는 특정 크기만큼 기준신호를 지연하여 출력타이밍신호를 발생하는 지연회로, 출력타이밍신호의 위상과 기준 신호의 위상을 비교하는 위상 비교회로, 위상 비교회로에 의해 수행된 비교결과에 따라 지연회로에 의해 발생되는 지연의 크기를 특정하는 지연제어회로를 포함한다.

Description

반도체장치, 반도체 시스템 및 디지탈 지연회로
본 발명은 외부 입력신호에 대하여 주어진 정확한 위상을 갖는 신호를 출력하는 반도체장치, 그와 같은 반도체장치로 구성되는 반도체 시스템, 및 그 반도체시스템에 채용되는 디지탈 지연회로에 관한 것이다. 특히, 본 발명은 주위 온도나 시스템에 채용되는 디지탈 지연회로에 관한 것이다. 특히, 본 발명은 주위 온도나 공급 전압의 변동에 불구하고 외부 클럭에 대하여 소정 위상을 갖는 신호를 출력하는 동기식 반도체 메모리에 관한 것이다.
일반적으로, (LSI(LargEScalEIntegration)포함) 반도체 집적 회로는 외부 신호를 입력하고, 입력신호에 따른 프로세싱을 수행한 후 출력신호를 출력한다. 그러므로, 외부 입력신호에 대한 타이밍에 따라 출력신호가 제공되는 것이 중요하다. 범용 LSI에서, 타이밍은 통상 LSI에 대한 사양의 하나로서 결정된다. 다이내믹 랜덤 액세스 메모리(DRAM)를 예를 들면, 어드레스 신호의 변화 에지에 대한 출력 데이터의 타이밍과 데이터 기입에 필요한 데이터 셋업 시간뿐만 아니라 어드레스 신호의 최대 주파수가 규정되어 있다.
최근에는. 컴퓨터 시스템 내의 CPU에서 사용되는 클럭의 주파수의 증가 또는 다른 다양한 전자 회로의 프로세싱 속도의 증가에 맞추어 인터페이스의 동작 속도의 증가가 진정으로 요구되고 있다. 예를 들어, 10MHz 이상의 주파수를 갖는 클럭을 사용하는 CPU가 등장하고 있다. 그러나, 주메모리로서 널리 채용되고 있는 DRAM의 액세스율 및 데이터 전송율이 클럭의 주파수보다 한자리수 정도 낮다. 100MHz 이상의 데이터 전송율을 허용하는 동기식 DRAM(SDRAM) 등의 다양한 새로운 DRAM 구조가 지금까지 제안되어 있다.
SDRAM은 외부에서 입력되는 고주파수 클럭에 동기하여 데이터를 입력하거나 출력하며, 병렬로 복수 비트의 데이터를 입력 또는 출력할 수 있는 복수의 유닛을 포함한다. 고속으로 외부 유닛과 인터페이스(interface)하는 방법은 복수 비트의 데이터를 직렬 데이터로 변환하는 방법과 내부 동작을 파이프라인화하는 방법 및 병렬로 파이프 동작을 수행하는 방법이 된다. 파이프라인화 구조를 갖는 DRAM을 예로서 설명하기로 한다. 그러나, 본 발명은 이 종류의 DRAM에 제한되는 것은 아니다.
SDRAM에서, 내부 동작과 신호의 입력 또는 출력은 외부에서 공급되는 클럭에 동기하여 수행된다. 이 SDRAM이 고속 메모리 시스템에 채용되는 경우. SDRAM이 연속적으로 액세스된다면, 클럭의 상승 에지와 데이터의 출력 사이의 시간 간격인 클럭 액세스 시간(tAC), 클럭의 상승 에지에서 시작하며 데이터가 유지되는 시간인 출력 데이터 유지 시간(tOH)은 중요하다. 시간(tAC 및 tOH)은 동일한 경로에 대하여 결정된다. 한 SDRAM과 다른 SDRAM의 특성상의 차이를 고려하면, SDRAM의 온도 의존성 및 공급 전압 의존성, 시간(tAC 및 tOH)은 서로 일치하는 것이 아니라 어느 정도 서로 다르다. 차이에 비유되는 시간은 데이터가 불확실한 시간이고, 어떤 종류의 데이터가 출력되는지 불확실한 시간이며, 메모리 시스템에서 사용할 수 없는 시간으로서, 소위 데드 밴드(dead band)라 한다. 불확실한 데이터 시간을 가능한한 짧게 하는 것이 중요하다.
불확실한 데이터 시간을 짧게 하기 위해서는, 특성의 차이, 온도에서의 변화, 또는 공급 전압에서의 변동에 불구하고, 데이터가 항상 외부 클럭에 대하여 소정 위상에서 출력되는 것, 또는 다른 말로 하면, 클럭 액세스 시간(tAC)이 항상 일정한 것이 보증되어야 한다. 예를 들어, 외부 클럭의 상승에 동기하여 데이터 출력이 수행되는 것이 적절하다면, 클럭 액세스 시간(tAC)은 항상 0이어야 한다.
외부 입력신호에 동기된 출력신호의 제공의 필요성을 동기식 DRAM을 예를 들어 설명하기로 한다. 이것은 동기식 DRAM에 제한되는 것이 아니라 많은 반도체장치에 대해서도 적용된다. 반도체장치의 내부에 있어서, 반도체장치가 소망하는 동작을 수행할 수 있도록 하기 위해 다양한 측정들이 고려될 수 있다. 반도체장치에 의해 내부적으로 수행되는 프로세싱의 결과를 출력하는 데에는, 반도체장치간의 관계가 정의되어야만 한다. 이는 출력의 타이밍을 안정화하는데 중요하다. 본 발명은 반도체장치에서 외부 클럭에 대한 출력타이밍을 안정시키는 기술에 관한 것이다.
본 발명의 목적은 특성의 차이, 온도의 변화 또는 공급 전압의 변동에 관계없이 외부 클럭(CLK)에 대하여 소정 위상을 갖는 데이터를 출력할 수 있는 반도체장치를 실현하는 것이다.
제1도는 동기식 DRAM(SDRAM)의 전체 구성을 나타내는 블럭도.
제2도는 SDRAM의 기본 동작을 나타내는 타이밍 차트.
제3도는 파이프라인 SDRAM의 기본 동작을 나타내는 도면.
제4도는 SDRAM의 타이밍과 고속 동작 하에서의 문제를 설명하는 도면.
제5(a)도 및 제5(b)도는 종래 기술에서 클럭에 대한 출력의 위상 관계를 설명하는 도면.
제6도는 외부 회로로 공급되는 타이밍신호를 외부 클럭에 동기시키는 본 발명의 반도체장치의 기본 구성을 나타내는 도면.
제7도는 제6도에 도시된 기본 구성 하에서의 문제를 설명하는 도면.
제8도는 제6도에 도시된 기본 구성을 변경함으로써 실현되는 본 발명의 다른 면에 따른 반도체장치의 구성을 나타내는 도면.
제9도는 실시예의 SDRAM의 동작을 나타내는 도면.
제10도는 제 1 실시예의 SDRAM의 출력타이밍 제어를 담당하는 부분의 구성을 나타내는 도면.
제11(a)도 내지 제11(c)도는 제 1 실시예에서 지연회로의 회로 구성 및 동작을 나타내는 도면.
제12도는 제 1 실시예에서 지연제어회로의 회로 구성을 나타내는 도면.
제13도는 제 1 실시예에서 지연제어회로의 동작을 나타내는 타이밍 차트.
제14도는 제 1 실시예에서 지연제어회로의 출력신호의 상태 천이를 나타내는 도면.
제15도는 지연제어회로의 다른 실시예를 나타내는 도면.
제16도는 제 1 실시예에서 위상 비교회로의 위상 비교부의 회로 구성을 나타내는 도면.
제17(a)도 내지 제17(c)도는 제 1 실시예에서 위상 비교회로의 위상 비교기의 동작을 나타내는 타이밍 차트.
제18도는 제 1 실시예에서 위상 비교회로의 증폭부의 회로 구성을 나타내는 도면.
제19도는 제 1 실시예에서 위상 비교회로의 증폭부에 포함되는 JK 플립플롭의 동작을 나타내는 타이밍 차트.
제20도는 제 1 실시예에서 위상 비교회로의 증폭부에 의해 수행되는 카운트업 동작을 나타내는 타이밍 차트.
제21도는 제 1 실시예에서 위상 비교회로의 증폭부에 의해 수행되는 카운트 유지 동작을 나타내는 타이밍 차트.
제22도는 제 1 실시예에서 위상 비교회로의 증폭 회로에 의해 수행되는 카운트다운 동작을 나타내는 타이밍 차트.
제23도는 제 1 실시예에서 출력회로의 회로 구성을 나타내는 도면.
제24도는 제 1 실시예에서 더미 출력회로의 회로 구성을 나타내는 도면.
제25(a)도 및 제25(b)도는 제 1 실시예에서 더미 출력회로의 동작을 나타내는 타이밍 차트.
제26도는 제 2 실시예에서 더미 출력회로의 회로 구성을 나타내는 도면.
제27도는 제 3 실시예에서 더미 출력회로의 회로 구성을 나타내는 도면.
제28도는 제 4 실시예에서 더미 출력회로의 회로 구성을 나타내는 도면.
제29도는 제 5 실시예의 SDRAM의 출력타이밍 제어를 담당하는 부분의 구성을 나타내는 도면.
제30도는 제 5 실시예의 SDRAM에서 위상 비교회로의 회로 구성을 나타내는 도면.
제31도는 제 5 실시예에서 더미 출력회로의 회로 구성을 나타내는 도면.
제32도는 제 5 실시예에서 수행되는 동작을 나타내는 타이밍 차트.
제33도는 더미 경로와 정상 경로의 특성 차이에서 유래하는 에러의 발생을 설명하기 위한 도면.
제34도는 제 6 실시예의 SDRAM의 출력타이밍 제어를 담당하는 부분의 구성을 나타내는 도면.
제35도는 제 6 실시예에서 더미 출력회로의 회로 구성을 나타내는 도면.
제36도는 제 6 실시예에서 더미 출력회로의 동작을 나타내는 타이밍 차트.
제37도는 제 6 실시예에서 출력회로의 회로 구성을 나타내는 도면.
제38도는 제 6 실시예에서 출력회로의 동작을 나타내는 타이밍 차트.
제39도는 제 6 실시예에서 스위칭 회로의 회로 구성을 나타내는 도면.
제40도는 제 7 실시예의 SDRAM의 출력타이밍 제어를 담당하는 부분의 구성을 나타내는 도면.
제41도는 제 7 실시예의 수신측 반도체장치 내의 지연회로의 회로 구성과 그 안에 포함되는 지연제어회로의 구성 예를 나타내는 도면.
제42도는 제 7 실시예에서 반 위상 시프트 회로의 구성을 나타내는 도면.
제43도는 제 7 실시예에서 위상 비교회로의 회로 구성을 나타내는 도면.
제44도는 제 7 실시예에서 위상 판정 동작을 설명하기 위한 도면.
제45도는 제 7 실시예에서 위상 판정 동작을 설명하기 위한 도면.
제46도는 제 7 실시예에서 위상 판정 동작을 설명하기 위한 도면.
제47도는 제 7 실시예에서 위상 판정 동작에 관한 진리표.
제48도는 제 5 실시예의 SDRAM의 출력타이밍 제어를 담당하는 부분의 구성을 나타내는 도면.
제49도는 제 9 실시예의 SDRAM의 출력타이밍 제어를 담당하는 부분의 구성을 나타내는 도면.
제50도는 제 9 실시예에서 위상 비교회로의 회로 구성을 나타내는 도면.
제51(a)도 및 제51(b)도는 제 9 실시예에서 위상 판정 동작을 설명하기 위한 도면.
제52도는 제 9 실시예에서 위상 판정 동작에 관한 진리표.
제53도는 제 9 실시예에서 지연제어회로의 구성을 나타내는 도면.
제54도는 제 10 실시예의 SDRAM의 출력타이밍 제어를 담당하는 부분의 구성을 나타내는 도면.
제55도는 제 10 실시예에서 위상 판정 동작을 설명하기 위한 도면.
제56도는 제 11 실시예의 SDRAM의 출력타이밍 제어를 담당하는 부분의 구성을 나타내는 도면.
제57도는 본 발명에 따른 출력타이밍 제어회로의 구성을 나타내는 도면.
제58도는 제57도에 나타낸 출력타이밍 제어회로의 동작을 나타내는 도면.
제59도는 제57도에 나타낸 출력타이밍 제어회로의 동작을 설명하기 위한 도면.
제60도는 입력회로의 회로 구성의 예를 나타내는 도면.
제61(a)도 및 제61(b)도는 클럭의 진폭이 다른 때에 수행되는 입력회로의 동작을 나타내는 도면.
제62도는 제57도에 나타낸 출력타이밍 제어회로 하에서의 문제를 설명하기 위한 도면.
제63도는 제57도에 나타낸 출력타이밍 제어회로 하에서의 문제를 설명하기 위한 도면.
제64도는 제57도에 나타낸 출력타이밍 제어회로 하에서의 문제를 설명하기 위한 도면.
제65도는 제 12 실시예에서 출력타이밍 제어회로의 기본 구성을 나타내는 도면.
제66도는 제 12 실시예에서 출력타이밍 제어회로의 동작을 나타내는 도면.
제67도는 제 12 실시예에서 출력타이밍 제어회로의 동작을 나타내는 도면.
제68(a)도 및 제68(b)도는 제 12 실시예에서 더미 입력파형 변환회로를 나타내는 도면.
제69도는 제 12 실시예에서 더미 입력파형 변환회로의 동작을 나타내는 도면.
제70도는 전극 패드와 입력회로 사이에 위치하는, 정전기에 대한 내성 전압을 향상시키도록 고안된 ESD 회로의 회로 구성을 나타내는 도면.
제71도는 ESD 회로에서 발생되는 지연과 동일한 크기를 갖는 지연이 발생되는 제 12 실시예의 더미 입력파형 변환회로의 변형예를 나타내는 도면.
제72(a)도 및 제72(b)도는 본 발명의 제 13 실시예의 더미 입력파형 변환회로를 나타내는 도면.
제73도는 제 13 실시예의 더미 입력파형 변환회로의 동작을 나타내는 도면.
제74도는 제 14 실시예의 더미 입력파형 변환회로의 기본 구성을 나타내는 도면.
제75도는 제 14 실시예의 더미 입력파형 변환회로의 회로도.
제76도는 제 14 실시예의 더미 입력파형 변환회로의 동작을 나타내는 도면.
제77도는 제 14 실시예의 더미 입력파형 변환회로의 동작을 나타내는 도면.
제78도는 제 14 실시예의 더미 입력파형 변환회로의 동작을 나타내는 도면.
제79도는 제 14 실시예의 더미 입력파형 변환회로의 동작을 나타내는 도면.
제80도는 제 15 실시예의 SDRAM에서 클럭 입력회로, 출력타이밍 제어회로, 클럭 분배회로, 및 출력회로의 배열을 나타내는 도면.
제81도는 종래 기술의 반도체장치에 있어서 출력타이밍을 나타내는 도면.
제82도는 본 발명의 반도체장치에 있어서 출력타이밍을 나타내는 도면.
제83도는 제 16 실시예의 반도체 시스템에 있어서 장치 및 신호선의 배열을 나타내는 도면.
제84도는 제 16 실시예에 채용되는 신호의 파형을 나타내는 타이밍 차트.
제85도는 제 17 실시예의 반도체 시스템에 있어서 장치 및 신호선의 배열을 나타내는 도면.
제86도는 제 17 실시예의 제어기 내의 클럭 타이밍 조절 시스템을 나타내는 도면.
제87도는 제 18 실시예의 반도체 시스템에서 장치 및 신호선의 배열을 나타내는 도면.
제88도는 제 18 실시예의 제어기 내의 클럭 타이밍 조절 시스템을 나타내는 도면.
제89도는 제 19 실시예의 반도체 시스템에서 장치 및 신호선의 배열을 나타내는 도면.
제90도는 제 19 실시예의 제어기 내의 클럭 타이밍 조절 시스템을 나타내는 도면.
본 발명에 따른 반도체장치는, 외부 입력신호를 입력받고 기준 신호를 출력하는 입력회로, 출력타이밍신호를 수신하고 상기 출력타이밍신호의 타이밍에 따라 출력신호를 출력하는 출력회로 및 상기 출력신호가 상기 외부 입력신호에 대해 소정 위상을 나타내도록 상기 출력회로로부터 보내진 상기 출력신호의 출력타이밍을 제어하는 출력타이밍 제어회로를 구비한다. 출력타이밍 제어회로는, 특정된 지연의 크기만큼 상기 기준 신호를 지연하여 결과적인 기준 신호를 상기 출력타이밍신호로서 상기 출력회로로 인가하는 지연회로, 상기 출력타이밍신호의 위상을 상기 기준 신호의 위상과 비교하는 위상 비교회로 및 상기 위상 비교회로에서 수행된 비교 결과에 따라 상기 지연회로에서 발생된 지연의 크기를 특정하는 지연제어회로를 포함한다.
본 발명의 반도체장치에서, 상기 출력타이밍 제어회로에 의해 타이밍을 조절하는데 필요한 지연의 크기는 고정되어 있지 않다. 실제 회로로부터 출력되는 신호가 입력회로로부터 출력되는 외부 클럭(기준 신호에 해당됨)에 대해 소정의 위상 관계를 갖도록 지연의 크기를 조절하기 위해서, 외부 클럭에 대한 출력신호의 위상 관계는 반도체장치간의 특성의 편차, 온도의 변화, 공급 전압의 변동에 관계없이 소정 값으로 정확히 유지될 수 있다.
실제 회로에 의해 발생하는 지연의 크기와 동일한 크기만큼 지연된 신호가 외부 클럭과 비교되어야 한다. 이러한 관점에서, 입력회로와 동일한 크기의 지연을 발생하는 더미 입력회로 및 출력회로와 동일한 지연을 발생하는 더미 출력회로가 포함된다. 위상을 비교하기 위해서, 출력회로의 출력신호가 상태 천이를 하는 것이 필수적이다. 정상 동작 중에, 출력회로는 출력 데이터를 제공한다. 출력 데이터는 하이 레벨 또는 로우 레벨일 수 있는 변화하는 신호이다. 정상 동작 중에 출력회로의 출력신호의 위상과 외부 클럭의 위상을 비교하기 위해서, 위상 비교회로(22)는 출력신호가 상태 전이를 하는지의 여부를 판단한다. 출력신호가 상태 천이를 한 때에만, 위상들이 비교된다. 출력신호가 상태 천이를 하지 않으면, 지연제어회로는 현존하는 지연의 크기가 유지될 수 있도록 제어한다. 그리하여, 출력신호가 상태 천이를 하지 않으면, 출력신호는 출력신호가 외부 클럭과 위상이 일치할 때까지 제어가 이루어지도록 피드백된다.
또 다른 구성에서, 정상 동작이 시작되기 전에 초기화가 수행된다. 초기화중에, 소정 사이클 간격마다 상태 천이를 하는 더미 데이터가 출력된다. 더미 데이터의 위상은 외부 클럭의 위상과 비교된다. 더미 데이터가 외부 클럭과 위상이 일치될 때까지 제어가 이루어지도록 더미 데이터가 피드백된다. 더미 데이터가 외부 클럭과 위상이 일치된 후, 조절된 지연의 크기가 유지된다. 더미 데이터는 반드시 소정 사이클 간격마다 상태 천이를 한다. 위상 비교회로는 더미 데이터가 어느 방향으로 상태 천이를 하는지를 단지 판단함으로써 위상들을 비교할 수 있다.
더미 출력회로를 사용하면, 출력회로의 출력신호와는 독립적인 위상을 판단하는데 적합한 신호가 항상 출력될 수 있다. 이는 피드백 제어를 위해 더미 데이터가 항상 출력될 수 있음을 의미한다. 더욱이, 더미 데이터가 클럭의 사이클보다 긴 시간에 걸쳐 상태 천이를 하면, 회로의 전원 소모는 최소화될 수 있다.
또한, 더미 출력회로와 관련된 제 2 출력타이밍 제어회로는 출력회로와 관련된 제 1 출력타이밍 제어회로와는 별개로 포함된다. 초기화 중에, 출력신호 및 더미 출력신호가 외부 클럭에 동기된다. 이는 출력신호 및 더미 출력신호가 서로 동기됨을 의미한다. 그 후, 더미 출력신호는 제어를 위하여 제 1 출력타이밍 제어회로로 피드백된다. 이 구성으로 인해, 더미 출력회로는 실제 출력회로에 접속된 부하의 영향하에서도 조절을 달성하는데 사용될 수 있다.
이어서, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다.
본 발명의 실시예들에 대한 설명에 앞서, 본 발명과 종래 기술간의 차이에 대한 좀 더 이해를 위해서 종래 기술의 동기식 DRAM의 출력타이밍을 설명한다. 본 발명을 동기식 DRAM에 적응시킨 실시예를 나중에 설명한다. 이미 언급한 바와 같이. 본 발명은 동기식 DRAM에 제한되는 것이 아니라 출력신호를 외부 입력신호에 동기하여 제공하는 어떠한 반도체 집적 회로에도 적용할 수 있다.
제1도는 16 메가 바이트의 저장 용량을 갖고, 2개의 메모리 뱅크를 포함하고, 8비트 길이의 데이터를 취급하는 동기식 DRAM(SDRAM)의 구성을 나타내는 도면으로, 파이프라인 SDRAM의 일례이다.
SDRAM은 범용 DRAM인 코어 메모리(108a 및 108b), 클럭 버퍼(101), 명령 디코더(102), 어드레스 버퍼/레지스터 및 뱅크 어드레스 선택기(103)(이하, 간단히 어드레스 버퍼라 함), I/O 데이터 버퍼/레지스터(104), 제어 신호 래치(105a 및 105b), 모드 레지스터(106), 및 칼럼 어드레스 카운터(107a 및 107b)를 구비한다. 단자(/CS, /RAS, /CAS, 및 /WE)의 동작은 선행 기술에서와는 다르다. 단자들은 다양한 명령들을 입력하도록 조합되며, 그에 의해 동작 모드가 결정된다. 다양한 명령들은 명령 디코더에 의해 해석되고 동작 모드에 따라 회로들을 제어하는데 사용된다. 신호들(/CS, /RAS, /CAS, /WE)은 또한 제어 신호 래치들(105a 및 105b)로 입력되며, 후속 명령이 입력되기까지 그 상태가 래치된다.
어드레스 신호는 어드레스 버퍼(103)에 의해 증폭되어 각 뱅크의 로드 어드레스로서 사용된다. 어드레스 신호는 또한 칼럼 어드레스 카운터(107a 및 107b)의 초기값으로서 사용된다. 코어 메모리(108a 및 108b)로부터 읽혀진 신호들은 I/O 데이터 버퍼/레지스터(104)에 의해 증폭되고 외부에서 입력되는 외부 클럭(CLK)의 상승에 동기하여 출력된다. 동일한 동작이 입력에 있어서 수행된다. 즉, 입력 데이터는 I/O 데이터 버퍼/레지스터(104)내에 기입된다.
제2도는 일반 SDRAM에서 읽기 동작 타이밍을 나타내는 도면이다.
외부 클럭(CLK)은 SDRAM이 채용하고 있는 시스템으로부터 공급되는 신호이다. 클럭(CLK)의 상승에 동기하여, 다양한 명령, 어드레스 신호, 입력 데이터가 페치되고 출력 데이터가 제공된다.
데이터가 SDRAM으로부터 읽혀진다고 가정하면, 명령 신호들(/CS, /RAS, /CAS, /WE)의 조합인 액티브(ACT)명령이 명령 단자를 통해 입력되고, 로우 어드레스 신호가 어드레스 단자를 통해 입력된다. 명령 및 로우 어드레스가 입력되면, SDRAM이 활성화되어, 로우 어드레스에 대응하는 워드 라인을 선택하고, 그 워드 라인 상에 놓여있는 셀 정보를 비트 라인으로 출력하며, 센스 증폭기를 사용하여 그 정보를 증폭한다.
로우 어드레스를 취급하는 유닛의 동작 시간(tRCD)이 경과했을 때. 읽기 명령 및 칼럼 어드레스가 입력된다. 칼럼 어드레스에 따라 선택된 센스 증폭기에 의해 제공되는 데이터가 데이터 버스로 출력되고, 데이터 버스 증폭기에 의해 증폭되고, 출력 버퍼에 의해 더 증폭되어, 출력 단자(DQ)를 통해 출력된다. 이러한 일련의 동작은 범용 DRAM에서와 동일하다. SDRAM의 경우에는, 칼럼 어드레스를 취급하는 회로들이 파이프라인이다. 읽기 데이터는 각 사이클 중에 연속적으로 출력된다. 그러므로 데이터 전송 사이클은 외부 클럭의 사이클과 같다.
SDRAM에는 3가지의 액세스 시간이 있다. 이 액세스 시간들은 클럭(CLK)의 상승 시점을 기준으로 정의된다. 제2도에서, 시간(tRAC)은 로우 어드레스 액세스 시간이고. 시간(tCAC)은 칼럼 어드레스 액세스 시간이고, 시간(tAC)은 클럭 억세스 시간이다. SDRAM이 고속 메모리 시스템에 채용된 때, 명령이 입력된 순간으로부터 첫 번째 데이터가 얻어지는 순간 사이의 시간 간격인 시간(tRAC) 및 시간(tCAC)은 중요하다. 데이터 전송률을 향상시키기 위해서, 클럭 액세스 시간(tAC)은 중요하다.
제3도는 3스테이지의 파이프를 포함하는 구성을 예로서 취한 SDRAM에서 파이프라인화를 설명하기 위한 블록도이다.
SDRAM에서 칼럼 어드레스를 취급하기 위한 프로세싱 회로들은 프로세싱의 흐름에 따라 복수의 스테이지로 분할된다. 분할된 스테이지를 파이프라 한다. 클럭버퍼(101)에서, 각 파이프로 공급되어야 하는 내부 클럭은 클럭(CLK)을 사용하여 발생된다. 각 파이프는 공급된 내부 클럭에 따라 제어된다. 신호를 전송하는 타이밍을 제어하기 위한 스위치는 파이프들 사이의 경계상에 위치한다. 스위치들은 또한 클럭 버퍼(101)에 의해 발생된 내부 클럭으로 제어된다.
이 예에서, 파이프 1에서, 칼럼 어드레스 버퍼(116)는 어드레스 신호를 증폭하여, 결과적인 어스레스 신호를 칼럼 디코더(118)로 보낸다. 센스 증폭기(117)에 의해 제공되는 정보는, 칼럼 디코더(118)에 의해 선택된 어드레스에 관련되는 것으로, 데이터 버스로 출력된다. 데이터 버스 상의 정보는 데이터 버스 증폭기(119)에 의해 증폭된다. 파이프 2는 단지 데이터 버스 제어회로(120)만을 포함한다. 파이프 3은 단지 I/O 버퍼(104)만을 포함한다. 파이프에서 회로들이 클럭의 사이클에 대응하는 시간 내에 그들의 동작을 완료하면, 데이터는 각각 파이프들 사이에 위치한 스위치들이 클럭(CLK)에 동기하여 턴 온 또는 턴 오프됨으로써 릴레이 되듯이 연속적으로 보내질 수 있다. 결과적으로, 파이프들에서 프로세싱은 병렬로 수행된다. 데이터는 출력 단자를 통해서 클럭(CLK)에 동기하여 연속적으로 출력된다.
제4도는 제1도 내지 제3도를 연결하여 설명한, 공지의 SDRAM을 고속 메모리 시스템에 채용한 때에 발생하는 문제를 설명하기 위한 도면이다.
제4도에서, 시스템 클럭(CLK)의 상승 에지에서 시작하는 클럭 액세스 시간(tAC), 선행 사이클의 종료 후와 후속 사이클의 시작 전으로 정의되는 출력 데이터 유지 시간(tOH)이 나타나 있다. 시간(tAC 및 tOH)은 동일한 경로에 대하여 정해진다. SDRAM간의 특성의 차이, 온도 의존성 및 공급 전압 의존성 때문에, 시간(tAC 및 tOH)은 서로 일치하는 것이 아니라 어느 정도 서로 다르다. 그 차이에 상당하는 시간은 데이터가 불확실한 시간이고, 어느 종류의 데이터가 출력되는지 모르는 시간이며, 메모리 시스템에서 사용할 수 없는 시간으로서, 소위 데드 밴드라 한다. 즉, 시간(tOH)은 전압 및 온도와 같은 조건에 의해 최고 동작 속도가 달성될 때 경로를 따라 발생하는 지연 시간이라고 말할 수 있고, 시간(tAC)은 최저 동작 속도를 달생했 때 경로를 따라 발생하는 지연 시간이라고 말할 수 있다. 시간들(tAC, tOH) 사이의 차이가 없다면, 데이터가 불명확한 시간이 짧아진다. 따라서, 시간들(tAC와 tOH) 사이의 차이를 가능한 한 작게 하는 것이 바람직하다. 비록 지연 시간 및 차이가 도시되지는 않았지만, 데드 밴드는 인쇄 회로 기판의 배선 상에서 발생되는 지연 시간과, 하나의 SDRAM에서 발생되는 데드 밴드와 다른 것에서 발생하는 데드 밴드의 차이를 포함하는 것에 주목해야 한다.
SDRAM의 출력을 페치(수신)하기 위해서, 메모리 시스템은 셋업 시간(tSI) 및 유지 시간(tOH)이 필요하다. 이 시간들은 메모리로부터의 데이터 출력이 확실한 시간 이내로 정의되어야 한다. 데이터가 확실한 시간은 도면에서 tCLK+tOH tAC 로 표현된다.
예를 들어, 100MHz에서 동작하는 시스템을 생각하면, 클럭의 사이클(tCLK)이 10ns이고, 메모리 액세스 시간(tAC)이 6ns이고, 유지 시간이 3ns이다. 시스템에 의해 사용될 수 있는 시간은 7ns이다. 정상 입력회로를 사용하는 시스템에서 수신측 로직에 의해 요구되는 셋업 시간과 유지 시간은 총 3ns(tSI+tHI)에 이른다. 나머지 4ns는 인쇄 회로 기판 상에서 발생하는 지연과 하나의 단자(DQ)와 다른 기판과의 데이터 통신속도의 차이를 흡수하기 위해 사용할 수 있는 시스템 내성 시간이다. 인쇄 회로 기판 상에서 요구되는 신호 전파 시간을 생각하면, 4ns의 값은 매우 작다. 시스템의 동작 속도가 보다 높아지면, 보다 엄격한 타미밍 조절이 요구된다. 이러한 관점에서, 제4도에 나타낸 데이터가 불확실한 시간을 가능한 한 짧게 하는 것이 필수적이다.
데이터 불확실 시간을 짧게 하기 위해서는, 특성의 차이, 온도의 변화, 공급전압의 변도에 관계없이, 데이터가 항상 외부 클럭(CLK)에 대해서 소정 위상으로 출력되어야만 한다. 즉, 클럭 액세스 시간(tAC)이 항상 일정해야만 한다. 예를 들어, 데이터의 출력이 외부 클럭(CLK)의 상승에 동기하여 수행되는 것이 바람직할 때에, 클럭 액세스 시간(tAC)은 0 으로 유지되어야 한다.
예를 들어 동기식 DRAM을 고려하면, 출력신호를 외부 입력신호에 동기하여 제공할 필요성이 기술되었다. 이는 동기식 DRAM에 제한되는 것이 아니라 많은 반도체장치에도 적용된다. 반도체장치의 내부에 있어서, 반도체장치가 바람직하게 동작할 수 있도록 다양한 측정이 이루어질 수 있다. 그러나, 반도체장치의 내부에서 수행된 프로세싱의 결과를 출력하기 위해서, 다른 반도체장치와의 관계가 정의되어야만 한다. 출력타이밍을 안정시키는 것은 필수이다.
제5(a)도 및 제5(b)도는 종래 기술에서 클럭에 대한 출력의 위상 관계를 설명하기 위한 도면이다. 제5(a)도는 외부 신호(CLK)가 클럭 단자(11)를 통해 입력된 후 신호가 전달되고 그런 다음 데이터(DQ)단자(12)를 통해 출력되는 신호 경로를 나타낸다. 제5(b)도는 제5(a)도에 나타낸 구성에서 동작 타이밍을 나타내는 타이밍 차트이다. 예를 들어, 제3도에 나타낸, 클럭(CLK)이 입력되는 입력 단자(110), 클럭 버퍼(101), 클럭 버퍼(101)에서 I/O 데이터 버퍼(104)까지의 라인, I/O 데이터 버퍼(104), 데이터(DQ)가 출력되는 출력 단자(112)는, 제5(a)도에 나타낸, 클럭 단자(110), 입력회로(13), 라인(16), 출력회로(14), 및 데이터 단자(12)에 비유될 수 있다. 이 경로에 있어서, 클럭 단자(11)를 통해 입력되는 외부 신호(CLK)는 입력회로(13)와 라인(16)에 의해 지연된 후 출력회로(14)에 신호(clkiz)로서 입력된다. 출력회로(14)는 신호(clkiz)에 따른 출력 동작을 수행한다. 데이터 단자에서 전개되는 출력(DQ)은 신호(clkiz) 뒤에 뒤떨어져 출력된다. 즉, 출력(DQ)은 도시된 바와 같이 외부 신호(CLK) 뒤에 뒤떨어져 출력된다. 상술한 바와 같이, 시간 지연은 시간(tAC 및 tOH)에 영향을 주며, 제조 공정에서 발생되는 반도체장치들 간의 차이, 및 온도를 포함하는 주위 조건 및 공급 전압에 따라 달라진다. 이는 보다 높은 동작 속도에 대한 장애가 된다.
본 발명에 따르면, 특성의 차이, 온도의 변화, 및 공급 전압의 변동에 관계없이, 외부 클럭에 대하여 소정 위상으로 데이터를 출력할 수 있는 반도체장치가 실현될 수 있다.
제6도는 본 발명에 따른 반도체장치의 기본 구성을 나타내는 도면이다.
제6도에 나타낸 바와 같이, 본 발명의 반도체장치는 외부 입력신호를 입력받아서 기준 신호를 출력하는 입력회로(13), 출력타이밍신호를 수신하고 출력타이밍 신호의 타이밍에 따라 출력신호를 출력하는 출력회로(14), 및 출력신호가 외부 입력신호에 대해 소정 위상으로 나타나도록 출력회로(14)로부터 보내진 출력신호를 출력하는 타이밍을 제어하는 출력타이밍 제어회로(20)를 구비한다. 타이밍 제어회로(20)는, 지연의 크기의 사양을 인에이블하고 특정 크기만큼 기준 신호를 지연하며 출력타이밍신호로서 결과적인 신호를 출력회로(14)로 인가하는 지연회로(21), 출력타이밍신호의 위상과 기준 신호의 위상을 비교하는 위상 비교회로(22), 및 위상 비교회로(22)에 의해 수행된 비교 결과에 따라 지연회로(21)에 의해 생기는 지연의 크기를 특정하는 지연제어회로(23)를 포함한다.
본 발명의 반도체장치에서, 출력타이밍 제어회로(20)에 의해 타이밍을 조절하는데 사용되는 지연의 크기는 고정되어 있지 않다. 오히려, 실제 회로에 의해 생기는 신호가 입력회로(13)로부터 출력된 외부 클럭(기준 신호에 비유할 수 있는)에 대하여 소정 위상 관계를 갖도록 하기 위해, 지연의 크기가 조절된다. 반도체장치들 간의 특성의 차이, 온도의 변화, 공급 전압의 변동이 있더라도, 외부 클럭에 대한 출력신호의 위상 관계는 소정 값으로 정확하게 유지될 수 있다.
실제 회로에서 발생하는 지연의 크기와 동등한 크기만큼 지연된 신호가 외부클럭과 비교되어야 한다. 외부 클럭은 반도체장치의 입력회로(13)로 입력되어 증폭 및 다른 프로세싱이 이루어진다. 그러므로, 비교 될 수 있는 외부 클럭은 입력회로로부터 출력된 외부 클럭이고, 실제 외부 클럭에 대하여 입럭회로(13)에서 발생된 지연에 비교되는 위상 차이를 갖는다. 그러므로, 입력회로(13)와 동일한 크기의 지연을 발생하는 더미 입력회로(24)가 포함되고, 출력타이밍신호를 더미 입력회로(24)를 통해 전달함으로써 만들어진 신호는, 입력회로(13)에 의해 일어난 지연의 크기를 상쇄하기 위하여, 입력회로(13)로부터 출력된 외부 클럭과 비교된다.
제6도에 나타낸 구성에서, 지연회로(21)의 출력은 더미 입지회로(24)로 입력된다. 그러므로 위상 비교회로(22)에 의해 외부 클럭과 비교되어야 할 비교 대상신호는 출력회로(14)에서 발생된 지연이 포함되지 않는다. 제어되어야 할 위상 관계는 지연의 보정을 고려하여 결정된다. 출력회로(14)에서 발생된 지연은 다른 어떤 소자에서 발생된 지연보다 크다. 반도체장치간의 특성의 차이, 온도의 변화, 및 공급 전압의 변동이 있을 때, 출력회로(14)에서 발생되는 지연의 크기의 변화는 무시할 수 없을 정도로 크다는 문제가 발생한다.
제7도는 이러한 문제를 설명하는 도면이다. 신호를 외부 클럭(CLK)의 상승에지에 동기하여 출력하기 위한 제어가 이루어진다고 가정한다. 지연회로(21)에서 출력회로(14)로 공급되고 출력회로(14)로부터 신호를 출력하는 타이밍을 정의하기 위해 사용되는 출력타이밍신호는, 출력회로(14)에서 발생되는 지연을 예기하여 클럭(CLK)의 상승 에지를 소정 시간만큼 후속하는 시점에서 상승한다. 출력회로(14)에서 발생되는 지연의 크기가 예견된 값을 가지면, 출력은 클럭(CLK)의 상승 에지에 동기하여 상태 천이를 한다. 그렇지만, 이미 언급한 요인들 때문에, 출력회로(14)에서 발생하는 지연의 크기가 변하면, 출력회로로부터의 신호의 출력타이밍은 클럭(CLK)의 상승 에지에서 변화에 대응하는 시간만큼 벗어난다. 이런 종류의 벗어남을 예견할 때, 마진도 그에 따라 유지되어야 한다. 이는 보다 높은 동작 속도를 실현하는 것을 어렵게 한다.
이런 종류의 문제를 해결하기 위해서, 출력회로(14)의 출력신호는 더미 입력회로(24)로 입력되고 외부 클럭과 위상이 비교된다. 위상을 비교하기 위해서, 출력회로(14)의 출력신호는 상태 천이가 이루어질 것이 요구된다. 정상 동작 중에는, 출력회로(14)는 출력 데이터를 출력한다. 출력 데이터는 고 레벨 또는 저 레벨일 수 있는 변화하는 신호이다. 정상 동작 중에 출력회로(14)의 출력신호의 위상을 외부 클럭의 위상과 비교하기 위해서, 위상 비교회로(22)는 출력신호가 상태 천이를 했는지의 여부를 판정한다. 출력신호가 상태 천이를 했을 때에만, 위상이 비교된다. 출력신호가 상태 천이를 하지 않은 때에는, 지연제어회로(23)는 진행중인 지연의 크기를 유지할 수 있도록 하는 제어를 행한다. 출력신호가 상태 천이를 하지 않았을 때, 출력신호가 외부 클럭에 동기될 때까지 위상 비교회로(22)에 의해 수행된 비교 결과에 따라 제어가 이루어지도록 출력신호가 피드백된다.
다른 구성에서, 초기화는 정상 동작이 시작하기 전에 수행된다. 초기화 중에, 소정 사이클 기간에 상태 천이를 하는 더미 데이터가 출력된다. 더미 데이터는 외부 클럭과 위상이 비교되고, 외부 클럭과 동기될 때까지 더미 데이터가 피드백되어 제어가 이루어진다. 더미 데이터가 외부 클럭과 동기된 후, 지연의 조절된 크기는 유지된다. 더미 데이터가 소정 사이클 기간에 틀림없이 상태 천이를 하므로, 위상 비교회로(22)는 위상을 비교하기 위해서 더미 데이터가 상태 천이를 한 방향을 판정하기만 하면 된다.
제8도에 나타낸 바와 같이, 출력회로(14)와 같은 특성을 갖는 더미 출력회로가 더미 출력회로의 출력신호가 외부 클럭과 위상이 비교될 수 있도록 포함될 수 있다. 제8도에 나타낸 반도체장치는, 더미 출력회로(35)를 포함하며, 지연회로(31)에서 출력된 출력타이밍신호가 더미 출력회로(35)로 입력되며, 더미 출력회로(35)가 출력타이밍신호에 따라 더미 출력신호를 출력하고 더미 출력신호를 더미 입력회로(35)를 경유하여 위상 비교회로(32)로 보내며, 더미 출력신호가 입력회로에서 보내온 외부 클럭과 비교된다는 점에서, 제6도에 나타낸 구성을 갖는 것과 다르다.
제8도에 나타낸 구성에서, 더미 출력회로는 출력회로의 출력신호와는 독립적인 위상을 판정하는데 적합한 신호를 항상 출력할 수 있다. 그러므로 이미 언급한 더미 데이터는 피드백 제어를 목적으로 하는 시간 내내 출력될 수 있다.
본 발명을 동기식 DRAM(SDRAM)에 적응시킨 실시예를 아래에 기술한다. 실시예의 SDRAM은 제1도에 나타낸 전체 구성을 갖는다. 제9도는 실시예의 SDRAM에서 수행되는 읽기 동작에서의 신호 경로를 나타내는 도면이다.
제9도와 제3도의 비교로부터 명백한 바와 같이, 실시예의 SDRAM은 실질적으로 종래 기술의 SDRAM과 동일한 구성을 갖는다. 그러나, 클럭 버퍼(101)의 구성은 다르다. 실시예의 SDRAM에서, 클럭 버퍼(101)는 내부 클럭 발생회로(121)와 출력 타이밍 제어회로(122)를 포함한다. 내부 클럭 발생회로(121)는 종래 기술의 SDRAM에 포함된 클럭 버퍼(101)와 유사하며, 외부 클럭(CLK)으로부터 내부 클럭을 발생하여, 파이프 1 및 파이프 2로 내부 클럭을 공급한다. 출력타이밍 제어회로(122)는 제8도에 나타낸 기본 구성을 갖고 데이터가 외부 클럭(CLK)에 대한 소정 위상으로 나타나도록 출력회로(14)에서 공급된 데이터의 출력타이밍을 제어한다.
제10도는 제 1 실시예에서 출력타이밍 제어회로(122)의 구성을 나타내는 도면으로, 외부 클럭(CLK)이 입력되는 단자(11), 출력회로(14), 및 데이터 출력 단자(12)가 또한 도시되어 있다.
제10도에 나타낸 바와 같이, 제 1 실시예에서 출력타이밍 제어회로는 외부 클럭 입력 단자(11)를 통해 입력된 외부 클럭(CLK)을 수신하는 입력회로(13), 입력회로(13)로부터 입력된 클럭(CLK)을 지연하여 출력회로(14)로부터의 데이터 출력타이밍을 정의하는 출력 클럭을 발생하는 지연 잠금 루프(DLL), 입력회로(13)와 동일한 회로 구성을 갖는 더미 입력회로(34), 출력회로(14)와 등가의 회로 구성을 갖는 더미 출력회로(37), DLL(40)과 출력회로(14)를 접속하는 신호선(16)과 등가인, DLL(40)과 더미 출력회로(47)를 접속하는 더미 신호선(36), 및 데이터 출력 단자(12)에 접속되는 예견된 부하와 등가인 부하를 갖는 더미 출력 부하(38)를 구비한다.
입력회로(13)는 정전 방어 회로(ESD)(131), 클럭(CLK)을 증폭하는 전류 미러(132), 래치(133), 클럭 제어회로(134), 1/N 분주기(135)를 포함한다. 입력회로(13)는 1/N 분주기(135)를 제외하고는 널리 이용되는 외부 클럭 입력회로와 동일하다. 1/N 분주기(135)는 나중에 설명된다. 여기서는, 그 상세한 설명을 생략한다. 더미 입력회로(35)는 입력회로(13)와 마찬가지로, 더미 ESD(341), 더미 전류 미러(342), 더미 래치(343), 더미 클럭 제어회로(344)를 포함한다. 회로들은 입력회로(13)에서와 동일한 회로 구성들을 갖는다. 더미 입력회로에서 발생되는 신호의 지연의 크기는 입력회로에서 발생되는 것과 같다.
DLL(40)은 클럭 제어회로(134)로부터 입력된 신호를 소정 크기만큼 지연시키는 지연회로(41a), 1/N 분주기(135)로부터 입력된 신호를 소정 값만큼 지연시키는 더미 지연회로(41b), 1/N 분주기(135)로부터 보내진 신호를 더미 클럭 제어회로(344)로부터 보내진 신호와 비교하는 위상 비교회로(42), 위상 비교회로(42)에 의해 수행된 비교 결과에 따라 지연회로(41a)와 더미 지연회로(41b)에 의해 발생된 지연의 크기를 특정시키는 지연제어회로(43)를 포함한다.
제11(a)도 내지 제11(b)도는 지연회로(41a)와 더미 지연회로(41b)의 회로 구성과, 동작 파형을 나타내는 도면이다. 제11(a)도는 1비트를 취급하는 지연회로의 회로 구성을 나타내고, 제11(c)도는 1비트를 취급하는 지연회로가 복수의 스테이지로 접속되어 있는 회로 구성을 나타내고, 접속된 지연회로들의 동작을 설명하며, 제11(b)도는 1비트를 취급하는 지연회로의 동작을 나타내는 타이밍 차트이다.
제11(a)도에 나타낸 바와 같이, 1비트를 취급하는 지연회로는 2개의 NAND 회로(410, 402), 인버터(403)로 구성된다. 1비트를 취급하는 지연회로의 동작을 제11(b)도를 참조하여 설명한다. 입력(ΦE)은 활성화 신호이다. 입력(ΦE)이 하이로 되면, 지연회로가 동작한다. 제11(b)도에서, 입력(ΦE)은 하이이므로, 수신이 인에이블된다. 신호(IN)는 1비트를 취급하는 지연회로에 공급되는 입력신호이다. 신호(ΦN)는 지연회로의 복수의 스테이지에서 오른쪽 지연회로로부터 공급되는 입력신호이다. 신호(OUT)는 1비트를 취급하는 지연회로로부터 보내진 출력신호이다. 파형(4a 1 및 4a-2)은 제11(a)도에 나타낸 회로 구성에서 관련된 내부 단자에 나타나는 파형들이다. 출력신호(OUT)는 왼쪽 지연회로로 공급되는 신호(ΦN)로서 작용한다.
신호(ΦN)가 로우이면, 신호(OUT)는 로우로 유지된다. 신호(ΦN)가 하이이고 신호(ΦE)가 로우이면, 신호(OUT)가 하이이다. 신호(ΦN)가 하이이고 신호(ΦE)가 하이일 때, 입력신호(IN)가 로우이면, 신호(OUT)는 하이가 된다. 신호(IN)가 하이이면, 신호(OUT)는 로우가 된다. 제11(b)도에서, 신호(ΦE)는 하이이고 신호(ΦN)는 하이이다. 신호(IN)가 상승, 즉 로우에서 하이로 천이할 때, 입력신호(IN)는 NAND 게이트(401 및 402)와 인버터(403)를 통해 전송되는 동안에 반전된다. 그 결과 출력(OUT)이 제공된다.
제11(c)도는 각각 1비트를 취급하고, 실제 지연회로를 구성하기 위해 직렬로 접속되는 지연회로의 스테이지가 복수개 있는 예를 나타낸다. 단지 3스테이지만이 도시되었다. 그러나, 실제로, 지연회로의 복수의 스테이지는 직렬로 되어 있다. 활성화 신호(ΦE)가 전송되는 신호선이 각 회로 요소마다 제공된다. 즉, 복수의 신호선들(ΦE-1, ΦE-2, ΦE-3)이 있다. 신호들은 지연제어회로(43)에 의해 제어된다.
제11(c)도에서, 신호(ΦE-2)가 하이로 되어 중앙에 위치한 1비트를 취급하는 지연회로가 활성화된다. 이 경우에, 입력신호(IN)가 로우에서 하이로 천이할 때, 1비트를 취급하는 왼쪽 지연회로와 1비트를 취급하는 오른쪽 지연회로로 인가되는 신호(ΦE-1 및 ΦE-3)가 로우이므로, 입력신호(IN)는 NAND 회로(401-1 및 401-3)에 의해 각각 차단된다. 1비트를 취급하는 활성화된 중앙 지연회로에 인가되는 신호(ΦE-2)는 하이이다. 그러므로 입력신호(IN)는 NAND 회로(401-2)를 통과한다. 1비트를 취급하는 오른쪽 지연회로의 출력(OUT)이 하이이므로, 입력신호(IN)는 NAND 회로(402-2)를 통과하여 출력 단자(OUT)로 로우 레벨 신호로서 전달된다. 상기한 바와 같이, 오른쪽 지연회로의 출력(OUT), 즉, 신호(ΦN)가 로우일 때, 중앙 지연회로의 출력(OUT)은 항상 로우이다. 로우 레벨 신호는 NAND 회로와 1비트를 취급하는 왼쪽 지연회로의 인버터로 전송되고, 최종 신호(OUT)로서 페치된다.
그리하여 입력신호(IN)는 접힌 경로를 따라 전달되면서 1비트를 취급하는 활성화된 지연회로를 경유하여 전송되고, 최종적으로 신호(OUT)로서 페치된다. 하이로 구동된 지연회로용 활성화 신호(ΦE)에 따라, 지연의 크기가 제어될 수 있다. 1비트를 취급하는 지연회로에 의해 발생되는 지연의 크기는 신호가 NAND 회로와 인버터를 통과하는데 요구되는 총 신호 전파 시간으로 결정된다. 이 시간은 DLL의 단위 지연 시간으로서 간주된다. 총 지연 시간은 1비트를 취급하는 지연회로에 의해 발생되는 지연의 크기를 신호가 통과하는 스테이지의 수와 곱셈함으로써 계산된다.
제12도는 지연제어회로의 회로 구성을 나타내는 도면이고, 제13도는 그 동작을 나타내는 타이밍 차트이다. 제12도에 나타낸 바와 같이, 지연제어회로는 점선에 의해 둘러싸인 1비트를 취급하는 지연제어회로(430-2)를 갖는데, 다수의 복수 스테이지의 지연회로에 접속되어 있다. 각 스테이지의 출력은 지연회로의 각 스테이지로 인가되는 활성화 신호(ΦE)이다.
1비트를 취급하는 지연제어회로(430-2)는 NAND 회로(432-2)와 인버터(433-2)로 구성된 플립플롭의 양 단자에 서로 직렬로 접속되어 있는 트랜지스터들(435-2, 437-2, 438-2 및 439-2)을 갖고, 또한 NOR 회로(431-2)를 포함한다. 트랜지스터(438-2)의 게이트는 선행 스테이지의 지연제어회로의 단자(5a-2)에 접속되어 있다. 트랜지스터(439-2)의 게이트는 후속 스테이지의 지연제어회로의 단자(5a-5)에 접속되어 있다. 그리하여, 선행 및 후속 스테이지에 의해 제공되는 신호들이 수신된다. 카운트 업 동작에 사용되는 세트 신호들(ΦSE 및 ΦSO)이 지연제어회로의 하나 걸러마다 교호로 인가된다. 카운트 다운 동작에 사용되는 리세트 신호들(ΦRE 및 ΦRO)이 지연제어회로의 하나 걸러마다 교호로 인가된다. 도시된 바와 같이, 중앙에 위치하는 1비트를 취급하는 지연제어회로(430-2)에서, 트랜지스터(435-2)는 신호(ΦSO)가 전달되는 신호선에 접속되어 있고 트랜지스터(437-2)는 신호(ΦRO)가 전달되는 신호선에 접속되어 있다. 지연제어회로(430-2)의 양측상에 지연제어회로의 등가 트랜지스터들이 신호선들(ΦSE 및 ΦRE)에 접속되어 있다. 왼쪽 지연제어회로의 단자(5a-1) 및 중앙 지연제어회로의 단자(5a-4)에 나타나는 신호들은 NOR 회로(431-2)에 입력된다. 신호(ΦR)는 지연제어회로를 리세트하는 신호이다. 전원 공급이 시작된 후, 신호(ΦR)는 일시적으로 로우로 구동된다. 그 후, 신호(ΦR)는 하이로 고정된다.
제13도는 제12도에 나타낸 지연제어회로의 동작을 나타내는 도면이다.
먼저, 신호(ΦR)는 일시적으로 로우로 구동된다. 단자들(5a-1, 5a-3 및 5a-5)에서의 전위는 하이로 구동된다. 단자들(5a-2, 5a-4 및 5a-6)은 로우로 리세트된다. 카운트 업 동작에서, 카운트 업 신호(ΦSE 및 ΦSO)는 반복적으로 교호로 하이와 로우가 된다. 신호(ΦSE)가 로우에서 하이로 천이하면, 단자(5a-1)는 접지되어 그 전위가 로우로 구동되고, 단자(5a-2)에서의 전위가 하이로 구동된다. 단자(5a-2)에서의 전위가 하이로 구동되면, 신호(ΦE-1)가 하이에서 로우로 천이한다. 이 상태는 플립플롭에 의해 래치된다. 신호(ΦSE)가 다시 로우가 되더라도, 출력(ΦE-1)은 로우로 유지된다. 단자(5a-1)에서의 전위가 로우로 구동되면, 출력(ΦE-2)이 로우에서 하이로 천이한다. 단자(5a-2)에서의 전위가 하이로 구동되므로, 트랜지스터(438-2)가 턴 온된다. 신호(ΦSO)가 로우에서 하이로 천이하면, 단자(5a-3)가 접지되어 그 전위가 로우로 구동되고, 단자(5a-4)에서의 전위가 하이로 구동된다. 단자(5a-4)에서의 전위가 하이로 구동되면, 신호(ΦE-2)가 하이에서 로우로 천이한다. 이 상태는 플립플롭에 의해 래치되므로, 신호(ΦSO)가 다시 로우가 되더라도, 출력(ΦE-2)은 로우로 유지된다. 단자(5a-3)에서의 전위가 로우로 구동되면, 출력(ΦE-3)은 로우에서 하이로 천이한다. 도면에서. 펄스들(ΦSE 및 ΦSO)중 단지 하나만이 출력된다. 다단의 지연제어회로가 접속되어 있으므로, 신호(ΦSE 및 ΦSO)가 반복적으로 교호로 하이와 로우가 되더라도, 출력(ΦE)이 하이가 되는 스테이지가 연속적으로 우측으로 시프트된다. 위상 비교회로(42)에 의해서 수행된 비교 결과로부터 지연의 크기가 증가되어야 한다고 판단될 때, 펄스들(ΦSE 및 ΦSO)이 교호로 입력된다.
카운트 업 신호들(ΦSE 및 ΦSO)과 카운트 다운 신호들(ΦRE 및 ΦRO)이 출력되지 않는, 즉 로우로 남아 있는 상태가 유지되면, 출력(ΦE)이 하이가 되는 스테이지가 고정된다. 위상 비교회로(42)에 의해 수행된 비교의 결과로부터 지연의 크기가 변하지 않아야 된다고 판단되면, 펄스들(ΦSE, ΦSO, ΦRE 및 ΦRO)이 입럭되지 않는다.
카운트 다운 동작에서, 펄스들(ΦRE 및 ΦRO)이 교호로 입력된다. 카운트 업 동작과는 반대로, 출력(ΦE)이 하이로 되는 스테이지가 왼쪽으로 연속적으로 시프트된다.
상술한 바와 같이, 제12도에 나타낸 지연제어회로에서, 출력(ΦE)이 하이로 되는 스테이지는 펄스들의 입력에 따라 하나씩 시프트될 수 있다. 제11(c)도에 나타낸 지연회로가 출력(ΦE)을 사용하여 제어될 때, 지연의 크기는 하나의 단위값 만큼씩 증가되거나 감소될 수 있다.
지연회로와 지연제어회로를 보다 상세히 설명한다. 제 1 실시예에서, 제11(c)도에 나타낸 회로는 지연회로로서 사용되고 제12도에 나타낸 것과 같은 지연제어회로가 지연회로를 제어하기 위해 사용된다. 지연의 크기를 단위값만큼씩 변화시킬 수 있는 회로를 실현하기 위해서, 일반적으로 서로 직렬로 접속된 복수의 신호경로를 갖는 지연선을 사용하여 복수의 신호 경로의 부분을 따라 신호를 선택적으로 출력함으로써 지연의 크기를 특정시킬 수 있다. 이런 종류의 지연선에 있어서, 지연의 크기를 변경하기 위하여 신호가 출력되는 하나의 신호 경로가 인접 경로로 시프트되는 천이 상태에서도 신호 경로들중 어느 하나도 선택되지 않는 것은 피해야만 한다. 그러므로 지연선을 제어하는 지연제어회로는 천이 상태에서도 신호 경로들중 어느 하나를 특정하여 신호를 출력할 것이 요구된다. 제12도에 나타낸 지연제어회로의 각 스테이지는 2개의 상보 신호를 출력한다. 즉, NAND 회로의 출력과 인버터의 출력이 상호 보완적이다. 어느 스테이지로 끝나는 스테이지들은 한 상태의 상보 신호를 출력하고 후속되는 스테이지들은 반전된 상보 신호를 출력한다. 반전된 상보 신호들이 처음 출력되는 스테이지는 연속적으로 시프트된다. 달리 말하면, 제12도에 나타낸 지연제어회로는 시프트 레지스터와 같은 방법으로 동작한다. 제12도에 나타낸 회로 구성에서, 시프트 레지스터의 각 스테이지에서 NOR 회로는, 한 스테이지에서 출력되는 상보 신호의 하나와 인접 스테이지에서 출력되는 상보 신호 중 하나에 대한 NOR를 산출하고, NOR 회로의 출력은 제11(c)도에 나타낸 각 스테이지의 선택된 신호선상에 위치한다. MOS 트랜지스터에서, 하강 즉 로직 “하이”상태에서 로직 “로우”상태로의 천이는 상승 즉 로직 “로우”에서 로직 “하이”로의 천이보다 빠르다. 제12도에 나타낸 회로 구성에서, 입력이 로직 “로우”상태인 NOR 회로의 출력은 지연선의 선택된 위치를 나타낸다. NOR 회로의 입력들 중 하나가 로직 “하이” 상태로 서서히 변한다. 지연선의 다음 선택 위치를 나타내는 NOR 회로의 입력의 로직 “하이” 상태는 로직 “로우” 상태로 보다 빨리 변한다. 선택 위치를 나타내는 NOR 회로의 출력이 선택된 위치를 나타내는 것을 미리 멈추기 전에, 다음 선택 위치를 나타내는 또 다른 NOR 회로의 출력이 선택 위치를 나타내기 시작한다. 그리하여, 어떠한 NOR 회로도 선택 위치를 나타내지 않게 되는 상태를 회피할 수 있다.
제14도는 선택 위치를 나타내는 NOR 회로가 제12도에 나타낸 지연제어회로에서 연속적으로 시프트될 때 일어나는 출력의 변화를 나타내는 도면이다. 나타낸 바와 같이, 이전 선택기 신호가 하강하기 전에, 다음 선택기 신호가 상승한다. 지연선의 경로가 선택되지 않는 문제는 발생하지 않게 될 것이다.
또 다른 상상할 수 있는 지연제어회로는, 예를 들어, 제12도에 나타낸 바와 같은 회로 구성에서 노드들(5a-2 및 5a-3)과 노드들(5a-4 및 5a-5)을 그의 입력 단자들로서 갖는 AND 회로들이 포함되고, AND 회로들의 출력들이 신호(ΦE-1 및 ΦE-2)로서 제공되도록 한다. 이 회로는 모든 AND 회로들의 출력들이 천이 상태에서 로우라는 문제점을 갖는다.
제15도는 제12도에 나타낸 회로 구성에서 NOR 회로들을 AND 회로들(NAND 회로와 인버터의 조합)로 대체한 회로 구성의 예를 나타내는 도면이다. 이 회로 구성에서, AND 회로의 입력들은 하나의 스테이지로부터 출력되는 상보 신호의 하나와 인접 스테이지에 후속하는 스테이지로부터 출력되는 상보 신호들중 다른 하나이다. 이 회로 구성에 의해, 2개의 인접한 AND 회로들의 출력은 동시에 하이로 구동된다. 즉, 선택 위치를 나타낸다. 선택 위치를 나타내는 2개의 AND 회로는 인접 회로들로 하나씩 시프트된다. 그러므로 2개의 AND 회로들의 출력들중 하나는 하이로 유지된다. AND회로들이 모두 선택 위치를 나타내지 않는 상태를 피할 수 있다. 2개의 AND 회로의 출력들이 하이일 때, 제11(c)도에 나타낸 지연선에서 2개의 경로는 동시에 활성화된다. 그러므로 신호의 파형은 약간 변형된다. 그러나, 변형은 한 스테이지에서의 지연의 크기가 작은 한 무시할 수 있다.
위상 비교회로(42)는 위상 비교기 및 증폭기의 2개의 회로로 구성된다. 제16도는 위상 비교기의 회로 구성을 나타내는 도면이고, 제17(a)도 내지 제17(c)도는 위상 비교기의 동작을 나타내는 타이밍 차트이고, 제19도는 증폭부의 동작을 나타내는 타이밍 차트이다.
제16도에는, 위상 비교회로(42)에 의해 비교되는 출력신호(Φout)와 외부 클럭(Φext)이 나타나있다. 출력(Φout)의 위상은 클럭(Φext)의 위상을 기준으로 판단된다. 출력신호들(Φa 내지(Φe)이 증폭부로 공급된다. 제16도에 도시한 바와 같이, 위상 비교기는 각각 2개의 NAND 회로들로 구성된 플립플롭들(421 및 422), 플립플롭들의 상태를 래치하는 래치들(425 및 426), 래치용 활성화 신호를 발생하는 회로(424), 및 외부 클럭(Φext)의 위상의 허용값을 제공하고 1 지연하는 지연회로(423)로 구성되어 있다.
제17(a)도는 비교 대상 신호(Φout)가 비교 기준 신호(Φext)보다 앞서고 신호(Φout)가 신호(Φext)보다 먼저 로우에서 하이로 천이하는 상황을 나타낸다. 신호들(Φout 및 Φext)이 모두 로우이면, 플립플롭들(421 및 422)의 단자들(6a-2, 6a-3, 6a-4 및 6a-5)에서의 전위는 하이이다. 출력(Φout)이 로우에서 하이로 천이하면, 단자(6a-2 및 6a-4)가 하이에서 로우로 천이한다. 그런 다음, 신호(Φext)가 로우에서 하이로 천이한다. 1 지연에 대응되는 시간이 지난 다음, 단자(6a-1)는 로우에서 하이로 천이한다. 그러나, 플립플롭들 간의 전위들이 이미 확정되어 있으므로, 천이는 발생하지 않는다. 단자(6a-2)가 로우이고, 단자(6a-3)가 하이이며, 단자(6a-4)가 로우이고, 단자(6a-5)가 하이이다. 신호(Φext)가 로우에서 하이로 천이하면, 회로(424)의 출력신호(Φa)가 로우에서 하이로 천이한다. 하이 레벨 펄스가 단자(6a-6)에 일시적으로 인가된다. 단자(6a-6)가 래치들(425 및 426)의 NAND 회로들에 접속되어 있으므로, NAND 회로들이 일시적으로 활성화된다. 그러므로, 플립플롭들(421 및 422)간의 전위는 래치들(425 및 426)로 페치된다.
결국, 출력신호(Φb)는 하이가 되고, 출력신호(Φc)는 로우가 되고, 출력신호(Φd)는 하이가 되고, 출력신호(Φe)는 로우가 된다.
다음으로, 제17(b)도는 비교 대상 신호(Φout)가 비교 기준 신호(Φext)와 실질적으로 위상이 일치하고 신호(Φout)가 신호(Φext)와 실질적으로 동시에 로우에서 하이로 천이하는 상황을 나타낸다. 신호(Φout)는 신호(Φout)의 상승 시점과 단자(6a-1)에서의 전위의 상승 시점 사이의 시간 이내에 로우에서 하이로 천이한다. 이 경우에, 신호(Φext)가 로우에서 하이로 천이할 때, 플립플롭(421)의 단자(6a-3)에서의 전위는 로우에서 하이로 천이한다. 그렇지만, 플립플롭(422)의 단자(6a-1)에서의 전위는 로우로 남고 단자(6a-4)에서의 전위는 하이에서 로우로 천이한다. 그 후, 단자(6a-1)에서의 전위는 하이에서 로우로 천이한다. 그러나, 플립플롭(422)의 상태가 이미 결정되어 있으므로, 천이는 일어나지 않는다. 그 후, 단자(6a-6)는 일시적으로 하이로 구동되고, 그 상태가 래치에 의해 래치된다. 결국, 출력신호(Φb)가 로우가 되고, 출력신호(Φc)가 하이가 되고, 출력신호(Φd)가 하이가 되고, 출력신호(Φe)가 로우가 된다.
제17(c)도는 비교 대상 신호(Φout)가 비교 기준 신호(Φext)보다 뒤쳐지고, 신호(Φout)가 신호(Φext)보다 늦게 로우에서 하이로 천이하는 상황을 나타낸다. 이 경우에, 신호(Φext)는 플립플롭들(421 및 422)이 상태 천이하게 한다. 단자들(6a-3 및 6a-5)에서의 전위가 하이에서 로우로 천이한다. 결국, 출력신호(Φb)가 로우가 되고, 출력신호(Φc)가 하이가 되고, 출력신호(Φd)가 로우가 되고, 출력신호(Φe)가 하이가 된다.
그리하여, 신호(Φext)의 상승 시점을 기준으로 사용하여 신호(Φout)가 빨리 하이가 되는지, 거의 동시에 하이가 되는지, 또는 나중에 하이가 되는지를 검출하는 것이 가능하게 된다. 검출 결과는 출력신호들(Φb, Φc, Φd 및 Φe)을 특정값으로 설정함으로써 래치된다. 그 값들에 기초하여, 카운트 업 또는 카운트 다운 동작이 지연제어회로의 스테이지를 선택하기 위해서 수행되어야만 하는지를 결정한다.
제18도는 위상 비교회로(42)의 증폭부의 회로 구성을 나타내는 도면이다.
증폭부는 JK 플립플롭(427)과, NAND 회로들 및 인버터로 구성된 증폭기(428)의 2개의 블록으로 구성된다. JK 플립플롭(427)은 제16도의 위상 비교기로부터 신호(Φa)를 입력한다. 신호(Φa)가 로우인지 하이인지에세 따라, 단자(7a-9 및 7a-11)에서의 전위가 반복적으로 교호로 로우 및 하이가 된다. 증폭기(428)는 신호들(Φb 내지 Φd)에 따라 JK 플립플롭(427)의 출력신호를 증폭하여 출력한다.
먼저, JK 플립플롭(427)의 동작을 제19도의 타이밍 차트를 참조하여 설명한다. 신호(Φa)가 시점(T1)에서 하이에서 로우로 천이하면, 노드(7a-10)에서의 전위는 로우에서 하이로 천이한다. 단자(7a-1)에서의 전위의 상태 천이에 의해, 단자(7a-1, 7a-6 및 7a-7)에서의 전위가 상태 천이한다. 그렇지만, 신호(Φa)가 로우이므로, 노드(7a-8)에서의 전위는 상태 천이를 하지 않는다. 따라서, 출력(7a-9)은 상태 천이를 하지 않는다. 출력(7a-11)만이 로우에서 하이로 천이한다. 그 후, 신호(Φa)가 시점(T2)로우에서 하이로 천이하면, 노드(7a-8)에서의 전위가 시점(T1)에서와는 반대로 하이에서 로우로 천이한다. 노드(7a-10)에서의 전위는, 단자(7a-7)에서의 전위가 상태 천이를 하지 않기 때문에, 상태 천이를 하지 않는다. 출력(7a-11)이 상태 천이를 하지 않는 반면에, 출력(7a-9)은 로우에서 하이로 천이한다. 그리하여, JK 플립플롭(427)의 출력들(7a-9 및 7a-11)은 신호(Φa)의 상태 천이에 응답하여 반복적이고 교호적으로 하이 및 로우가 된다.
다음에, 증폭기(428)의 동작을 제20도 내지 제22도를 참조하여 설명한다. 제20도는 비교 대상 신호(Φout)가 비교 기준 신호(Φext)의 상승 보다 빨리 로우에서 하이로 천이하는 상황을 나타낸다. 위상 비교기로부터 하이가 되고, 입력신호(Φc)는 로우가 되고, 입력신호(Φd)는 하이가 되고, 입력신호 (Φe)는 로우가 된다. 따라서, 단자(7a-12)에서의 전위는 하이로 고정되고 단자(7a-13)에서의 전위는 로우로 고정된다. 신호들(ΦSO 및 ΦSE)은 JK 플립플롭의 상태에 따라서 상태 천이를 한다. 그러나, 신호들(ΦRO 및 ΦRE)은, 단자(7a-13)에서의 전위가 로우이므로 상태 천이를 하지 않는다.
제21도는 비교 대상 신호(Φout)와 비교 기준 신호(Φext)가 로우에서 하이로 거의 동시에 천이하는 상황을 나타낸다. 위상 비교기로부터 입력된 신호(Φb)는 로우이고, 입력신호(Φc)는 하이이고, 입력신호(Φd)는 하이이고, 입력신호(Φe)는 로우이다. 따라서, 단자(7a-12 및 7a-13)에서의 전위는 로우로 고정된다. JK 플립플롭의 출력은 증폭기의 출력에 영향을 주지 않으며, 신호들(ΦSO, ΦSE, ΦRO 및 ΦRE)은 로우로 유지된다.
제22도는 비교 대상 신호(Φout)가 비교 기준 신호(Φext)보다 늦게 로우에서 하이로 천이하는 상황을 나타낸다. 이 경우에, 위상 비교기로부터 입력된 신호(Φb)는 로우이고, 입력신호(Φc)는 하이이고, 입력신호(Φd)는 로우이고, 입력신호(Φe)는 하이이다. 따라서, 단자(7a-12)에서의 전위는 로우로 고정되고, 단자(7a-13)에서의 전위는 하이로 고정된다. 신호들(ΦRO 및 ΦRE)은 JK 플립플롭의 상태에 따라서 상태 천이를 한다. 신호들(ΦSO 및 ΦSE)은 단자(7a-13)에서의 전위가 로우이므로 상태 천이를 하지 않는다.
제23도는 출력회로(14)의 회로 구성을 나타내는 도면이다.
제23도에서, 신호들(Data1 및 Data2)은 셀 어레이(115)로부터 읽혀진 저장된 데이터 항목들에 관련되고 센스 증폭기(117), 데이터 버스 증폭기(119), 및 데이터 버스 제어회로(120)를 경유하여 출력된다. 출력 데이터가 하이이면, 신호들(Data1 및 Data2)은 로우이다. 출력 데이터가 로우이면, 신호들(Data1 및 Data2)은 하이이다. 출력 데이터가 하이도 아니고 로우도 아닌 하이임피던스를 나타낼 수 있다. 이 경우에, 데이터 버스 제어회로(120)는 신호(Data1)를 하이로 하고 신호(Data2)를 로우로 한다. 신호(Φoe)는 지연회로(40)의 출력신호이다. 신호(Φoe)에 따라서, 출력회로의 출력타이밍이 제어된다. 신호(Φoe)가 하이가 되면, 신호(Data1 및 Data2)로 표시되는 정보는 데이터 출력 단자(14)를 통해 출력된다. 데이터 출력 단자(14)를 통해 하이 레벨 신호를 출력하기 위해서, 신호(Φoe)는 로우에서 하이로 천이하고, 노드(8a-1)에서의 전위는 로우가 되고, 노드(8a-2)에서의 전위는 하이가 되고, 트랜스퍼 게이트들은 턴 온된다. 그러므로 신호들(Data1 및 Data2)은 노드(8a-3 및 8a-6)를 통해 전송된다. 따라서, 단자(8a-5)에서의 전위가 로우로 구동되고, 단자(8a-8)에서의 전위는 하이로 구동된다. n 채널 트랜지스터는 턴오프되는데 반하여, 출력용 p 채널 트랜지스터는 턴 온된다. 하이 레벨 출력이 데이터 출력 단자(14)에 나타난다. 신호(Φoe)가 로우로 구동되면, 트랜스퍼 게이트가 턴 오프된다. 이전 출력 상태가 유지된다.
제24도는 더미 출력 부하로서 작용하는 용량성 장치(38)와 함께 더미 출력회로(37)의 회로 구성을 나타내는 도면이다. 제25(a)도 및 제25(b)도는 더미 출력회로(37)의 동작을 나타내고, 내부 클럭과 단자(8a-9)에 나타나는 더미 출력신호와의 관계를 나타내는 도면들이다. 제25(a)도는 1/N 분주기(135) 없이 수행되는 동작을 나타낸다. 제25(b)도는 분주비가 4로 설정되어 수행되는 동작을 나타낸다.
제23도에 나타낸 출력회로(14)로부터 알 수 있는 바와 같이, 더미 출력회로(37)는 출력회로(14)와 유사한 회로 구성을 갖는다. 출력회로(14)와는 달리, 더미 출력회로는 출력 데이터를 필요로 하지 않는다. 그러므로, 트랜스퍼 게이트를 통해 입력되는 신호들은 로우로 고정된다. 데이터 출력에서는, 더미 출력(8a-9)이 틀림없이 하이가 된다. 클럭(Int-CLK)은 더미 출력회로의 출력타이밍을 제어하는 트랜스퍼 게이트를 열거나 또는 닫는데 사용되고 피드백 인버터를 포함하는 NAND 회로의 단자들의 하나로 입력된다. 제25(a)도에 도시한 바와 같이, 클럭(Int-CLK)이 하이가 되면, 더미 출력(8a-9)은 출력회로(14)와 같은 동작을 통해서 하이로 구동된다. 클럭(Int-CLK)이 다시 로우가 되면, 트랜스퍼 게이트가 닫히고 노드들(8a-3 및 8a-6)에서의 전위들은 하이로 구동된다. 더미 출력(8a-9)은 로우로 구동된다.
제25(a)도는 1/N 분주기(135)없이 달성되는 파형들을 나타낸다. 클럭(Int-CLK)은 외부 클럭(CLK)과 같은 사이클을 갖는다. 제25(a)도에서, 더미 출력 부하(38)의 커패시턴스는 매우 작다. 실제로, SDRAM의 출력회로가 접속되는 라인의 커패시턴스 또는 구동되는 장치의 커패시턴스에 대응되는 커패시턴스를 갖는 부하가 포함되어야만 한다. 더미 출력(8a-9)의 상승 및 하강 시간은 길게 변한다. 더미 출력회로의 동작은 더미 출력(8a-9)의 상승 및 하강 시간에 의해 제한된다. 외부 클럭(CLK)의 사이클이 짧아지면, 더미 출력회로는 동작하지 않을 수 있다.
이 실시예에는, 제10도에 도시한 바와 같이, 1/N 분주기(135)가 포함된다. 1/N 분주기(135)는 래치(133)의 출력의 주파수의 약수를 계산하고, 외부 클럭에 대하여 제25(b)도에 도시한 클럭(Int-CLK)을 발생한다. 클럭(Int-CLK)이 4개의 외부 클럭 펄스마다 외부 클럭의 한 사이클 동안 하이가 된다. 더미 출력회로용 클럭(Int-CLK)을 사용하면, 더미 출력회로가 동작되는 주파수가 더미 출력의 상승 및 하강 시간에 의해 제한될 수 있다는 문제점을 회피할 수 있다.
1/N 분주기(135)가 포함될 때, 더미 출력(8a-9)은 제25(b)도에 나타낸 파형을 갖는다. 위상 비교회로(42)는 외부 클럭의 4 사이클마다 한 번씩 더미 출력의 위상과 외부 클럭의 위상을 비교한다. 따라서 전력 소모가 감소된다.
제 1 실시예의 SDRAM의 구성 소자들을 지금까지 설명하였다. 제 1 실시예의 SDRAM에서, 지연회로(41a 또는 41b)에 의해 발생되는 지연의 크기를 특정하기 위해서는, 초기 위치를 특정하기 위해 리세트가 수행된다. 그 후, 선택 위치가 소정 위상 관계를 달성하기 위해서 위상의 비교 결과에 기초하여 한 스테이지씩 시프트된다. 그러므로 전원 공급이 켜지는 시간에서 지연의 크기가 리세트된 후 지연의 최적 크기를 특정할 때까지 약간의 시간이 필요하게 된다. 그러므로, 제 1 실시예의 SDRAM을 채용하면, 외부 클럭이 소정 수의 펄스 동안 인가될 수 있도록 파워 공급이 켜진 후에 소정의 초기화 기간이 준수되어야만 한다.
제 1 실시예의 SDRAM에서는, 내부 프로세싱 시스템은 연속적으로 프로세싱을 수행하는 복수의 파이프들로 나눌 수 있다. 파이프들은 병렬로 동작한다. 상기 설명에서는 출력 동작만을 언급했다. 입력 동작도 또한 파이프라인화된다. 그러므로 데이터의 입력 또는 출력은 고 주파수 외부 클럭에 동기하여 수행될 수 있다. 전송률은 급격히 개선된다.
상술한 바와 같이, 제 1 실시예의 SDRAM에서, 데이터의 출력타이밍은, 데이터가 외부 클럭에 대해 소정 위상을 나타내도록 제어된다. 온도 또는 공급 전압이 SDRAM의 사용 중에 변화하여도, 데이터는 항상 외부 클럭의 소정 위상에 동기하여 출력된다. 더욱이, 입력회로 및 출력회로들에 등가인 더미 회로들이 포함된다. 입력 및 출력회로들에서 발생하는 지연의 크기들의 변화를 고려하여, 외부 클럭에 대하여 소정 위상이 달성될 수 있도록 제어된다. 그리하여, 위상 관계는 매우 정확하게 제어될 수 있다. 이는 전송률을 더욱 개선하는 결과를 가져온다.
현존하는 반도체장치에서, 출력신호 및 다른 신호들의 레이팅은 또 다른 반도체장치와 호환될 수 있도록 규정되어 있다. SDRAM 또는 SDRAM에 조합되어 사용되는 반도체장치는 일반적으로 “저 전압 트랜지스터 트랜지스터 로직(LVTTL: Low VoltagETransistor Transistor Logic)”과 “시리즈 스텁 터미네이션 로직(SSTL: Series Stub Termination Logic)”의 2개의 표준의 하나를 채택한다. 어떤 SDRAM에서는, 2개의 표준중 어느 하나에 따라 데이터를 출력할 수 있는 출력회로를 포함하고, 출력회로를 2개의 표준중 어느 하나로 설정하기 위하여 선택 신호가 외부에서 입력된다. 출력회로가 출력이 서로 다른 표준중 하나에 따라 제공될 수 있도록 하기 위해 모드들중 하나로 스위치되면, 출력회로의 특성도 스위칭에 따라 변화된다. 이미 언급한 바와 같이, 출력회로에서 발생하는 지연의 크기의 변화는 매우 크기 때문에, 출력회로에 등가인 더미 출력회로를 포함시키고 위상 비교를 위해 더미 출력회로를 통과한 신호를 사용하는 것이 중요하다. 출력회로의 특성이 스위칭에 따라 변하면, 더미 출력회로의 특성도 그에 따라 변해야 한다. 제 2 내지 제 4 실시예에는 출력회로의 특성이 스위칭에 의해 변화될 수 있는 SDRAM의 실시예들이다.
제26도는 제 2 실시예의 SDRAM에서 더미 출력회로의 회로 구성을 나타내는 도면이다. 제 2 실시예의 SDRAM은 더미 출력회로를 제외하고는 제 1 실시예에서와 같은 구성 소자들을 갖는다.
제24도와 비교해서 알 수 있는 바와 같이, 제 2 실시예의 SDRAM에서의 더미 출력회로와 제 1 실시예에서와의 차이는, 각각 n 채널 트랜지스터 및 p 채널 트랜지스터로 구성된 2개의 드라이버, 즉 LVTTL용 드라이버(371)와 SSTL용 드라이버가 포함되어 있고, 어느 드라이버가 선택되어야 하는지를 지시하는 선택 신호(cttz)가 n 채널 트랜지스터 및 p 채널 트랜지스터의 게이트들에 접속되어 있는 NAND 회로들 및 NOR 회로들에 입력된다는 것이다. LVTTL용 드라이버(371)를 구성하는 p 채널 트랜지스터 및 n 채널 트랜지스터의 크기는 SSTL용 드라이버(372)를 구성하는 p 채널 트랜지스터 및 n 채널 트랜지스터의 크기와 다르다. 각 드라이버를 구성하는 트랜지스터들의 크기는 출력 모드에 따라서 적절히 규정된다. 신택 신호(cttz)는 SSTL 표준을 나타내기 위해서는 하이로 구동되고, LVTL 표준을 나타내기 위해서는 로우로 구동된다. 선택 신호(cttz)는 외부에서 기준 전원 단자로 인가되는 전압이 소정 값(Vref) 이상인지를 판단함으로써 발생된다. 제26도에 나타낸 회로 구성에서, 선택 신호(cttz)가 하이이면, LVTTL용 드라이버(371)의 n 채널 트랜지스터 및 p 채널 트랜지스터의 게이트들로 인가되어야 할 신호들은 노드(8a-4 및 8a-7)에서의 전위들에 따라 상태 천이를 한다. 따라서, 더미 신호가 출력된다. 로우 레벨 및 하이 레벨 신호들이 SSTL용 드라이버(372)의 n 채널 트랜지스터 및 p 채널 트랜지스터의 게이트들로 인가되고, SSTL용 드라이버(372)의 n 채널 트랜지스터 및 p 채널 트랜지스터는 모두 턴 오프되어 소위 하이임피던스 상태로 진입한다. 이와 달리, 선택 신호(cttz)가 로우이면, LVTTL용 드라이버(371)는 하이임피던스 상태가 되고 SSTL용 드라이버(372)는 더미 신호를 출력한다.
그리하여, 제 2 실시예의 SDRAM에서는, 더미 출력회로의 특성이 스위치된다.
제27도는 제 3 실시예의 SDRAM에서의 더미 출력회로의 회로 구성을 나타내는 도면이다. 제 3 실시예에서 SDRAM은 더미 출력회로를 제외하고는 제 1 실시예의 SDRAM과 같은 구성 소자들을 갖는다.
드라이버에서 출력 트랜지스터로 흘러 들어가는 전류는 SSTL과 LVTTL 표준에 따라 다르다. SSTL 표준은 보다 큰 전류가 흐를 것이 요구된다. 출력 트랜지스터로 흘러 들어가는 전류는 트랜지스터의 치수에 따라 달라진다. SSTL 표준에 맞추기 위해 사용되는 트랜지스터는 크기가 크다. 일반적으로, 드라이버에서 채용되는 트랜지스터는 크기가 크다. 제26도에 도시한 바와 같이 각각 SSTL용 및 LVTTL용인 2개의 드라이버를 포함하기 위해서는, 큰 면적이 필요하다. 제 3 실시예의 SDRAM에서 더미 출력회로는 LVTTL용 드라이버(373) 및 LVTTL용 드라이버(373)와 조합하여 사용되면 SSTL 표준에 적합한 전류를 흐르게 할 수 있는 드라이버(374)를 포함한다. LVTTL 표준이 지시되면, 드라이버(374)가 하이임피던스 상태가 된다. SSTL표준이 지시되면, LVTTL 드라이버(373) 및 드라이버(374)의 양자가 동작되어 SSTL표준에 적합한 전류를 흐르게 할 수 있다.
SSTL 및 LVTTL 표준들은 각각 출력 부하를 규정하고 있다. 제 4 실시예의 SDRAM은 더미 출력 부하들이 스위치되는 SDRAM이다.
제28도는 제 4 실시예의 SDRAM에서 더미 출력회로의 회로 구성을 나타내는 도면이다. 제 4 실시예의 SDRAM은 더미 출력 부하를 제외하고는 제 3 실시예의 SDRAM과 같은 구성 소자를 갖는다.
제28도에 도시한 바와 같이, 제 4 실시예의 SDRAM에서 더미 출력회로는 2개의 더미 출력 부하, 즉 SSTL용 부하(377)및 LVTTL용 부하(378)를 갖는다. 부하들중 하나는 선택 신호(cttz)에 따라 더미 출력 단자(8a-24)에 선택적으로 접속된다. 30pF의 커패시턴스를 갖는 용량성 장치는 SSTL용 부하(377)로서 사용되고, 50pF의 커패시턴스를 갖는 용량성 장치가 LVTTL용 부하로서 사용된다. 더욱이, SSTL용 부하(377)가 선택될 때, 한 단자가 전원 공급(VccQ)에 접속되어 있는 단자 저항(379)이 더미 출력 단자(8a-24)에 접속된다.
제 1 내지 제 4 실시예들에 있어서, 더미 출력회로는 상승 즉 로우에서 하이로 천이하는 데이터를 출력한다. 외부 클럭에 대한 상승 에지의 위상이 검출된다. 그러나, 출력회로에서 발생하는 지연의 크기의 변화는 상승하여 로우에서 하이로 천이하는 데이터와 하강하여 하이에서 로우로 천이하는 데이터가 서로 다르다. 제 1 내지 제 4 실시예의 구성에서, 상승 데이터와 하강 데이터간에 외부 클럭에 대한 위상에는 차이가 있다. 일반적으로. 전원 공급 단자와 접지 사이에 직렬로 n 채널 트랜지스터와 p 채널 트랜지스터가 접속되어 있고 트랜지스터들중 하나가 출력되어야 할 데이터에 따라 턴 온되는 제26도 내지 제28도에 나타낸 바와 같은 회로 구성이 출력회로에서 드라이버로서 채택된다. 이런 종류의 드라이버에서, n 채널 트랜지스터 및 p 채널 트랜지스터의 구동 능력은, n 채널 트랜지스터 및 p 채널 트랜지스터간의 제조를 위한 조건들의 차이 때문에 불균형할 수 있다. 이는 위상에서의 차이를 가져온다. 제 5 실시예는 이 문제를 해결을 시도한다.
제29도는 제 5 실시예의 SDRAM에서 출력타이밍 제어회로의 구성을 나타내는 도면이다.
제10도와 제29도를 비교해서 알 수 있는 바와 같이, 제 1 실시예와 제 5 실시예의 SDRAM의 차이는 2개의 지연회로와 2개의 더미 지연회로가 포함되어 상승 데이터 및 하강 데이터의 위상들이 독립적으로 조절될 수 있도록 한 점이다. 제 1 실시예와의 차이를 이하에 설명한다.
제 1 지연회로(41a-H)는 상승 데이터의 출력타이밍을 조절하는 지연회로이고, 제 2 지연회로(41a-L)는 하강 데이터의 출력타이밍을 조절하는 지연회로이다. 클럭 제어회로(134)에서 출력되는 클럭(CLK)은 양쪽 지연회로들로 입력된다. 제 1 지연회로(41a-H)의 출력은 출력회로(14)의 입력되고 하이 레벨 데이터를 출력하기 위한 타이밍신호로서 사용된다. 제 2 지연회로(41a-L)의 출력은 출력회로(14)로 입력되고 로우 레벨 데이터를 출력하기 위한 타이밍신호로서 사용된다. 마찬가지로, 제 1 더미 지연회로(41b H)의 출력은 상승 더미 데이터의 출럭타이밍을 조절하기 위한 더미 지연회로이고, 제 2 더미 지연회로(41b L)는 하강 더미 데이터의 출력타이밍을 조절하기 위한 더미 지연회로이다. 1/N 분주기(135)에서 출력되는 클럭(Int-CLK)은 양쪽 더미 지연회로들로 입력된다. 제 1 더미 지연회로(41b H)의 출력은 더미 신호선(36 H)을 통해 더미 출력회로(37)로 입력되고 하이 레벨 더미 데이터를 출력하기 위한 타이밍신호로서 사용된다. 제 2 더미 지연회로(41b L)의 출력은 더미 신호선(36 L)을 통해 더미 출력회로(37)로 입력되고 로우 레벨 더미 데이터를 출력하기 위한 타이밍신호로서 사용된다. 지연회로들은 같은 회로 구성을 갖는다.
지연제어회로는 제11(c)도에 나타낸 회로 구성을 갖는 2개의 지연제어회로들(43 H 및 43 L)로 구성된다. 지연제어회로(43 H)의 출력은 제 1 지연회로(41a-H) 및 제 1 더미 지연회로(41b H)에 의해 발생되어야 할 지연의 크기를 특정하는데 사용된다. 지연제어회로(43 L)의 출력은 제 2 지연회로(41a-L)및 제 2 더미 지연회로(41b L)에 의해 발생되어야 할 지연의 크기를 특정하는데 사용된다.
제30도는 제 5 실시예에서 위상 비교회로의 회로 구성을 나타내는 도면이다. 제16도와 제18도를 비교해서 알 수 있는 바와 같이, 제 1 실시예와의 차이는 신호(Φddq)가 신호, 데이터에 응답하여 하이가 되도록 하기 위한 스위칭 회로(412)가, 위상 비교회로의 비교기에 선행하는 단으로서 포함된다는 점과, 2개의 증폭기들 즉 하이 레벨 신호를 출력용 증폭기(414)와 로우 레벨 출력용 증폭기(415)가 포함된다는 점에 있다.
예를 들어, 스위칭 회로(412)에서, 신호, 데이터가 하이이면, 신호(Φddq)는 로우에서 하이로 천이한다. 이는 하이 레벨 신호의 출력을 활성화한다. 신호, 데이터가 하이이므로, 트랜스퍼 게이트(416)는 턴 온된다. 이는 신호(Φddq)가 신호(Φout)로서 위상 비교기(413)에 입력되게 한다. 반대로, 신호, 데이터가 로우이면, 트랜스퍼 게이트(417)는 턴 온된다. 극성이 신호(Φddq)에서와 반대인 신호는 위상 비교기(413)의 신호(Φout)로서 입력된다. 위상 비교기(413)의 입력(Φout)은 입력신호에 관계없이 항상 로우에서 하이로 천이하는 신호이다. 위상 비교기(413)는 제16도에 도시한 바와 같은 회로 구성을 갖는다.
2개의 증폭기들(414 및 415)은 제18에 나타낸 바와 같은 회로 구성을 갖는다. 차이점은 신호들(Φb 내지 Φe)을 입력하는 NAND 회로가 3개의 신호를 입력할 수 있는 회로로서 형성되어 있고 신호 데이터에 따라 제어된다는 점에 있다. 신호, 데이터가 하이이면, 하이 레벨 신호를 출력하기 위한 증폭기(414)가 활성화되어 동작한다. 신호, 데이터가 로우이면, 로우 레벨을 출력하기 위한 증폭기(415)가 활성화되어 동작한다. 증폭기들의 회로 소자들의 동작은 제18도에 도시한 회로에서와 마찬가지이다.
제31도는 제 5 실시예에서 더미 출력회로(37)의 회로 구성을 나타내는 도면이다.
제 1 및 제 2 더미 지연회로들(41b H 및 41b L)로부터 출력되는 타이밍신호들인 2개의 활성화 신호들(ΦdoeH 및 ΦdoeL)은 더미 출력회로(37)로 입력된다. 신호(ΦdoeH)는 하이 레벨 신호를 출력하는데 사용되는 활성화 신호이고, 반면에 신호(ΦdoeL)는 로우 레벨 신호를 출력하는데 사용되는 활성화 신호이다. 어느 활성화 신호가 사용되어야 하는지는 신호, 데이터 및 신호/데이터에 의해 특정된다.
신호, 데이터가 하이이고 신호/데이터가 로우라고 가정하면, 신호(ΦdoeH)가 유효하게 된다. 단자들(10-1 및 10-2)을 스위칭하기 위한 스위칭 신호가 출력되어 제31도에서 상부 트랜스퍼 게이트들이 동작된다. 한편, 신호, 데이터가 로우이고 신호/데이터가 하이이면, 신호(ΦdoeL)가 유효하게 된다. 단자들(10-10 및 10-11)을 스위칭하기 위한 스위칭 신호가 출력되어 제31도에서 하부 트랜스퍼 게이트가 동작된다. 일단 데이터가 더미 출력회로로 출력되면, 데이터가 래치에 의해 래치되고 유지된다. 유효 활성화 신호가 로우로 구동되더라도, 데이터는 다음 활성화 신호가 입력될 때까지 유지된다.
출력회로(14)는, 제 1 및 제 2 지연회로들(41a-H 및 41a-L)로부터 출력되는 타이밍신호들이 활성화 신호들(ΦdoeH 및 ΦdoeL)대신에 입력된다는 것을 제외하고는, 제27도에 나타낸 것과 같은 회로 구성을 갖는다.
제32도는 제 5 실시예에서 소자들의 동작을 나타내는 파형도이다. 도면의 상부는 하이 레벨 출력에 관련되는데 반하여, 도면의 하부는 로우 레벨 출력에 관련된다.
하이 레벨 출력을 하기 위해서는, 외부 클럭(CLK)이 로우에서 하이로 천이하고 입력회로(13)에 의해 증폭된다. 신호(Φ1/N)는 분주기(135)를 통과한 신호로서 더미 지연회로들(41b H 및 41b L)로 입력된다. 신호(ΦdoeH)는 더미 지연회로(41b H)를 통과한 신호로서 더미 출력회로(37)에 입력되는 활성화 신호로서 작용한다. 활성화 신호에 의해, 더미 출력회로(37)가 동작되어 더미 출력(10 9)을 출력한다. 더미 출력(10 9)은 더미 입력회로(34)로 입력되고 위상 비교회로(42)의 입력신호(Φout)로서 작용한다. 위상 비교회로는 제32도의 원으로 둘러싸인 부분(a)인 클럭(CLK)의 상승 에지를 제32도의 또 하나의 원으로 둘러싸인 부분(b)인 입력신호(Φout)와 비교한다.
로우 레벨 출력을 하기 위해서, 신호(Φ 1/N)가 출력될 때까지 수행되는 동작들은 상기 동작들과 같다. 신호(ΦdoeL)는 상기 더미 지연회로와 다른 더미 지연회로(41b L)을 통과한 신호이고, 활성화 신호로서 더미 출력회로(37)로 입력된다. 활성화 신호에 응답하여, 더미 출력회로(37)는 로우 레벨 신호를 출력한다. 신호는 더미 입력회로(34)로 입력되고 신호(Φddq)로서 작용한다. 신호(Φddq)는 제30도에 나타낸 스위칭 회로(412)에 의해 반전되고, 신호(Φout)로서 위상 비교회로(42)에 입력된다. 위상 비교회로는 제31도의 원으로 둘러싸인 영역(a)인 클럭(CLK)의 상승 에지와 제31도에서 또 다른 원으로 둘러싸인 영역(c)인 그의 입력신호(Φout)의 상승 에지를 비교한다.
상기한 바와 같이, 제 5 실시예에서는, 지연의 크기가 하이 레벨 출력과 로우 레벨 출력간에 서로 다르게 제어될 수 있다. 하이 레벨 출력을 하기 위해 요구되는 클럭 액세스 시간이 로우 레벨 출력을 하기 위해 요구되는 클럭 액세스 시간에 맞춰질 수 있다. 이는 SDRAM의 사용하는 시스템의 마진을 확장시킨다. 결국, 시스템은 고속으로 동작할 수 있다.
제 1 내지 제 5 실시예에서, 출력 데이터를 출력하기 위한 지연회로, 지연회로에 유사한 더미 지연회로, 및 더미 출력회로가 포함된다. 출력 단자에 접속된 부하에 유사한 더미 부하가 포함되고, 실제 제공된 출력신호에 유사한 더미 출력신호가 발생된다. 더미 출력신호의 위상은 외부 클럭의 위상과 비교된다. 외부 클럭에 대한 출력신호의 위상 관계는 선행 기술에서와 비교하여 매우 정확하게 유지된다. 그러나, 이 종류의 반도체장치를 사용하는 시스템에서, 출력 단자로의 경로를 정하는 것은 실질적으로 일정하지 않다. 일정한 부하(커패시턴스 또는 출력 임피던스)를 내내 유지하는 것은 드물다. 그러므로, 출력회로에 접속된 실제 부하가 더미 부하와 일치한다는 것은 매우 드물다. 실제 출력 파형과 더미 출력 파형 간에 약간의 일시적 오류가 발생한다.
제33도는 오류 발생을 설명하기 위한 도면이다.
외부 클럭(CLK)이 상승하는 시점(T1)에서 입력회로의 동작 시간(T2)이 경과하면, 지연회로가 동작하여 출력타이밍신호를 지연한다. 그런 다음 출력회로가 데이터를 출력한다. 요구되는 시간 또는 지연 시간은 시간(T4)이 될 것이다. 여기서, 클럭 액세스 시간은 시간(T6)이다. 유사 더미 지연회로가 제조되는 경우에도, 약간의 오류가 있다. 더미 지연회로에서 지연회로의 위치와 같은 위치가 선택되더라도, 더미 지연회로에 의해 발생되는 지연의 크기는 지연회로에 의해 발생되는 것과 다를 수 있다. 더욱이, 제조 공정에 의해 생기는 또 다른 것에 의해 더미 출력회로 또는 더미 지연회로에서의 오류 때문에, 더미 지연회로에 의해 발생된 지연의 크기가 지연회로에 의해 발생되는 것과 다를 수 있다. 그러므로, 더미 지연회로에 의해 발생된 지연의 크기는 시간(T5)이다. 제33도에서 시간(T7)은 지연 시간에서의 오류이다.
이 오류는 작다. 약간의 일시적 차이는 과거에는 아무런 문제도 일으키지 않았다. 그러나, 오늘날 고속 시스템에서는, 이러한 작은 오류가 동작 속도의 한계를 지배하게 되어 문제를 일으키고 있다.
제 6 실시예는 무시할 수 있는 오류를 최소화하는 SDRAM을 제공한다. 제 1 내지 제 5 실시예에서, 지연회로와 더미 지연회로는 공유 지연제어회로로부터 보내진 선택 신호에 따라 특정된 동일한 지연 크기를 갖는다. 이와 달리, 제 6 실시예에서는, 위상 비교회로 및 지연제어회로가 각 지연회로 및 더미 지연회로에 대해서 제공된다. 전원 공급이 켜진 직후 초기화 기간동안, 상당수의 더미 사이클이 수행된다. 각 더미 사이클 동안, 더미 데이터가 출력회로로부터 출력된다. 지연회로는, 더미 데이터가 외부 클럭과 위상이 일치하도록 제어된다. 한편, 더미 지연회로는, 더미 출력회로로부터 출력되는 더미 데이터가 외부 클럭과 위상이 일치할 수 있도록 제어된다. 이 상태에서, 지연회로에 의해 발생되는 지연의 크기는, 실제 접속된 부하의 영향을 고려하여 결정되고, 출력회로의 출력 데이터를 외부 클럭과 위상을 일치시킬 수 있는, 값으로 설정된다. 마찬가지로, 더미 지연회로는, 더미 출력 데이터를 외부 클럭과 위상을 일치시킬 수 있는 지연의 크기를 발생하도록 제어된다. 이 상태에서, 더미 출력 데이터가 정상 지연회로에 관련된 위상 비교회로에 입력되면, 출력 데이터는 외부 클럭에 추종할 수 있도록 제어될 수 있어, 외부 클럭이 변하더라도 출력 데이터가 외부 클럭에 위상이 일치된다. 이 구성은 제 1 실시예의 SDRAM에 적용할 수 있다. 아래에 기술하는 제 6실시예는 제29도에 나타낸 제 5 실시예의 SDRAM에 이 구성을 적응시킴으로써 실현된 실시예이다.
제34도는 제 6 실시예의 SDRAM의 구성을 나타내는 블록도이다.
도시한 바와 같이, 제 6 실시예에서는, 정상 데이터를 출력하는 출력회로(14)의 출력타이밍을 규정하기 위해 사용되는 타이밍신호를 발생하는 DLL(44)과 더미 출력을 출력하는 더미 출력회로(37)의 출력타이밍을 규정하는 더미 타이밍신호를 발생하는 더미 DLL(45)이 포함된다. DLL(44)는 하이 레벨 지연회로(441a), 로우 레벨 지연회로(441b), 위상 비교회로(44), 및 지연제어회로(443a)를 포함한다. 더미 DLL(45)는 하이 레벨 더미 지연회로(451a), 로우 레벨 더미 지연회로(451b), 위상 비교회로(452), 및 지연제어회로(453a)를 포함한다. 더미 입력회로들(34c 및 34d)은 DLL(44) 및 더미 DLL(45)에 각각 관련된다. 입력회로(13)로부터 보내진 외부 클럭에 대응되는 신호가 지연회로들로 입력된다. 입력회로(34)로부터 보내온 신호와 관련된 더미 입력회로들로부터 보내온 신호들은 위상 비교기들로 입력된다. 공급 전압(VccQ)은 출력회로(14)로 인가되고, DLL(44)로부터 보내온 출력타이밍신호는 거기로 공급된다. 출력회로(14)의 출력은 출력 단자(12)로 인가되고 스위칭 회로(39)로 공급된다. 인쇄 회로 기판 상에 배선(151)과 또 다른 LSI의 입력회로 수신기(152)가 출력 단자(12)에 접속되어 있다. 배선 및 수신기는 실제의 출력 부하들이다. 마찬가지로, 공급 전압(VccQ)은 더미 출력회로(37)로 인가되고, 더미 DLL(45)로부터 보내온 더미 출력타이밍신호는 거리로 출력된다. 더미 출력회로(37)의 출력은 더미 출력 부하(38)를 경유하여 더미 입력회로(34d)로 공급되고, 또한 스위칭 회로(39)로 공급된다. 스위칭 회로(39)는 더미 입력회로(34c)로 인가되어야 할 신호를 출력회로(14)의 출력 또는 더미 출력 부하(38)의 출력으로 스위치한다. 앞서 말한 더미 회로들 및 관련된 정상 회로들은 상호 유사하고 같은 회로 구성들을 갖는다.
전원 공급이 켜진 직후의 더미 사이클 동안 출력회로(14)와 더미 출력회로(37)가 로우 레벨 신호 및 하이 레벨 신호를 출력하도록 하는데 사용되는 더미 데이터를 발생하는 더미 데이터 발생회로(53), 전원 공급이 커졌다는 사실을 검출하기 위한 전원 켜짐 검출 회로(52), 및 명령 디코더(51)가 또한 포함되어 있다.
제 6 실시예에서의 회로들의 동작을 이하에 설명한다.
위상 비교회로들(442 및 452)은 출력신호 및 더미 출력신호들의 천이 에지들이 외부 클럭의 상승 시점보다 선행할 때, 관련된 지연회로들에 의해 발생되는 지연의 크기가 증가하도록 하고, 출력신호 및 더미 출력신호들의 천이 에지들이 외부 클럭의 상승 에지에 후속될 때, 관련된 지연회로들에 의해 발생되는 지연의 크기가 감소하도록 하는 제어를 한다. 이 제어는 출력신호 및 더미 출력신호가 하이가 되는 천이 에지들 및 로우가 되는 천이 에지들 양자 모두에 대해 이루어진다.
앞서의 SDRAM을 채용하는 메모리 시스템을 고려하면, 시스템의 전원 공급이 켜진 직후, 메모리 시스템은 시스템에 포함되어 있는 다양한 로직들 및 PLL의 체크하고 조절하기 위해서 클럭에 동기하여 동작하기 시작한다. 그러므로 상당수의 더미 사이클이 수행되고, 외부 클럭이 각 사이클 동안 입력된다. 더미 사이클 동안, 출력신호 및 더미 출력신호의 천이 에지들이 외부 클럭에 대해 소정 위상이 나타나도록 지연회로들에 의해 발생된 지연들의 크기를 변화시키는 동작이 반복되면, DLL 및 더미 DLL이 조절될 수 있다. 그러나, 전원 공급이 켜진 직후, 메모리에는 어떠한 정보도 쓰여지지 않는다. 출력신호 및 더미 출력신호가 안정하다. 조절은 안정을 유지하는 출력신호 및 더미 출력신호에 대해서는 수행될 수 없다. 그러므로, 더미 사이클 동안 지연회로를 조절하기 위해 사용되는 데이터를 내부적으로 발생할 필요가 있다. 이 실시예에서는, 더미 데이터 발생회로(53)가 이 목적을 위해 새로이 포함된다. 더미 데이터는 공지의 SDRAM에 포함되는 전원 켜짐 검출 회로(52) 및 명령 디코더(51)의 출력 파들을 사용하여 강제적으로 발생된다. 그리하여, 지연회로들이 조절된다.
제35도는 제 6 실시예에서 더미 데이터 발생회로의 회로 구성을 나타내는 도면이다.
더미 데이터 발생회로는 2개의 부, 즉 활성화 신호 발생기(381)와 플립플롭(382)으로 구성되어 있다. 입력회로를 사용하여 외부 클럭(CLK)을 증폭함으로써 만들어진 신호(Φext), 전원 공급이 켜진 사실을 알려주기 위한 신호(ΦR), 메모리의 초기화가 완료된 후 실질적으로 동작을 시작하기 위한 신호(ΦMRS)가 활성화 신호 발생기(381)로 입력된다. 회로 소자들의 동작들은 제36도에 나타낸 파형들을 참조하여 설명한다.
전압(Vcc)은 시점(T1)에 인가되어 승압된다. 약간 후, 전원 켜짐 검출 회로(52)가 동작하여 신호(ΦR)를 발생한다. 더미 데이터 발생회로(53)가 신호를 수신하면, 신호(ΦSW)가 하이가 되고 신호(/ΦSW가 로우가 된다. 시점(T2)에서, 기준 신호로서 작용하는 외부 신호(Φext)가 입력된다. 이 신호에 따라, 플립플롭(372)은 사이클이 외부 클럭의 사이클의 2배로 긴 신호(ΦD 및 /ΦD)를 출력한다. 이 신호들은 출력회로 및 더미 출력회로로 입력되어 출력 데이터로서 사용된다.
SDRAM의 경우에는, 실제의 동작을 시작하기에 앞서 반드시 각 메모리 내에 모드 레지스터에 동작 모드를 설정하는 것이 필요하다. 모드 레지스터에 동작 모드를 설정하기 위해서는, 모드 레지스터 설정 지시가 입력되어야만 한다. 이 지시에 응답하여, 명령 디코더(51)는 신호(ΦMRS)를 출력한다. 신호(ΦMRS)가 시점(T3)에 인가되었다고 가정하면, 신호(ΦSW)가 로우가 되고 신호(/ΦSW)가 하이가 된다. 단자(10a-2)에서의 전위가 안정화된다. 그 후, 더미 데이터가 고정값을 갖는다.
제37도는 제 6 실시예에서 출력회로(14)의 회로 구성을 나타내는 도면이고, 제38도는 출력회로의 동작을 나타내는 타이밍 차트이다. 더미 출력회로(37)는 출력회로와 회로 구성이 같으나 크기가 작다. 더미 출력회로는 출력회로와 꼭 같은 방식으로 동작한다.
더미 데이터 발생회로(53)에 의해 발생된 더미 데이터는 출력회로(14)로 입력된다. 출력회로(14)는 하이 임피던스 제어부(141), 더미 데이터 스위치(142), 및 출력 증폭기(143)로 구성되어 있다. 더미 데이터는 하이 임피던스 제어부(141)로 입력된다. 신호(/ΦZ)는 출력을 하이 임피던스 상태로 하는 신호이다. 출력의 임피던스를 하이로 하기 위해서는, 신호(/ΦZ)가 로우로 구동된다. 스위치(ΦSW)가 하이인 동안에 전원 공급이 켜진 직후 더미 사이클 동안, 신호(/ΦZ)가 무효화된다. 노드(12a-1)에서의 전위가 로우가 되고 노드(12a-2)에서의 전위가 하이가 된다. 신호(/ΦSW)가 로우이므로, 더미 데이터(ΦD)가 더미 데이터 스위치(142)를 통과할 수 있다. 이와는 대조로, 신호(ΦSW)는 하이이므로, 실제 데이터 버스상에 신호(DB)는 노드(12a-11 및 12a-12)를 통과할 수 없을 것이다.
이 상태에서, 더미 데이터(ΦD)는 무효화된다. 더미 데이터(ΦD)가 하이이면, 노드(12a-11 및 12a-12)에서의 전위들은 하이가 된다. 외부 클럭(Φext)에 동기하는 출력회로 활성화 신호(Φoe) (DLL(44)를 통과하는 신호)가 하이가 되면, 하이 레벨 신호가 출력신호로서 출력된다. 이와 반대로, 더미 데이터(ΦD)가 로우이면, 노드(12a-11 및 12a-12)에서의 전위들이 로우가 된다. 신호(Φoe)가 하이로 구동되면, 로우 레벨 신호가 출력신호로서 출력된다. 신호(Φoe)가 하이로 구동되면, 로우 레벨 신호가 출력신호로서 출력된다.
상기한 바와 같이, 전원 공급이 켜진 직후에 더미 사이클이 사용된다. 출력 신호가 하이 또는 로우로 되는 시점은 DLL(44)에 의해 외부 클럭의 상승 시점에 일치한다. 더미 출력신호가 하이 또는 로우로 되는 시점은 더미 DLL(45)에 의해 상승 시점에 일치한다. 말할 필요없이, 출력신호의 파형이 더미 출력의 파형과 약간 다르므로, DLL(44) 및 더미 DLL(45)에서 지연회로들에 설정된 값들은 서로 다르다. 이 때, 출력신호 및 더미 출력신호는 외부 클럭에 동기된다.
더미 사이클이 완료된 후(신호(ΦMRS)가 출력된 후), 메모리 사이클이 실제로 시작한다. 메모리에 저장된 데이터는 출력 단자(12)를 통해 출력된다. 데이터는 랜덤하다. 어떤 종류의 데이터가 출력되는지는 모른다. SDRAM에서, 데이터 입력 단자와 데이터 출력 단자(12)는 I/O 공통 단자들이다. 입력 데이터는 단자들을 통해 입력될 수 있다. 이 경우에, DLL(44)을 포함하는 시스템은 지연회로들(441a 및 441b)을 조절하는데 사용될 수 없다. 스위칭 회로(39)는 DLL(44)로 피드되는 비교 대상 신호가 출력신호에서 더미 출력신호로 스위치하기 위해 스위치된다.
제39도는 스위칭 회로(39)의 회로 구성을 나타내는 도면이다. 스위칭 회로(39)는 각각 n 채널 트랜지스터 및 p 채널 트랜지스터가 병렬로 집속되어 구성된 2개의 트랜스퍼 게이트들을 포함한다. 신호(ΦSW)는 트랜스퍼 게이트들중 하나를 통과 상태로 하는데 사용된다.
따라서, 온도 등이 메모리 사이클 동안 변할 수 있다. DLL(44)에서의 각 지연에 의해 발생되는 지연의 크기를 조절할 필요가 있게 될 수 있다. 이 경우에, 더미 출력신호가 비교 대상 신호로서 사용된다. 외부 클럭, 출력신호, 및 더미 출력신호의 파형들이 전원 공급이 켜진 직후의 더미 사이클 동안 서로 일치하므로, 더미 출력신호의 파형이 외부 클럭의 파형으로부터 벗어남은 단지 검출되어야만 한다. 일단 더미 출력신호의 위상이 검출 결과에 따라 조절되면, 출력신호는 외부 클럭과 위상이 일치한다.
제 6 실시예에서, 출력신호는 실제 채용된 인쇄 회로 기판의 배선 또는 부하가 다른 기판과의 차이를 고려하여 일련의 동작을 통해 외부 클럭과 위상이 일치될 수 있다. 결과적으로, 충분한 마진이 고속으로 동작하는 시스템에서도 확실하게 될 수 있다. 고속 시스템의 동작을 안정화될 수 있다.
제 1 내지 제 6 실시예에 있어서, 더미 출력회로는 더미 데이터를 출력하기 위해 포함된다. 출력신호의 위상은 외부 클럭의 위상과 비교된다. 택일적으로, 더미 출력회로가 포함될 수 있다. 그럼에도 불구하고, 출력회로의 출력신호의 위상은 외부 클럭의 위상과 비교될 수 있다. 제 7 실시예는 출력신호의 위상이 외부 클럭의 위상과 비교되는 실시예이다.
제40도는 제 7 실시예에서 출력타이밍 제어회로의 구성을 나타내는 도면이다.
제40도에 나타낸 바와 같이, 제 7 실시예에서의 출력타이밍 제어회로는 입력회로(13), 출력회로(14), 지연회로(501), 지연제어회로(502), 위상 비교회로(503), 클럭(CLK1)을 사용하여 입력회로(13)로부터 출력된 클럭(CLK1)과 위상이 180°차이나는 반 시프트된 클럭을 발생하는 반 위상 시프트 회로(504), 제 1 및 제 2 더미 입력회로들(505 및 506), 및 제 1, 제 2 및 제 3 래치들(507, 508 및 509)을 포함한다. 입력회로(13)와 출력회로(14)는 이미 언급한 실시예들에서 채용된 것들과 같다. 제 7 실시예에서, 위상 비교회로(503)는 출력신호가 상태 천이를 했는지의 여부를 판단한다. 출력신호가 상태 천이를 하지 않았으면, 위상 비교회로(503)는 유지 신호(HOLD)를 출력한다. 출력신호가 상태 천이를 한 때에만, 위상 비교회로는 위상을 비교하여, 비교 결과에 기초하여 지연제어회로(502)로, 지연의 크기를 증가 또는 감소시키는 것을 지시하는 제어 신호(UP/DOWN)를 출력한다. 반 위상 시프트 회로(504), 및 제 1, 제 2 및 제 3 래치들(507, 508 및 509)은, 출력신호가 상태 천이를 했는지의 여부를 위상 비교회로(503)가 판정하거나 또는 위상 비교하기 위해 사용하는 신호를 발생하는 회로들이다. 래치들은 전형적인 래치들이다. 전형적인 래치들의 회로 구성은 잘 알려져 있다. 그러므로 회로 구성의 설명을 생략한다.
제41도는 제 1 지연회로(501)와 지연제어회로(502)의 회로 구성들의 예를 나타내는 도면이다. 나타낸 바와 같이, 지연회로(501)는 직렬로 접속되어 있는 복수의 인버터들을 갖는 한 줄의 인버터들(521), 복수의 AND 게이트들(522-1, 522-2, ..., 522 n)을 갖는 한 줄의 AND 게이트들, n 채널 트랜지스터들(523-1, 523-2, ..., 522 n)을 갖는 한 줄의 AND 게이트들, n 채널 트랜지스터들(523-1, 523-2, ..., 523 n)로 구성된 한 줄의 트랜지스터들, 저항(524) 및 버퍼(525)를 포함한다. 복수의 AND 게이트들(522-1, 522-2, ..., 522 n)은 하나 걸러 한 줄의 인버터들(521)의 출력들이 각 AND 게이트의 입력 단자들중 하나를 통해 입력될 수 있도록 배열되다. 그의 게이트들을 통해서 AND 게이트들의 출력들을 입력하는 n 채널 트랜지스터들(523-1, 523-2, ..., 523 n)은 그의 소스들이 접지되고, 그의 드레인들이 공통으로 접속된다. 저항(524)은 n 채널 트랜지스터들의 드레인들이 공통으로 접속되어 있는 신호선과 고 전위 전원 공급선 사이에 접속되어 있다. 버퍼(525)의 입력 단자는 신호선에 접속되어 있고, 버퍼(525)는 내부 클럭(CLK2)을 출력한다. 지연제어회로(502)는 업/다운 카운터(526)와 디코더(527)로 구성되어 있다. 유지신호(HOLD)가 로우이면, 업/다운 카운터(526)는 카운트 동작을 수행하지 않는다. 유지 신호(HOLD)가 하이이면, 업/다운 카운터는 신호(Φ1/2CLK1)의 상승에 동기하여 카운트 동작을 실행한다. 업/다운 신호(UP/DOWN)가 하이이면, 카운트 업 동작이 수행된다. 업/다운 신호가 로우이면 카운트 다운 동작이 수행된다. 디코더(527)는 업/다운 카운터(29)의 출력을 디코드하여 어느 하나의 출력을 하이가 되도록 하고 또 다른 하나의 출력을 로우가 되도록 한다. 업/다운 카운터(526)의 펄스를 카운트 업할 때, 하이 레벨 신호의 출력 위치는 오른쪽으로 시프트한다. 업/다운 카운터(526)가 펄스를 카운트 다운할 때, 그 출력 위치는 왼쪽으로 시프트된다. 디코더(527)의 출력 단자들은 AND 게이트들(522-1, 522-2, ..., 522 n)의 또 다른 입력 단자들에 접속되어 있다. 디코더(527)로부터 하이 레벨 신호가 입력되는 AND 게이트만이 활성화된다. 한 줄의 인버터들의 출력들중에서, 활성화된 AND 게이트로 입력되는 신호가 내부 클럭(CLK2)으로서 출력된다. 출력신호가 통과하는 한 줄의 인버터들의 스테이지의 수는 활성화되어야 하는 AND 게이트에 따라 달라지고, 내부 클럭의 지연의 크기는 특정화될 수 있다. 지연의 크기를 조절하기 위해 채용되는 조절 단위는 신호가 2개의 인버터를 통과함에 의해서 특정되는 지연의 크기이다. 지연제어회로(502)는 지연회로(501)의 임의의 경로가 제11(a)도 내지 제15도의 조합으로 설명된 바와 같은 방식으로 틀림없이 선택될 수 있도록 설계되어야 한다.
제42도는 반 위상 시프트 회로(504)의 구성을 나타내는 도면이다. 제42도에 나타낸 바와 같이, 반 위상 시프트 회로(504)는 전류 미러(511), 클럭 입력 버퍼(512), 서로 동일한 회로 구성을 갖는 제 1 및 제 2 반 위상 지연회로들(513 및 516), 버퍼들(514 및 517), 위상 비교회로(518), 지연제어회로(519), 및 반 위상 클럭(Φ1/2CLK1)을 출력하기 위한 버퍼(515)를 포함한다. 전류 미러(511) 및 클럭 입력 버퍼(512)는 입력회로를 구성한다. 제 1 및 제 2 반 위상 지연회로들(513 및 516)은 지연의 크기들이 선택적으로 변화될 수 있고 같은 크기의 지연을 발생하도록 제어되는 디지탈 지연선들이다. 위상 비교회로(518)는 버퍼(512)로부터 출력되는 클럭의 위상과 버퍼(517)로부터 출력되는 클럭의 위상을 비교하여, 위상 비교의 결과를 지연제어회로(519)로 출력한다. 위상 비교의 결과에 기초하여, 지연제어회로(519)는 제 1 및 제 2 반 위상 지연회로들(513 및 516)을 제어하여 버퍼(512)에 서 출력되는 클럭이 버퍼(517)에서 출력되는 클럭과 위상이 일치되도록 한다. 제43도에 나타낸 회로 구성은, 나중에 설명되는 것으로, 위상 비교회로(518)에 채용되고, 제41도에 나타낸 회로 구성은 지연회로들(513 및 516)에 채용된다.
버퍼(512)에서 출력되는 클럭은 제 1 지연회로(513)에 의해 지연되고, 버퍼(374)를 경유하여 제 2 지연회로(516)로 입력되고, 제 1 지연회로(513)에 의해 발생된 지연의 크기와 동일한 크기만큼 지연된 후, 버퍼(517)를 경유하여 위상 비교회로(518)로 입력된다. 위상 비교회로(518)는 버퍼들(512 및 517)에서 출력되는 클럭들의 위상들을 비교한다. 지연제어회로(519)는 클럭들이 서로 위상이 일치하도록 비교 결과에 기초하여 제 1 및 제 2 지연회로들(513 및 516)에 의해 발생된 지연들의 크기를 변경한다. 클럭들이 서로 위상이 일치하면, 신호가 제 1 지연회로(513)에서 버퍼(514)를 거쳐 제 2 지연회로(516)로 입력되는 신호가 따라가는 경로가 제 2 지연회로(516)에서 버퍼(517)를 거쳐 위상 비교회로(518)로 입력되는 신호가 다른 경로와 같은 길이를 갖고, 제 2 지연회로(516)로 입력되는 신호의 위상이 제 1 지연회로(513)에 입력되는 신호의 위상과 정확하게 반 사이클 시프트된다. 그러므로 버퍼들(514 및 517)로부터 출력되는 클럭들의 위상들은 서로 반 사이클만큼씩 시프트되어 있다. 클럭을 반 사이클만큼 시프트시켜 발생된 반 시프트 클럭(Φ1/2)은 버퍼(515)로부터 출력된다. 제42도에 나타낸 반 위상 시프트 회로를 사용하여, 정확하게 반 사이클만큼 클럭의 위상을 시프트하여 만든 반 시프트 클럭(Φ1/2)을 제공할 수 있다.
제 7 실시예에서, 클럭의 위상을 정확히 반 사이클만큼 시프트시켜 만든 반 시프트 클럭(Φ1/2)이 다른 회로 소자들에 의해서도 필요로 하므로, 제42도에 나타낸 회로 구성이 채용된다. 클럭의 위상을 정확히 반 사이클만큼 시프트하여 만든 신호가 불필요하면, 인버터로 회로 구성을 대치할 수 있다.
둘중 어느 경우에도, 래치(507)는 클럭(CLK1)의 상승에 동기하여 더미 입력회로(505)의 출력을 래치한다. 래치(508)는 클럭(CLK1)의 하강에 동기하여 더미 입력회로(506)의 출력을 래치한다. 래치(509)는 클럭(CLK1)의 하강에 동기하여 래치(508)의 출력을 래치한다. 그러므로 래치(509)는 래치(508)에 의해 래치된 클럭(CLK1)이 하강한 후 1 사이클이 지나서 더미 입력회로(509)의 출력을 래치한다. 래치(507)의 출력, 래치(508)의 출력, 및 래치(509)의 출력은 출력들(RG1, RG2 및 RG0)로서 위상 비교회로(503)로 입력된다.
제43도는 위상 비교회로(503)의 회로 구성을 나타내는 회로도이다. 위상 비교회로(503)의 동작을 제44도 내지 제46도를 참조하여 설명한다.
위상 시프트가 일어날 때, 출력신호는 입력회로(13)에서 출력된 클럭(CLKΦ1)에 상승 에지에서 상태 천이를 할 것이다. 제44도에서 화살표들이 나타내는 점들은 출력신호를 래치하는 각 래치의 타이밍을 나타낸다. 왼쪽에서 순서대로, 신호들(RG0, RG1 및 RG2)이 화살표 표시 타이밍에 따라 래치된다. 제44도에서 상태 1은 출력신호가 상태 천이를 하지 않고 하이로 남아 있는 상태이다. 이 때, 신호들(RG0, RG1 및 RG2)은 모두 하이이다. 유지 신호(HOLD)는 로우가 된다. 위상 시프트가 일어날 수 없으므로, 카운트 동작은 수행되지 않는다. 마찬가지로, 상태 2는 출력신호가 상태 천이를 하지 않고 로우로 남아있는 상태이다. 이때, 신호들(RG0, RG1 및 RG2)은 모두 로우이다. 유지 신호(HOLD)는 로우가 되고 카운트 동작은 수행되지 않는다.
제45도에 나타낸 상태 3 및 상태 4는 출력신호가 하이에서 로우로 천이하는 상태이다. 출력신호의 천이 에지가 클럭(CLK1)의 상승 에지보다 늦어지는 상태 3에서 신호들(RG0, RG1 및 RG2)은 반복적으로 하이, 하이, 로우가 된다. 이 상태에서 유지 신호(HOLD)는 하이가 되고 업/다운 신호(UP/DOWN)는 로우가 된다. 지연회로(501)에 의해 발생되고 지연제어회로(502)에 의해 특정된 지연의 크기는 감소한다. 출력신호의 천이 에지가 클럭(CLK1)의 상승 에지보다 앞서는 상태 4에서, 신호들(RG0, RG1 및 RG2)은 반복적으로 하이, 로우, 로우가 된다. 이 경우에, 신호(HOLD)는 하이로 구동되고, 신호(UP/DOWN)는 하이로 구동된다. 지연회로(501)에 의해 발생되고 지연제어회로(502)에 의해 특정된 지연의 크기는 증가한다.
제46도에 나타낸 상태 5 및 상태 6은 출력신호가 로우에서 하이로 천이하는 상태이다. 출력신호의 천이 에지가 클럭(CLK1)의 상승 에지보다 늦어지는 상태 5에서, 신호들(RG0, RG1 및 RG2)은 반복적으로 로우, 로우 및 하이가 된다. 이 경우에 신호(HOLD)는 하이로 구동되고 신호(UP/DOWN)는 로우로 구동되고, 지연회로(501)에 의해 발생되고 지연제어회로(502)에 의해 특정된 지연의 크기는 증가한다. 출력신호의 천이 에지가 클럭(CLK1)의 상승 에지보다 앞서는 상태 6에서, 신호들(RG0, RG1 및 RG2)은 반복적으로 로우, 하이 및 하이가 된다. 이 경우에, 신호(HOLD)는 하이로 구동되고 신호(UP/DOWN)는 하이로 구동된다. 지연회로(501)에 의해 발생되고 지연제어회로(502)에 의해 특정된 지연의 크기는 증가한다.
제47도의 진리표에서, 신호들(RG0, RG1 및 RG2)의 값들 및 요구되는 동작들을 이전 상태들에 일대일로 대응하여 목록화하였다.
상기한 바와 같이, 제40도에 나타낸 제 7 실시예의 출력타이밍 제어회로에서, 출력신호 및 클럭의 위상들은 서로 비교되고, 출력신호가 클럭과 위상이 일치할 수 있도록 제어된다. 출력신호가 하이 또는 로우 레벨로 추정할 수 있는 변화하는 신호이다. 제 7 실시예에서 위상 비교회로(503)는 출력신호가 상태 천이를 했는지의 여부를 판단한다. 출력신호가 상태 천이를 한 때에만, 위상들이 비교된다. 출력 신호가 상태 천이를 하지 않은 경우에는, 지연제어회로(502)는 지연의 현재 크기가 유지될 수 있도록 제어한다. 출력신호가 상태 천이를 하지 않는 때, 출력신호가 클럭과 위상이 일치할 때까지 위상 비교회로(503)에 의해 수행된 비교 결과에 따라 제어가 수행되도록 출력신호가 피드백된다. 출력신호를 사용하여, 위상 비교가 이루어진다.
제48도는 제 8 실시예에서 출력타이밍 제어회로의 구성을 나타내는 블록도이다. 제 8 실시예에 출력타이밍 제어회로는. 출력신호가 로우에서 하이로 천이할 때와 출력신호가 하이에서 로우로 천이할 때의 타이밍 제어가 서로 다르게 되는, 제 5 실시예에서 설명한 구성을 제 7 실시예에서의 출력타이밍 제어회로에 적응시킴으로써 실현되는 예이다. 제 7 실시예와의 차이는 상호 독립적으로 제어하기 위한 2개의 지연회로들(501 H 및 501 L)이 포함된다는 점에 있다. 더 이상의 설명은 생략한다.
외부 클럭에 대한 출력신호의 위상을 검출하기 위해서, 위상 조절 모드가 위상 조절을 수행하기 위해 규정될 수 있다. 이를 위해서, 제35도에 나타낸 바와 같이 소정 사이클의 간격마다 상태 천이를 하는 더미 데이터를 출력하는 더미 데이터 출력회로가 포함된다. 위상 조절 모드에서, 출력회로는 더미 데이터를 출력한다. 출력회로의 출력신호의 위상은 외부 클럭의 위상과 비교된다. 출력신호는, 출력신호가 외부 클럭과 위상이 일치될 때까지 제어하기 위해 피트백 된다. 출력 신호가 외부 클럭과 위상이 일치된 후, 위상 조절 모드는 정상 모드로 스위치된다. 정상 모드에서, 지연의 조절된 크기는 유지된다. 이 방법에서는, 제 1 내지 제 6 실시예에서와 같은 방법으로 피드백 제어를 통해 위상이 조절될 수 있다.
제49도는 제 9 실시예에서 출력타이밍 제어회로의 구성을 나타내는 블록도이다. 제 9 실시예의 출력타이밍 제어회로는 제8도에 나타낸 더미 출력회로를 갖는 출력타이밍 제어회로의 기본 구성에서 또 하나의 위상 비교회로를 채용함으로써 실현되는 예이다. 이미 설명한 바와 같이, 더미 출력회로가 포함될 때, 더미 출력회로는 더미 데이터 발생회로에 의해 발생되고 소정 사이클의 간격마다 상태 천이를 하는 더미 데이터를 출력한다. 출력신호의 위상은 클럭의 위상과 비교된다. 더미 데이터는 소정 사이클 간격마다 상태 천이를 하므로, 위상 비교회로(532)는 출력신호가 상태 천이를 하는지의 여부를 판단한다. 출력신호가 상태 천이를 하지 않으면, 지연회로에 의해 발생된 지연의 크기를 변경시키기 않기 위해서 유지 신호를 출력하는 것이 불필요하다. 제 9 실시예에서의 회로 구성은 클럭(CLK1)에 동기하여 더미 입력회로(505)의 출력신호를 래치하기 위한 래치(533), 및 클럭(Φ1/2CLK1)에 동기하여 더미 입력회로(506)의 출력신호를 래치하기 위한 래치(534)를 포함한다. 래치(533)의 출력 및 래치(534)의 출력은 신호들(RG1 및 RG2)로서 위상 비교회로(532)로 입력된다. 위상 비교회로(532)는 신호들(RG1 및 RG2)에 기초하여 출력신호의 위상을 확인한다.
제50도는 제 9 실시예의 출력타이밍 제어회로에 채용된 위상 비교회로(532)의 회로 구성을 나타내는 도면이다. 도면에서 알 수 있는 바와 같이, 위상 비교회로는 제43도에 나타낸 위상 비교회로에 포함되는 업/다운 신호(UP/DOWN)를 계산하기 위한 회로만을 포함한다. 상기한 바와 같이, 제 9 실시예에서, 출력신호가 상태 천이를 하는지의 여부가 판단된다. 출력신호가 상태 천이를 하지 않으면, 유지 신호를 출력하는 것이 불필요하다. 그러므로 유지 신호(HOLD)를 발생하는 유닛은 제외된다.
제51(a)도 및 제51(b)도는 제49도에 나타낸 위상 비교회로(532)에 의해 수행되는 판단 동작을 나타내는 도면이다. 제51(a)도에 나타낸 바와 같이, 출력신호(DQ)(더미 입력회로의 출력)가 클럭(CLK1)보다 늦어질 때, 신호들(RG1 및 RG2)은 서로 다른 값을 갖는다. 출력신호(DQ)가 클럭(CLK1)보다 앞설 때, 신호들(RG1 및 RG2)은 같은 값을 갖는다. 신호들(RG1 및 RG2)이 서로 다른 값을 가지면, 위상 비교회로(532)는 클럭의 지연의 크기를 감소시키기 위해서 업/다운 신호(UP/DOWN)가 로우가 되도록 한다. 신호들(RG1 및 RG2)이 같은 간을 가지면, 위상 비교회로(532)는 클럭의 지연의 크기를 증가시키기 위해 업/다운 신호(UP/DOWN)가 하이가 되도록 한다.
제52도의 진리표에서, 신호들(RG1 및 RG2) 및 요구되는 동작들은 업/다운 신호의 이전 상태들에 일대일 대응하여 목록화되어 있다.
제49도를 다시 참조하면, 제 7 실시예에서 채용된, 제41도에 나타낸 회로 구성은 지연회로(501) 및 지연제어회로(531)에 적용할 수 있다. 그러나. 제53도에 나타낸 바와 같이, 유지 신호(HOLD)는 업/다운 카운터로 입력되지 않는다. 유지 기능은 불필요하다.
제54도는 제 10 실시예에서 출력타이밍 제어회로의 구성을 나타내는 블록도이다. 제 10 실시예에서 출력타이밍 제어회로는, 1/N 분주기가 더미 출력회로의 출력신호의 사이클을 클럭 사이클의 1/N로 설정하는데 사용되고 있는, 제 1 실시예에서 설명한 구성을 제 9 실시예에서의 회로 구성에 적응시킴으로써 실현한 예이다. 설명한 바와 같이, 제 9 실시예와의 차이는 1/N 분주기(542), 1/N 분주기(542)에서 발생하는 지연의 크기와 동등한 크기만큼 클럭을 지연시키는 지연제어회로(541), 클럭의 주파수의 1/N인 주파수를 갖는 클럭(CLK1/N)을 지연시키는 지연회로(501), 및 더미 입력회로들(505 및 506)의 출력단에 위치하고 클럭 제어회로(541)와 같은 크기의 지연을 발생하는 더미 클럭 제어회로들(543 및 544)이 포함된다는 점과, 래치(533)가 클럭(CLK1/N)에 동기하여 더미 클럭 제어회로(543)의 출력을 래치하고, 래치(544)가 극성이 클럭(CLK1/N)과 반대인 클럭(/CLK1/N)에 동기하여 더미 클럭 제어회로(544)의 출력을 래치한다는 점에 있다. 다른 소자들은 제 9 실시예에서와 동일하다.
제55도는 제 10 실시예에서 수행되는 판단 동작을 나타내는 도면이다. 설명한 바와 같이, 외부 클럭이 전파되는 동안 발생되는 감쇄 등으로 인하여 50%의 듀티 사이클을 나타내지 못하더라도, 주파수가 외부 클럭의 주파수의 1/N인 신호(CLK1/N)의 천이 에지는 외부 클럭(CLK1)의 상승 에지에 동기한다. 더미 출력회로(37)가 신호(CLK1/N)에 동기하여 출력을 제공하면, 결과 더미 출력신호는 신호(CLK1/N)의 상승 에지에 동기하여 상태 천이를 한다. 그러므로 래치(533)가 출력을 래치하는 타이밍은 신호(CLK1/N)가 상승하기 시작하는 경우가 된다. 래치(534)가 클럭을 래치하는 타이밍은 신호(CLK1/N)가 상승하기 시작하는 때이다. 즉 래치(534)가 출력을 래치하는 타이밍은 더미 출력신호의 천이 에지의 약 중간 점과 일치한다. 출력신호(DQ)가 클럭보다 늦어지면, 신호들(RG1 및 RG2)은 서로 다른 값을 가진다. 출력신호(DQ)가 클럭보다 앞서면, 신호들(RG1 및 RG2)은 같은 값을 가진다.
제56도는 제 11 실시예에서 출력타이밍 제어회로의 구성을 나타내는 블록도이다. 제 11 실시예에서 출력타이밍 제어회로는, 출력신호가 로우에서 하이로 천이하는 때와 출력신호가 하이에서 로우로 천이하는 때의 타이밍 제어가 서로 다르게 되는, 제 5 실시예에서 설명한 구성을 제 10 실시예에서의 출력타이밍 제어회로에 적응시킴으로써 실현되는 예이다. 더 이상의 설명은 생략한다.
이미 언급한 실시예들에서, 더미 입력회로의 입력신호, 즉, 더미 출력회로의 출력신호는 입력회로에 입력되는 클럭으로서 같은 레벨을 갖는 신호이다. 그러나, 이미 설명한 바와 같이, 2개의 시스템 표준, 즉 LVTTL 및 SSTL이 있다. 그러므로 더미 출력회로의 출력신호는 입력회로로 입력되는 클럭으로서 같은 레벨을 갖지 않을 수 있다. 제 12 실시예는 그와 같은 상황에서도 적절한 타이밍에 따라 출력이 수행될 수 있는 실시예이다.
제57도는 제 12 실시예가 구현되어 있는 출력타이밍 제어회로의 구성을 나타내는 도면이다. 이미 언급한 실시예에서 채용될 수 있는 표준 구성이 도시되어 있다. 먼저, 상기한 바와 같이, 더미 출력회로의 출력신호가 입력회로로 입력되는 클럭과 같은 레벨을 갖지 않는 때에 발생하는 문제를 설명한다.
이미 설명한 바와 같이, 출력타이밍 제어회로는 클럭 단자(11)를 통해 입력되는 외부 클럭을 페치하기 위한 입력회로(13)와 데이터 출력(DQ) 단자(12)를 통해 데이터를 출력하기 위한 출력회로(14) 사이에 놓인 클럭 제어부(DLL)(30)를 갖는다. 출력타이밍 제어회로는 출력회로(14)로 공급되는 클럭, 즉 출력타이밍 제어신호(clkiz)의 위상을 조절할 수 있다. DLL(30)은 입력회로(13)로부터 공급되는 신호(clkz)를 지연하는 지연회로(31)를 포함한다. 지연회로(31)에 의해 발생되는 지연의 크기는 지연제어회로(33)에 의해 변경될 수 있다. 조절을 위해, 외부 클럭(CLK)에 대한 데이터 출력(DQ)의 위상을 검출할 필요가 있다. 데이터 출력(DQ)이 랜덤하게 상태 천이를 하므로, 데이터 출력을 사용하여 위상을 확인하는 것은 어렵다. 출력회로(14)가 데이터(d-dq)를 출력하는 것과 같은 타이밍을 따라 더미 데이터(d-dq)가 출력되는 더미 출력 경로는, 더미 데이터의 위상이 외부 클럭(CLK)의 위상과 비교될 수 있도록 놓여진다. 실제로, 위상은 외부 클럭(CLK)과 직접 비교될 수 없다. 입력회로(13)의 출력(clkz)의 위상을 클럭의 위상과 비교할 수 있도록 하기 위해서, 입력회로(13)와 동등한 더미 입력회로(34)가 포함된다. 더미 데이터(d-dq)가 더미 입력회로(34)에 입력되고, 더미 입력회로(34)의 출력(d-clkz)의 위상이 출력(clkz)의 위상과 비교된다. 더미 출력 경로를 따라 전송되는 신호는 데이터(d-dq)와 같은 타이밍을 가져야만 한다. 더미 출력 경로는 DLL(30)과 출력회로(14)를 접속하는 선(16)과 같은 지연을 일으키는 더미 선(36), 출력회로(14)와 동등하고 더미 데이터를 출력하는 더미 출력회로(37), 및 더미 부하(38)로 구성되어 있다. DLL(30)은 입력회로로부터 출력되는 신호(clkz)와 더미 입력회로(34)로부터 출력되는 신호(d-clkz)를 비교하고, 신호(d-clkz)가 신호(clkz)에 앞서는지 또는 늦어지는지를 판단하는 위상 비교회로(32)를 포함한다. 판단 결과에 기초하여, 지연제어회로(33)는 신호(d-clkz)가 신호(clkz)에 대하여 소정 위상을 나타낼 때까지 지연회로(31)에 의해 발생되는 지연의 크기를 증가 또는 감소시킨다. 신호(d-clkz)가 신호(clkz)에 대해 소정 위상을 가진 후, 지연제어회로(33)는 그 상태를 유지한다.
그리하여, 출력타이밍 제어회로는 정상 신호 경로에 동등한 더미 경로를 포함한다. 더미 경로를 따라 전파되는 더미 신호의 위상은 외부 클럭의 위상과 비교된다.
제58도는 출력타이밍 제어회로의 동작을 나타내는 타이밍 차트이다. 제58도는 데이터 출력(DQ)이 외부 클럭(CLK)의 상승에 동기하여 상태 천이를 하도록 타이밍을 조절하는 예를 나타낸다. 제58도에 나타낸 바와 같이, 입력회로의 출력(clkz)은 외부 클럭(CLK)보다 늦어진다. 출력(clkz)이 지연회로(31)에 의해 지연되고, 신호들(clkiz 및 d-clkiz)로서 출력된다. 신호들(clkiz 및 d-clkiz)은 신호선 및 더미 신호선(36)에 의해 지연된 후, 출력회로(14) 및 더미 출력회로(37)로 입력된다. 출력회로(14) 및 더미 출력회로(37)는 데이터 출력(DQ) 및 더미 출력(d-dq)을 적당하게 출력한다. 더미 출력(d-dq)은 더미 입력회로(34)에 의해 지연되고, 신호(d-clk2)로서 위상 비교회로(32)에 입력된다. 조절이 완료되지 않는 초기 단계에서, 신호들(clkiz, d-clkiz, DQ, d-dq 및 d-clkz)은 신호들(clkiz', d-clkiz', DQ', d-dq' 및 d-clk2')로서 각각 출력될 것이다. 위상 비교회로(32)는 신호(clkz)와 신호(d-clkz')를 비교한다. 신호(clkz)가, 설명한 바와 같이, 신호(d-clkz')보다 시간(tp)만큼 앞선다고 가정하면, 신호(DQ')는 클럭(CLK)보다 시간(tp)만큼 앞선다. 그러므로 위상 비교회로(42)는 신호(clkz)가 신호(d-clkz')를 앞서는지를 판단한다. 따라서, 지연제어회로(33)는 지연회로(31)에 의해 발생되는 지연의 크기를 한 단계씩 증가시킨다. 신호(clkz)가 신호(d-clkz)와 위상이 일치할 때까지, 즉, 지연회로(31)에 의해 발생되는 지연의 크기가 시간(tp)만큼 증가될 때까지 그 동작이 계속된다. 지연의 크기가 시간(tp)만큼 증가되면, 지연회로(31)로부터 출력되는 신호들(clkiz 및 d-clkiz)은 도시된 파형을 갖는다. 따라서, 신호들(DQ 및 d-dq)은 도시된 파형을 갖는다. 결국, 신호(DQ)는 외부 클럭(CLK)의 상승에 동기하여 상태 천이를 하게 된다.
이전의 DLL을 사용하는 출력타이밍 제어회로에서, 클럭 단자로부터 입력회로, 신호선, 및 출력회로를 통해 데이터 출력(DQ)단자로 경로를 따라 전파되는 동안 지연되는 내부 클럭과 외부 클럭과의 위상의 차이는, 출력회로의 출력타이밍이 외부 클럭(CLK)의 소정 위상과 같아질 때까지 지연회로를 사용하여 내부 클럭을 지연함으로써 조절된다. 이 동작은 경로에 의해 생기는 지연만큼 내부 클럭을 전진시키는 동작으로 간주될 수 있다. 이 사고 방식은 더 이상의 설명을 간단히 하는데 도움이 된다. 그 사고 방식을 아래에 이용한다.
제59도는 상기한 사고 방식과 맞추어 제57도에 나타낸 회로들의 동작을 설명하는 도면이다. 이미 언급한 바와 같이, 현존 SDRAM에서, 시간(tAC)은 외부 클럭(CLK)이 입력되는 스테이지로부터 데이터 출력(DQ)이 공급되는 스테이지까지의 로직 소자들의 스테이지의 수, 및 물리적 거리에 의해 결정된다. 제57도를 참조하면, 클럭 단자(11) 및 입력회로(13)에서 및 장 거리 선을 따라 발생하는 내부 신호의 지연 및 출력회로(데이터 래치)(14)를 통해 DQ 단자에 이르기까지의 경로를 따라 발생하는 내부 신호의 지연이 시간(tAC)이 된다. 그러므로, 그 경로와 동일한 경로가 칩 내부에 놓이고, 그 경로를 따라 발생하는 지연이 측정된다. 결국, SDRAM이 동작할 때 요구되는 시간(tAC)은 계산될 수 있다. 시간(tAC)을 계산하는데 사용되는 경로는 더미 경로이다. 그 경로를 따라 발생하는 지연은, 더미 신호선(36)에서 더미 출력회로(37) 및 더미 출력 부하(38)를 거쳐 더미 입력회로(34)로의 경로를 따라 전달된 후 출력(d-clkiz)이 신호(d-clkz)로 제공될 때까지 발생하는 더미 지연회로의 출력(d-clkiz)의 지연과 같다. 이 지연은 시간(tAC)과 등가이다. 지연 시간은 시간(ta)이고 입력회로(13) 및 더미 입력회로(34)에서 발생하는 지연의 크기는 크기(tb)가 될 것이다. 지연회로(31)는 신호(clkiz)의 사이클로부터 시간(ta)을 감산하고(실제로, 신호(clkiz)를 지연한다), 즉, 신호(clkiz)를 전진시키고, 그에 의해 데이터는 클럭(CLK)에 동기하여 데이터 출력 단자를 통해 출력될 수 있다. 이 동작을 일반적으로 지연 잠금 루핑(delay locked looping)이라고 말한다. 제59도에서, 설명의 편이상, 데이터 출력(DQ)은 외부 클럭(CLK)의 같은 사이클 간격마다 상태 천이를 할 것이고, 데이터 출력(DQ)의 상승 에지는 클럭(CLK)의 상승 에지에 일치하도록 제어될 것이다. 후속되는 도면들에서도 마찬가지이다.
이제, 일반적으로 채택되는 입력회로를 간단히 설명한다. 제60도는 SDRAM에서 일반적으로 채용하는 입력회로의 회로 구성을 나타내는 회로도이다. 외부 클럭(CLK)은 입력 단자(CLK)로 인가된다. 단자(vref)에서의 전위는 입력 레벨이 보다 높거나 또는 보다 낮은지를 판단하기 위한 기준 레벨로서 사용되고, 전위들(VIH 및 VIL) 사이의 중간 전위로 설정된다. 그러나, 인버터의 인버팅 비가 조절되어 있는 초기 입력스테이지 회로가 채용되는 경우, 레벨 신호(vref)는 필요치 않다. 인버터에 의해 제공된 반전된 전위는 신호(vref)로서 사용될 수 있다. 출력 단자(clkz)를 통해, 외부 클럭(CLK)과 위상이 일치하고 그 레벨이 CMOS 에서 채용되는 신호 레벨에 순응하는 신호가 출력된다.
이미 설명한 바와 같이, 현존하는 반도체장치에서는, 하나의 반도체장치에서 채용된 신호들이 다른 반도체장치와 호환될 수 있도록 하기 위해 복수의 인터페이스 표준들이 규정되어 있다. SDRAM 또는 SDRAM과 조합하여 사용되는 반도체장치에 관한 한, 2개의 표준, 즉 LVTTL 및 SSTL이 일반적으로 채택된다. LVTTL 표준에 따르면, 전압(VIH)은 2.0V로 설정되고 전압(VIL)은 0.8V로 설정된다. SSTL 표준에 따르면, 전압(VIH)은 Vref+2.0V로 설정되고, 전압(VIL)은 Vref 2.0V로 설정된다. 신호들은 표준들간의 서로 다른 진폭을 갖는다. 다른 진폭을 갖는 신호가 제60도에 나타낸 입력회로에 입력되면, 입력회로의 특성이 변한다.
제61(a)도 및 제61(b)도는 입력신호의 진폭에서의 차이로부터 유도된 제60도에 나타낸 입력회로의 특성의 변경을 나타내는 도면이다. 제61(a)도는 LVTTL 표준에 따른 내부 동작 파들의 파형을 나타내고, 제61(b)도는 SSTL 표준에 따른 내부 동작 파들의 파형을 나타낸다. 도면에서 알 수 있는 바와 같이, SSTL이 채택되면, LVTTL이 채택될 때 채용되는 것과 같은 진폭을 갖는 신호들은 내부적으로 출력된다. 입력 파에 대한 조건에 따라, 응답 즉 입력회로의 응답 속도가 변한다. 좀 더 상세히 말하면, 입력회로의 이득, 즉, 그의 증폭 능력 및 응답 능력이 일정하다. 응답 능력은 작은 진폭을 갖는 파가 CMOS 레벨로 증폭될 때와 CMOS 레벨에 가까운 큰 진폭을 갖는 파가 증폭될 때가 서로 다르다. 입력 파의 경사가 가파르면, 응답 속도는 보다 높아진다. 경사가 완만하면, 응답 속도는 낮아진다. SDRAM의 교류 사양에 있어서, 신호 레벨들은 전압(VCC)의 반으로 측정된다. 상기 시간들은 반 전압(1/2VCC)으로 측정된다. 상기 현상들은 제60도에 나타낸 회로들에 제한되는 것이 아니라 어떠한 일반 입력회로에서도 일어날 수 있다.
SDRAM은 LVTTL 및 SSTL-2개의 표준중 어떠한 것에도 순응할 수 있는 임의의 입력신호에 응답하여 동작할 수 있도록 설계될 수 있다. SDRAM에 있어서, 더미 경로를 따라 놓인 더미 출력 부하(35)는 장치의 외부에서 인가되는 부하를 예측함으로써 결정된다. 이는 SDRAM이 출력 인터페이스를 고려하여 설계된다는 것을 의미한다. 많은 SDRAM에 있어서, 출력의 진폭은 전위들(VIH 및 VIL)간의 차이보다 크다. 즉, 더미 출력(d-dq)은 큰 진폭을 갖는다. LVTTL에 관한 한, 거의 모든 사용자들은 입력신호가 출력신호만큼 큰 진폭을 갖는다고 가정하고 제어를 한다. 그러므로, LVTTL에서, 클럭 단자를 통해 입력회로로 입력되는 외부 클럭(CLK)은 더미 입력회로로 입력되는 더미 출력(d-dq)과 같은 진폭을 갖는다. 그러므로 아무 문제도 생기지 않는다.
그러나, SSTL에서, 클럭 단자를 통해 입력회로로 입력되는 외부 클럭(CLK)은 작은 진폭을 갖는 SSTL용 신호이고, 반면에 더미 입력회로로 입력되는 더미 출력(d-dq)은 큰 진폭을 갖는 신호이다. 그러므로 입력회로는, 제61(a)도 및 제61(b)도를 비교해서 분별할 수 있는 바와 같이, 특성의 차이를 나타낸다. 입력회로가 그와 같이 특성의 차이를 나타내는 경우, 제57도에 나타낸 출력타이밍 제어회로가 채용되더라도, 출력타이밍, 즉 출력의 위상에서 오류가 발생한다. 오류의 발생을 제62도를 참조하여 설명한다.
외부 클럭(CLK)이 작은 진폭을 갖는 신호라고 가정하면, 클럭에 대한 입력회로의 응답은 느리다. 입력회로에서 출력되는 신호(clkz)는 시간 늦음(tx)에서 출력된다. 신호(clkz)가 지연회로에 의해 지연된다. 결국, 신호들(clkiz' 및 d-clkiz')이 출력된다. 그 신호들에 응답하여, 출력회로 및 더미 출력회로는 데이터(DQ') 및 더미 데이터(d-dq')를 제공한다. 이 때, 데이터(DQ') 및 데이터(d-dq')의 천이 에지는 클럭(CLK)의 상승 에지에 일치한다. 더미 입력회로는 더미 데이터(d-dq')를 수신하고 신호(d-clkz')를 출력한다. 그러나, 더미 데이터(d-dq')가 큰 진폭을 가지므로, 데이터(d-dq')로부터 신호(d-clkz')의 시간 늦음은 시간(ty)이 된다. 위상 비교회로에 의해 비교되는 신호들(clkz 및 d-clkz')간에는 위상 차이, tq=tx ty 가 있다. 지연제어회로는 위상 차이를 없애기 위해서 지연회로에 의해 발생되는 지연의 크기를 증가시킨다. 설명한 바와 같이, 신호들(clkz 및 d-clkz)간의 위상 차이가 영이 되면, 신호(clkiz)는 신호(clkiz')보다 시간(tq)만큼 늦어진다. 데이터(DQ)는 데이터(DQ)가 클럭(CLK)보다 시간(tq)만큼 늦어진 상태로 안정화된다. 그리하여, 알려진 출력타이밍 제어회로에 관한 한, 외부 클럭(CLK)이 작은 진폭을 갖는 때, 데이터 출력(DQ)과 외부 클럭(CLK)간의 위상 오류가 생긴다.
제63도 및 제64도는, 제59도와 결합해서 설명한 사고 방식을 이용하여, 입력신호가 다른 진폭을 갖기 때문에 데이터 출력(DQ)과 외부 클럭(CLK)간에 오류가 발생하는 현상을 제62도에 결합해서 설명하기 위한 도면이다. 제63도는 LVTTL에 관한 것인 반면에, 제64도는 SSTL에 관한 것이다. 제63도에 나타낸 LVTTL의 경우에는, 입력회로에서 발생하는 지연은 더미 입력회로에서 발생하는 지연, tb와 같다. 그러므로, 신호(clkiz)가 더미 경로를 따라 발생하는 지연의 측정된 크기만큼 전진하면, 데이터 출력(DQ)은 외부 클럭(CLK)과 위상이 일치하게 된다. 대조적으로, SSTL이 채택될 때, 입력회로에서 발생하는 지연(tb)은 더미 입력회로에서 발생하는 지연(tb')와 다르다. 신호(clkiz)가 더미 경로를 따라 발생하는 지연의 측정된 크기만큼 지연되더라도, 외부 클럭(CLK)과 데이터 출력(DQ)간에 위상 차이가 있다. 제 12실시예의 반도체장치에서, 이 문제를 해결한다. 서로 다른 진폭을 갖는 신호가 입력되더라도, 데이터 출력(DQ)이 항상 외부 클럭(CLK)과 위상이 일치하게 된다.
제65도는 제 12 실시예의 반도체장치의 기본 구성을 나타내는 도면이다. 제65도에 나타낸 바와 같이, 제 12 실시예의 반도체장치는 제57도에 나타낸 구성 소자들 외에, 더미 입력회로(34)로 입력되는 더미 데이터(d-dq)의 파형을 외부 클럭(CLK)의 파형과 같은 파형으로 변환하는 더미 입력파형 변환회로(39)를 갖는다. 결국, 2개의 신호들 간의 파형에서의 차이에서 유래하는 위상 차이의 발생이 방지된다.
제66도 및 제67도는 제 12 실시예의 반도체장치의 동작을 설명하는 도면이다.
제66도는 큰 진폭 신호가 입력되는 LVTTL에서의 동작을 나타내는 것인 반면에, 제67도는 작은 진폭의 신호가 입력되는 SSTL에서의 동작을 나타낸다. 제66도에 나타낸 바와 같이, LVTTL에서, 더미 출력신호(d-dq)는 큰 진폭을 가지고 더미 입력파형 변환회로(39)에 의해 큰 진폭을 갖는 신호(d-clk)로 변환된다. 이 때, 더미 입력파형 변환회로(39)에서 발생하는 지연은 무시할 수 있는 크기를 갖는다. 외부 클럭(CLK)과 신호(d-clk)는 양자 모두 큰 진폭을 갖고, 입력회로(13) 및 더미 입력회로(34)는 상호 등가이다. 더미 입력회로(34)에서 발생하는 지연 시간(tb')은 입력회로(13)에서 발생하는 지연 시간(db)과 같다. 일단 외부 클럭(CLK)이 DLL(30)에 의해 더미 경로를 따라 발생하는 지연 시간(ta)만큼 전진되고, 출력신호(DQ)가 외부 클럭(CLK)에 위상이 일치된다.
제67도에 나타낸 바와 같이, SSTL에서. 더미 출력신호(d-dq)는 큰 진폭을 갖고 더미 입력파형 변환회로(39)에 의해 작은 진폭을 갖는 신호(d-clk)로 변환된다. 이 때, 더미 입력파형 변환회로(39)에서 발생되는 지연은 무시할 수 있는 크기를 갖는다. 변환에 의해, 외부 클럭(CLK) 및 신호(d-clk)는 작은 진폭을 갖는다. 입력회로(13) 및 더미 입력회로(34)는 상호 등가이다. 더미 입력회로(34)에서 발생하는 지연 시간(tb')은 입력회로(13)에서 발생하는 지연 시간과 같다. 일단 외부 클럭(CLK)이 DLL(30)에 의해 더미 경로를 따라 발생하는 지연 시간(ta)만큼 전진되고, 출력신호(DQ)가 외부 클럭(CLK)에 위상이 일치된다.
제68(a)도 및 제68(b)도는 제 12 실시예에서 더미 입력파형 변환회로의 구성을 나타내는 도면이다. 제68(a)도는 기본 구성을 나타내는 블록도이고, 제68(b)도는 회로도이다. 제68(a)도에 나타낸 바와같이, 더미 입력파형 변환회로는 LVTTL용 변환기(711) 및 SSTL용 변환기(712)를 포함한다. LVTTL용 변환기(711) 및 SSTL용 변환기(712)는 더미 출력 노드와 더미 입력 노드를 공유한다. 더미 출력회로(37)에서 더미 부하(38)로 출력되는 더미 출력(d-dq)은 더미 출력 노드를 거쳐 입력된다. 파형 변환의 결과인 더미 입력(d-clk)은 더미 입력 노드를 거쳐 출력되고 더미 입력회로(34)로 입력된다. LVTTL용 변환기(711)및 SSTL용 변환기(712)중 어느 하나가 인터페이스 판단 신호(lvttlz)에 의해 활성화된다. 더미 출력(d-dq)은 활성화된 변환기에 의해 변환된다. 결국, 더미 입력(d-clk)이 출력된다. 인터페이스 판단 신호(lvttlz)는 칩을 동작시키기 위해 어느 인터페이스 표준이 채택되었는지를 특정하기 위해 칩내에 조립된 회로에 의해 발생되는 신호이다. 채용된 인터페이스가 LVTTL인 경우, 신호(lvttlz)는 하이가 된다. 인터페이스가 SSTL인 경우, 신호(lvttlz)는 로우가 된다.
제 12 실시예의 실제의 더미 입력파형 변환회로에서, LVTTL용 변환기(711)는, 제68(b)도에 나타낸 바와 같이, p 채널 트랜지스터(722) 및 n 채널 트랜지스터(723)로 구성된 트랜스퍼 게이트로 구성된다. SSTL용 변환기(712)는 p 채널 트랜지스터(724) 및 n 채널 트랜지스터(725)를 직렬로 접속하여 만들어진 회로로 구성된다. 인터페이스 판단 신호(lvttlz)는 LVTTL용 변환기(711)의 n 채널 트랜지스터(723)의 게이트 및 SSTL용 변환기(712)의 p 채널 트랜지스터(724)의 게이트로 인가된다. 극성이 인터페이스 판단 신호(lvttlz)의 극성과 반대인 신호가 LVTTL용 변환기(711)의 p 채널 트랜지스터(722)의 게이트 및 SSTL용 변환기(712)의 n 채널 트랜지스터(725)의 게이트에 인가된다.
제69도는 제 12 실시예에서 더미 입력파형 변환회로의 동작을 나타내는 도면이다. LVTTL이 특정될 때, 인터페이스 판단 신호(lvttlz)는 하이이다. 트랜지스터들(722 및 723)은 턴 온되고, 트랜지스터들(724 및 725)은 턴 오프된다. 트랜지스터들(722 및 723)로 구성된 트랜스퍼 게이트는 통과 상태가 되는 반면에, 트랜지스터들(724 및 725)을 직렬로 접속하여 만든 경로는 컷 오프 상태가 된다. 즉, LVTTL용 변환기(711)는 활성화되는 반면에, SSTL용 변환기(712)는 비활성화된다. 그러므로, 입력신호(d-dq)는 트랜스퍼 게이트를 통과하고 파형이 그대로 유지된 신호(d-clk)로서 출력된다.
SSTL이 특정될 때, 인터페이스 판단 신호(lvttlz)는 로우이다. 트랜지스터들(722 및 723)은 턴 오프되고, 트랜지스터들(724 및 725)은 턴 온된다. 트랜지스터들(722 및 723)로 구성된 트랜스퍼 게이트는 컷 오프 상태가 된다. 트랜지스터들(724 및 725)을 직렬로 접속하여 된 경로는 통과 상태가 된다. 즉, LVTTL용 변환기(711)는 비활성화되고, SSTL용 변환기(712)는 활성화된다. 트랜지스터들(724 및 725)이 온이므로, 신호(d-dq)가 p 채널 트랜지스터(724)를 통과 한 후에 나타나는 신호(n02)는 신호(d-dq)의 레벨에서 p 채널 트랜지스터(724)의 문턱 전압(Pch-Vth)을 감산하여 계산된 레벨을 갖는다. 신호(d-clk)는, 그로부터, n 채널 트랜지스터(725)의 문턱 전압(Nch-Vth)을 감산하여 계산된 레벨을 갖는다. 그러므로 입력회로로 입력되는 파의 진폭은 감소되어 외부적으로 입력되는 작은 진폭을 갖는 SSTL용 신호의 진폭에 근사화된다. 제68도에 나타낸 회로에서, LVTTL용 변환기(711) 또는 SSTL용 변환기(712)에서 발생하는 지연은 무시할 수 있는 레벨이다.
일반적으로, 외부 핀들에 접속되어 있는 전극 패드로부터 유래하는 정전기에 대한 내성 전압을 개선하기 위해서, ESD 회로로서 언급되는, 제70도에 나타낸 것과 같은 회로가 전극 패드(11)와 입력회로(13) 사이에 놓여진다. 도시된 바와 같이, ESD 회로는 아무런 로직 소자도 포함하지 않는다. 그러나, 저항(r11 및 r12)이 신호 경로 속에 삽입되므로, 지연이 저항들에 의해 발생한다. 저항들에 의해 생기는 지연은 더미 경로를 설계하는데 고려되어야만 한다. ESD 회로와 등가인 회로를 더미 입력회로(34)에 접속하는 것을 생각할 수 있다. 택일적으로, 더미 입력파형 변환회로(39)를 ESD 회로에 의해 생긴 지연에 등가인 지연을 발생하도록 설계할 수 있다. 이 경우에, 제68(b)도에 나타낸 회로 구성에서, p 채널 트랜지스터(722)의 온 상태 저항을 rm01, n 채널 트랜지스터(723)의 온 상태 저항을 rm02, p 채널 트랜지스터(724)의 온 상태의 저항을 rm03, n 채널 트랜지스터(725)의 온 상태의 저항을 rm04라고 가정하면. 저항 값들(rm01, rm02, rm03, rm04)은 rm01 × rm02/(rm01+rm02)와 rm03+rm04가 ESD 회로의 저항과 같도록 결정된다. 다른 방법은, 제71도에 나타낸 바와 같이, 더미 입력파형 변환회로(39)의 저항이 ESD 회로의 저항과 같도록 저항(r13)을 포함시키는 것이다. 회로 구성에 의해, ESD 회로에 의해 생기는 지연에 등가인 지연이 발생될 수 있다. 이는 타이밍 조절에서의 정확성을 보다 향상시키는 결과를 가져온다.
제68(b)도에 나타낸 제 12 실시예에서 더미 입력파형 변환회로에서, SSTL이 특정될 때, 입력의 파형은 문턱 전압들(Pch-Vth 및 Nch-Vth)로 결정된다. 그러므로, 그의 진폭은 임의로 제어될 수 없다. 사용 상황에 따라, 입력의 진폭을 문턱 전압들에 의해 결정된 진폭외의 진폭으로 변환시키는 것이 필요로 될 수 있다. 이러한 관점에서, 사용 가능한 범위가 제한되는 문제가 있다. 제 13 실시예에서 더미 입력파형 변환회로는 이 문제를 해결하고 입력신호의 진폭을 다른 진폭으로 변환할 수 있다.
제72(a)도 및 제72(b)도는 제 13 실시예에서 더미 입력파형 변환회로의 구성을 나타내는 도면이다. 제72(a)도는 기본 구성을 나타내는 블록도이고, 제72(b)도는 회로도이다. 제73도는 제 13 실시예에서 더미 입력파형 변환회로의 동작을 나타내는 도면이다. 제68(a)도 및 제78(b)도를 비교해서 알 수 있는 바와 같이, 제 13 실시예에서 더미 입력파형 변환회로는, 제 12 실시예에서 더미 입력파형 변환회로의 구성 소자들 외에, SSTL용 변환기(712)로부터 출력되는 신호(d-clk)의 레벨이 제어될 수 있도록 트랜지스터들(724 및 725)의 게이트 전위들을 제어하기 위한 레벨 조절부(713)를 갖는다. 레벨 조절부(713)는 직렬로 접속된 저항들(r01 내지 r03)을 사용하여 전압 강하를 일으킴으로써 전위들(VIH 및 VIL)을 나타나게 하고 전위(｜VIL｜-｜Pch-Vth｜)가 n 채널 트랜지스터(725)의 게이트에 나타나도록 한다. 신호(d-clk)는 진폭이 전위들(VIH 및 VIL)에 의해 정의되는 신호가 된다. n 채널 트랜지스터(726)는 레벨 조절부(713)의 저항들(r01 내지 r03)에 접속된다. n 채널 트랜지스터(726)는 SSTL에서 온이다. 이는 레벨 조절부(713)가 활성화되게 된다. 전위들(VIH 및 VIL)이 나타난다. LVTTL에서, n 채널 트랜지스터(723)는 턴 오프되고, 레벨 조절부(713)는 비활성화된다. 그리하여, 전류는 레벨 조절부로 흘러들어가는 것을 방지할 수 있다. 이는 결과적으로 전력 소모를 최소화한다.
제 1 및 제 2 실시예에서, 인터페이스 판단 신호(lvttlz)는 LVTTL용 변환기(711) 또는 SSTL용 변환기(712)중 어느 것이 활성화되어야 하는지를 결정하는데 사용된다. 인터페이스 판단 신호는 반도체장치로의 출력 파형을 예측하여 설정된다. 그러나, 예측된 파형을 갖지 않는 신호가 입력될 가능성이 있다. 이는 출력신호가 외부 클럭에 대해 소정 위상에 나타나지 않는다는 문제점을 제기한다. 제 14 실시예에서의 더미 입력파형 변환회로는 이 문제를 해결한다.
제74도는 제 14 실시예에서의 더미 입력파형 변환회로의 기본 구성을 나타내는 도면이다. 제74도에 나타낸 바와 같이, 더미 입력파형 변환회로는, 제 12 실시예에서의 더미 입력파형 변환회로(710)의 구성 소자들 외에, 외부 클럭의 진폭을 검출하기 위한 입력파형 검출 회로(730)를 갖는다. 덧붙여, 제72(a)도 및 제72(b)도에 나타낸 제 13 실시예에서의 더미 입력파형 변환회로는 제 12 실시예에서의 더미 입력파형 변환회로(710)를 대신할 수 있다. 입력파형 검출 회로(730)에 의해 수행된 검출 결과에 기초하여, 더미 입력파형 변환회로(710)의 LVTTL용 변환기(711) 및 SSTL용 변환기(712)의 어느 하나가 활성화된다. 입력파형 변환회로(730)는 외부 클럭(CLK)이 제 1 소정 레벨보다 높은 지의 여부를 검출하기 위한 고 전위 검출기(731), 외부 클럭(CLK)의 레벨이 제 2 소정 레벨보다 낮은 지의 여부를 검출하는 저 전위 검출기(732), 및 래칭 타이밍 제어부(734)로부터 보내진 제어 신호에 응답하여 고 전위 검출기(731)와 저 전위 검출기(732)에 의해 수행된 검출 결과를 래치하기 위한 래치부(733)를 포함한다. LVTTL 또는 SSTL을 단지 확인하기 위해서, 고 전위 검출기(731) 및 저 전위 검출기(732)중 하나를 채용하는 것으로 충분할 것이다. 양 방향에서의 검출은 검출의 정확도를 향상시킨다. 복수의 검출 회로가 외부 클럭을 복수의 레벨들과 비교하기 위해 포함되면, 정확도는 더욱 개선된다. 여기서는, 외부 클럭의 레벨을 2개의 하이 레벨 및 로우 레벨과 비교된다고 가정하고 설명을 진행한다.
제75도는 제 14 실시예에서의 더미 입력파형 변환회로의 실제 회로 구성을 나타내는 도면이다. 고 전위 검출기(731)는 기준 신호로서 신호(VHref)의 레벨을 사용하는 전류 미러로 구성된다. 저 전위 검출기(732)는 기준 신호로서 신호(VLref)의 레벨을 사용하는 전류 미러로 구성된다. 레벨(VHref)은 전압(VCC)보다 낮고 전압(Vref)보다 높다. 레벨(VLref)은 전압(VSS)보다 높고 전압(Vref)보다 낮다. 2개의 전류 미러들의 출력들은 인버터에 의해 CMOS용 레벨로 증폭되고, 신호들(n11 및 n21)로서 래치부(733)로 출력된다. 신호(clkmz)는 클럭(CLK)에 동기하는 신호이다. 여기서, 칩의 다른 부분에 의해 또 다른 목적으로 발생된 신호는 신호(clkmz)로서 사용된다. 신호(clkmz)는 더미 입력파형 변환회로에 의해 발생될 수 있다. 래칭 타이밍 제어부(734)는 래치의 목적을 위한 신호(clkmz)로부터 펄스들(n12 및 n22)을 발생한다. 래치부(733)는 펄스(n12)에 응답하여 고 전위 검출기(731)의 출력을 래치하는 제 1 래치, 및 펄스(n22)에 응답하여 저 전위 검출기(732)의 출력을 래치하는 제 2 래치를 포함한다. 클럭(CLK)이 하이일 때, 펄스(n12)가 로우가 되면, 신호(n11)는 제 1 래칭 회로에 의해 래치된다. 따라서, 신호(n13)가 전송된다. 마찬가지로, 클럭(CLK)이 로우일 때, 펄스(n22)가 하이가 되면 신호(n21)가 제 1 래치에 의해 래치된다. 따라서, 신호(n23)가 전송된다. 래칭으로부터 얻어진 신호들(n13 및 n23)의 값들에 기초하여, 단자(d-dq)를 통해 출력되어야 할 더미 출력의 파형은 단자(d-clk)를 통해 입력되어야 할 더미 입력의 파형과 같은 것으로 변환된 후, 전송된다. 전류 미러들은 고 전위 검출기(731) 및 저 전위 검출기(732)로서 사용된다. 선택적으로, 인버터의 인버팅 비를 이용하는 회로들을 이용할 수 있다. 즉, 인버터의 출력의 문턱 값이 기준으로서 사용될 수 있다. 이 경우에 신호들(VHref 및 VLref)은 불필요하다.
제76도 내지 제79도는 제75도에 나타낸 제 14 실시예에서의 회로의 동작을 나타내는 타이밍 차트이다.
LVTTL이 채택될 때, 제76도에 나타낸 바와 같이, 레벨들(VHref 및 VLref)을 넘는 레벨을 갖는 파가 클럭(CLK)으로서 입력된다. LVTTL이 채택된다고 할 때, 이는 큰 진폭을 갖는 신호가 입력됨을 의미한다. 신호가 반드시 LVTTL 표준에 맞는 신호인 것은 아니다. 신호가 반드시 LVTTL 표준에 맞는 신호는 아니다. 이 경우에, 클럭(CLE)의 “하이” 레벨은 레벨(VHref)을 초과한다. 클럭(CLK)에 위상이 일치하고 동기한 신호가 신호(n11)로서 전송된다. 마찬가지로, 클럭(CLK)의 “로우”레벨이 레벨(VLref)을 초과하므로, 클럭(CLK)에 위상이 일치하고 동기한 신호가 신호(n21)로서 전송된다. 신호(clkmz)는 클럭(CLK)에 동기한다. 로우가 되는 펄스(n12)는 신호(clkmz)의 상승 에지에서 발생되고, 하이가 되는 펄스(n22)는 신호(clkmz)의 하강 에지에서 발생된다. 펄스(n12)가 지속되는 동안, 신호(n11)는 하이이고 신호(n13)는 로우이다. 펄스(n22)가 지속되는 동안, 신호(n21)는 로우이고 신호(n23)는 하이이다. 그러므로 신호(n31)는 하이로 구동된다. 트랜지스터들(722 및 723)은 턴 온되고 트랜지스터들(724 및 725)은 턴 오프된다. 이는 LVTTL용 변환기(711)가 턴 온되고 SSTL용 변환기(712)가 턴 오프됨을 의미한다. 신호(d-dq)는 손상되지 않은 파형을 가진 신호(d-clk)로서 전송된다. 결국, 큰 진폭을 갖는 파가 더미 입력회로로부터 전송된다.
SSTL이 채택될 때, 제77도에 나타낸 바와 같이, 레벨들(VHref 및 VLref)을 초과하지 않는 레벨을 갖는 파는 클럭(CLK)으로서 입력된다. SSTL이 채택되었다고 할 때, 이는 작은 진폭을 갖는 신호가 입력됨을 의미한다. 신호가 반드시 SSTL 표준에 맞는 신호는 아니다. 이 경우에, 클럭(CLK)의 “하이” 레벨은 레벨(VHref)을 초과하지 않으므로, 신호(n11)는 클럭(CLK)의 레벨에 관계없이 로우가 된다. 마찬가지로, 클럭(CLK)의 “로우” 레벨이 레벨(VLref)아래로 떨어지지 않으므로, 신호(n21)는 클럭(CLE)의 레벨의 관계없이 하이이다. 그러므로 신호(n13)는 하이로 구동되고, 신호(n23)는 로우로 구동되고, 신호(n31)는 로우로 구동된다. 그러므로 트랜지스터들(722 및 723)은 턴 오프되고, 트랜지스터들(724 및 725)은 턴 온된다. 이는 LVTTL용 변환기(711)는 턴 오프되고, SSTL용 변환기(712)는 턴 온됨을 의미한다. 신호(d-dq)의 파형은 트랜지스터들(724 및 725)에 의한 문턱 전압들(Pch-Vth 및 Nch-Vth)의 감산에 의해 얻어지는 파형이 된다. 결국, 신호(d-clk)가 전송된다. 그리하여, 작은 진폭을 갖는 파가 더미 입력회로로부터 전송된다.
제78도는 레벨이 레벨(VHref)을 초과하나 레벨(VLref)아래로 떨어지지 않는 레벨을 갖는 파가 외부 클릭(CLK)으로서 입력되는 때에 수행되는 동작을 나타낸다. 이 경우에, SSTL-1인 SSTL의 변화가 채택된다. 어쨌든, 중간 진폭을 갖고 로우 레벨이 다소 높은 파가 단지 입력되어야만 한다. 이 경우에, 클럭(CLK)의 하이 레벨이 레벨(VHref)을 초과하므로, 클럭(CLK)에 위상이 일치하고 동기하는 파가 신호(n11)로서 전송된다. 그러나, 클럭(CLK)의 로우 레벨이 레벨(VLref) 아래로 떨어지지 않으므로, 신호(n21)는 클럭(CLK)의 레벨에 관계없이 항상 하이이다. 그러므로 신호(n13)는 로우로 구동되고, 신호(n23)는 로우로 구동되고, 신호(n31)는 하이로 구동된다. p 채널 트랜지스터(722)는 턴 온되고, n 채널 트랜지스터(723)는 턴 오프되고, 트랜지스터들(724 및 725)은 턴 오프된다. 그러므로 신호(d-dq)는 트랜지스터(722)만을 경유하여 전송된다. 결국, 신호(d-dq)의 저 전위에서 문턱 전압(Pch-Vth)을 감산하여 얻어지는 파형을 갖는 신호(d-clk)가 전송된다.
제79도는 그의 로우 레벨이 레벨(VLref) 아래로 떨어지나 그의 하이 레벨이 레벨(VHref)을 초과하지 않는 파가 외부 클럭(CLK)으로서 입력될 때 수행되는 동작을 나타낸다. 여기서, SSTL-2인 SSTL의 변화가 채택된다. 중간 진폭을 갖고 그의 하이 레벨이 다소 낮은 파가 단지 입력되어야만 한다. 이 경우에 클럭(CLK)의 로우 레벨은 레벨(VLref) 아래로 떨어지고, 클럭(CLK)에 위상이 일치하고 동기하는 파가 신호(n21)로서 전송된다. 그러나, 클럭(CLK)의 하이 레벨이 레벨(VHref)을 초과하지 않으므로, 신호(n11)는 클럭(CLK)의 레벨에 관계없이 항상 로우이다. 그러므로 신호(n13)는 하이로 구동되고, 신호(n23)는 하이로 구동되고, 신호(n31)는 하이로 구동된다. p 채널 트랜지스터(722)는 턴 오프되고, n 채널 트랜지스터(723)는 턴 온되고, 트랜지스터들(724 및 725)은 턴 오프된다. 그러므로 신호(d-dq)는 n 채널 트랜지스터(723)만을 경유하여 전송된다. 결국, 신호(d-dq)의 하이 레벨에서 문턱 전압(Nch-Vth)을 감산하여 얻어지는 파형을 갖는 신호(d-clk)가 전송된다.
상기한 바와 같이, 제 14 실시예에서는, 입력 외부 클럭의 진폭이 판단되고, 출력의 진폭이 판단의 결과에 따라 변환된다. 그러므로 입력신호의 진폭 및 더미 입력회로로 입력되는 더미 신호의 진폭은 서로 확실히 일치할 수 있다. 결국, 출력은 외부 클럭의 진폭에 관계없이 외부 클럭에 대해 소정 위상을 나타낸다.
제 1 내지 제 14 실시예에서는, 본 발명의 반도체장치를 위한 출력타이밍 제어회로를 설명하였다. 반도체장치에 그와 같은 출력타이밍 제어회로를 적용시키는 방법을 또 다른 실시예와 결합하여 설명한다.
제80도는 입력회로(13), 출력타이밍 제어회로(30), 제 1 내지 제 m 출력회로들(571-1, 571-2, ..., 571-m), 및 클럭 신호 분배 회로(580)의 배치를 나타내는 도면이다.
도시된 바와 같이, 이 반도체장치는 복수의 신호들(OS-1, OS-2, ..., OS-m)을 출력한다. 출력회로들(571-1, 571-2, ..., 571-m)은 출력신호들에 관련되어 있다. 클럭 분배 회로(580)는, 클럭 입력회로(13)로부터 출력타이밍 제어회로(30)를 거쳐 입력되는 클럭을, 복수의 버퍼들(CB1. CB21, ..., CBnm)(581 내지 583)을 경유하여 출력회로들(571-1, 571-2, ..., 571-m)로 분배한다. 분배 목적지들에 도달하는 선들의 길이들, 및 클럭이 통과하는 버퍼들의 수는, 서로 같다. 그리하여, 등거리 배선이 실현된다. 제80도에서, 출력회로들(571-1, 571-2, ..., 571-m)로 입력되는 클럭들은 모두 위상이 일치한다. 클럭 입력회로(13) 및 출력타이밍 제어회로(30)는 출력회로들(571-1, 571-2, ..., 571-m)의 하나, 즉 여기서는 제 1 출력회로(571-1)에 가까이 위치한다. 출력타이밍 제어회로(30)는 제 1 출력회로(571-1)가 외부 클럭(CLK)에 위상이 일치할 수 있도록 제어를 한다. 상기한 바와 같이, 클럭 분배 회로(580)는 등거리 배선을 가지므로, 출력회로들로 입력되는 클럭들은 모두 위상이 일치한다. 제 1 출력회로(571-1)의 출력신호가 외부 클럭(CLK)과 동기하면, 모든 출력회로들의 출력신호들은 외부 클럭(CLK)과 동기할 것이다.
제 1 내지 제 15 실시예의 회로 구성중 어느 것이 채택되는 반도체장치에서, 공지의 반도체장치와 비교해서, 출력신호와 외부 클럭의 동기의 정확도가 급격히 개선된다. 외부 클럭과의 동기가 보장된 고 정확도의 출력을 제공할 수 있는 반도체장치를 사용하여 구성되는 반도체 시스템의 실시예를 아래에 설명한다.
공지의 출력타이밍 및 잠재적인 문제점들을 설명한다. 제81도는 데이터를 외부 클럭과 동기하여 출력하는 공지의 반도체장치의 출력타이밍을 설명하기 위한 도면이다. 공지의 반도체장치에서, 데이터를 출력하는 동작은 외부 클럭(CLK)(t0)의 상승에 응답하여 시작한다. 출력은 실제로 약간의 시간 후에 출력 단자에 나타난다. 시간은 프로세스간의 편차, 공급 전압의 변동, 온도의 변화 등에 따라 다르다. 시간이 최단일 때, 출력은 시점(t1)에서 나타난다. 시간이 최장일 때, 출력은 시점(t2)에서 나타난다. 다른 말로 하면, 클럭 액세스 시간은 외부 클럭의 상승 에지에서 시작하는 시간(tOH)에서 시간(tAC)까지 변화한다. 시간들(tOH 및 tAC)은 반도체장치용 사양들에 규정되어 있다. 시점들(t1 및 t2)간의 시간 간격은 실제로 사용할 수 없고 데이터가 불확실한 시간이다.
그와 같은 출력을 수신하는 측에서, 셋업 시간(tIS) 및 유지 시간(tIH)이 필요하다. 시간들(tIS 및 tIH)은 외부 클럭의 상승 에지에 대해서 규정되어 있다. 셋업 시간(tIS)의 시작 시점은 시점(t3)이고, 유지 시간(tIH)의 종료 시점은 시점(t5)이다. 도면에서, 시간 간격(t2-t6)과 시간 간격(t3-t6)과의 차이는 시스템의 시간 마진으로 간주된다. 시간 마진은 시스템에서 다양한 요인들에 의해 생기는 오류들을 흡수하기에 충분할 정도로 길어야만 한다.
근년에는, 외부 클럭의 주파수가 점점 높아지고 있다. 이는 시간 마진을 충분하게 지킬 수 없다는 문제점을 일으킨다.
제82도는 본 발명의 반도체장치에서의 출력타이밍을 나타내는 도면이다. 공지의 반도체장치에서, 제81도에 나타낸 바와 같이, 출력 동작은 외부 클럭의 상승 에지에서 시작한다. 대조적으로, 본 발명의 반도체장치에서, 출력신호는 외부 클럭의 하강 에지에 동기하여 출력된다. 말할 필요없이, 외부 클럭의 상승 및 하강 에지들은 그들 간에 180°의 위상 차이를 갖는다. 그러므로 외부 클럭은 50%의 듀티 사이클을 갖는 신호이다. 이미 설명한 바와 같이, 본 발명의 반도체장치에서, 출력신호의 출력타이밍은 출력신호가 외부 클럭에 대해 소정 위상을 나타내도록 제어될 수 있다. 출력신호는 외부 클럭의 하강 에지에 동기하여 출력 단자에 즉시 나타난다. 출력신호가 종료한 기간 동안의 중간점은 외부 클럭의 상승 에지와 일치한다. 입력의 전후에 같은 시간 마진을 준수할 수 있다. 외부 클럭의 사이클이 점차로 짧아진다고 가정하면, 이전 타이밍에 따라 출력을 제공하는 이점이 보다 분명해질 것이다.
제83도는 각각 출력신호가 외부 클럭에 대해 소정 위상에서 나타나도록 출력 신호의 출력타이밍을 제어할 수 있는 반도체 메모리들(610 내지 613)을 사용하여 구성된 제 16 실시예의 메모리 시스템에서 장치들의 배치 및 신호선들의 배치를 나타내는 도면이다. 제84도는 제 16 실시예의 메모리 시스템에서 클럭(CLK)에 대한 데이터의 위상 관계를 나타내는 도면이다.
도면에서, 메모리 시스템에서의 제어기(601)가 도시되어 있다. 반도체 메모리들(610 내지 613)은 도시된 바와 같이 배열된다. 반도체 메모리들(610 내지 613)내에 저장된 데이터 항목들은 클럭선(603)으로 인가된 클럭(CLK)에 동기하여 데이터 버스(602)상으로 출력된다. 클럭(CLK)의 클럭선(603)으로서 전파 방향이 도면에서 오른쪽에서 왼쪽이라고 가정하면, 클럭(CLK)이 가장 오른쪽 메모리(3)에 도달하는데 요구되는 시간이 가장 짧다. 클럭(CLK)이 가장 왼쪽 메모리에 도달하는데 요구되는 시간이 가장 길다. 그러나, 클럭(CLK)에 동기하여 출력되는 데이터가 제어기(601)에 도달하는데 요구되는 시간에 대해 말하면, 가장 왼쪽 메모리로부터 출력되는 데이터를 위해 요구되는 시간이 가장 짧다. 클럭(CLK)의 클럭선(603)으로의 전파 속도가 데이터 선의 데이터 버스(602)로의 전파 속도와 같다고 하면, 제84도에 나타낸 바와 같이, 메모리로부터 출력된 데이터 항목들은 클럭(CLK)이 제어기(601)에 도달하는 타이밍에 따라 제어기(601)에 도달한다. 그러므로 제어기(601)는 클럭(CLK)에 동기하여 데이터를 페치한다.
제85도는 제 17 실시예의 메모리 시스템에서 장치들의 배열 및 신호선들의 배치를 나타내는 도면이다.
제 17 실시예의 메모리 시스템에서, 클럭(CLK)은 먼저 제어기(601)로 입력된다. 제어기(601)는 쓰기 클럭(Write-CLK) 및 읽기 클럭(Read-clk)을 발생하는데 클럭(CLK)을 사용한다. 클럭(Read-clk)이 전파되는 클럭 선은 신호선(605)이다. 클럭(Read-clk)은 신호(605)를 통해 가장 오른쪽 메모리(613)의 위치로 전파된 후 신호선(606)을 통해 제어기(601)로 되돌아간다. 클럭(Read-clk)은 신호선(606)을 통해 메모리들로 공급된다. 메모리들로부터 출력된 데이터 항목들은 제 16 실시예에서와 마찬가지 방법으로 제어기(601)로 페치된다.
제 17 실시예에서는, 신호선(606)을 통해 전파되는 클럭(Read-clk)은 클럭(Read-Receive)로서 제어기(601)로 입력된다. 클럭(Read-clk)의 지연의 크기는 클럭(Read-Receive)이 클럭(Read-clk)과 위상이 일치하도록 조절된다.
제86도는 제 17 실시예에서 제어기(601)내의 클럭들의 시스템을 나타내는 도면이다.
제86도에 나타낸 바와 같이, 외부적 입력 클럭(CLK)은 출력 버퍼(621)로 입력된 후, 클럭(Write-CLK)으로서 출력된다. 클럭(Write-CLK)은 증폭되기 위해서 전류 미러(622) 및 드라이버(623)를 통과한다. 지연회로(624)에 의해 특정 크기만큼 지연된 후, 클럭(Write-CLK)은 출력 버퍼(625)로부터 클럭(Read-clk)으로서 출력된다. 회귀 클럭(Read-clk)은 클럭(Read-Receive)으로서 수신된다. 전류 미러(626) 및 드라이버(627)를 통과한 후, 클럭(Read-Receive)은 위상 비교회로(628)로 입력된다. 드라이버(623)의 출력은 또한 위상 비교회로(628)로 입력되어, 출력의 위상이 클럭의 위상과 비교된다. 비교 결과에 기초하여, 지연제어회로(629)는 지연회로에 의해 발생되는 지연의 크기를 특정한다. 그리하여, 클럭(Read-clk)의 지연의 크기는, 클럭(Read-CLK) 및 클럭(Read-Receive)이 서로 위상이 일치하도록 조절된다.
제87도는 제 18 실시예의 메모리 시스템에서 장치들의 배열 및 신호선들의 배치를 나타내는 도면이다.
제 18 실시예의 메모리 시스템에서, 제 16 실시예에서와 같이, 메모리로부터 출력된 데이터 항목들이 전파되는 방향으로 전파하는 클럭(CLK)은 제어기(601)에 의해 클럭(Read-Receive)으로서 수신된다. 제어기(601)는 클럭(Read-Receive)을 사용하여 쓰기 클럭(Write-CLK)을 발생한다. 메모리로부터 데이터를 읽는 것은 클럭(CLK)에 동기하여 수행된다. 출력 클럭(Write-CLK)의 지연의 크기는, 클럭이 클럭(Read-Receive)에 위상이 일치하도록 조절된다.
제88도는 제 18 실시예에서 제어기(601)내의 클럭들의 시스템을 나타내는 도면이다.
제88도에 나타낸 바와 같이, 외부적 입력 클럭(CLK-Receive)은 전류 미러(631) 및 드라이버(632)를 통과하는 동안 증폭된다. 지연회로(633)에 의해 특정크기만큼 지연된 후, 클럭은 출력 버퍼(634)로부터 클럭(Write-CLK)으로서 출력된다. 클럭(Write-CLK)은 전류 미러(635) 및 드라이버(636)를 통과한 후 위상 비교 회로(637)로 입력된다. 드라이버(632)의 출력은 또한 위상 비교회로(637)로 입력되어, 출력의 위상이 클럭의 위상과 비교된다. 비교 결과에 기초하여, 지연제어회로(638)는 지연회로(633)에 의해 발생되는 지연의 크기를 특정한다. 그리하여, 클럭(Write-CLK)은 클럭(Read-Receive)과 위상이 일치하도록 조절된다.
제89도는 제 19 실시예의 메모리 시스템에서 장치들의 배열 및 신호선들의 배치를 나타내는 도면이다.
제 19 실시예의 메모리 시스템에서, 제어기(601)의 클럭 단자는 읽기 클럭 및 쓰기 클럭에 의해 공유된다. 제 16 실시예의 메모리 시스템과 같이, 메모리들로부터 출력된 데이터가 전파하는 방향으로 전파하는 클럭(CLK)은 제어기(601)에 의해 클럭(R/W-CLK)으로서 수신된다. 메모리들로부터 출력된 데이터를 제어기(601)로 페치하는 것은 제 16 실시예에서와 같은 방법으로 수행된다. 클럭(CLK)은 제어기(601)로 입력되기 직전에 클럭선(607)으로 분기되고, 쓰기 클럭으로서 작용하기 위해 반대 방향으로 회귀한다. 그러므로 제어기(601)로부터 출력되고 메모리에 기입되는 데이터는 쓰기 클럭과 평행하게 전파한다. 문제는 메모리에 기입되는 데이터를 쓰기 클럭과 위상을 어떻게 일치시키는 가이다.
제90도는 제 19 실시예에서 제어기(601)내의 클럭들의 시스템을 나타내는 도면이다.
제90도에 나타낸 바와 같이, 외부적 입력 클럭(R/W-CLK)은 전류 미러(641) 및 드라이버(642)를 통과하는 동안 증폭된다. 지연회로(643)에 의해 특정 크기만큼 지연된 후, 클럭은 데이터 출력 버퍼(644)로 공급된다. 데이터 출력 버퍼(644)는 지연회로(643)로부터 공급된 타이밍신호에 동기하여 쓰기 데이터 레지스터(640)로부터 읽혀진 데이터를 출력한다. 타이밍신호는 더미 출력 버퍼(649)에 의한 데이터 출력 버퍼(644)에서 발생되는 지연의 크기와 같은 크기만큼 지연된 후, 전류 미러(645)로 입력된다. 전류 미러(645)의 출력은 드라이버(646)를 통과한 후, 위상 비교회로(647)로 입력된다. 드라이버(646)의 출력은 또한 위상 비교회로(647)로 입력되어, 출력이 위상이 클럭의 위상과 비교된다. 비교 결과에 기초하여, 지연제어회로(648)는 지연회로(643)에 의해 발생되는 지연의 크기를 특정한다. 그리하여, 쓰기 데이터(Write-Data)는 쓰기 클럭인 클럭(R/W-CLK)에 위상이 일치한다.
지금까지 설명한 바와 같이, 본 발명에 따르면, 실제 회로로부터 출력되는 신호는 외부 클럭과 비교되고, 지연의 크기는 출력신호가 외부 클럭에 대해 소정 위상 관계를 갖도록 조절된다. 반도체장치들간의 편차, 온도의 변화, 공급 전압의 변동 등에 불구하고, 외부 클럭에 대한 출력신호의 위상 관계는 소정 값으로 정확히 유지될 수 있다.
더욱이, 더미 입력회로 및 더미 출력회로가 포함된다. 외부 클럭에 비교되는 신호는 실제 출력신호에 유사한 신호이다. 출력신호의 위상은 정확히 조절될 수 있다.
또한, 상승 출력 데이터의 위상 및 하강 출력 데이터의 위상은 조절된다. 외부 클럭과의 위상 오류는 최소화될 수 있다.
또한, 더미 회로가 실제로 출력을 담당하는 회로에 유사하게 제조되더라도, 더미 회로와 실제 출력회로 사이에는 차이가 있다. 또한, 실제로 출력 단자에 접속되는 부하는 예측할 수 없다. 예측된 더미 부하가 실제 부하와 다르게 되는 것은 피할 수 없다. 그와 같은 차이는 조절된 위상에 오류를 일으킨다. 본 발명에 의하면, 오류는 출력 위상 조절시에 고려된다. 그러므로 오류는 더 감소된다.
또한, 외부 클럭의 진폭 또는 파형이 더미 출력회로의 출력에서와 다르더라도, 출력의 위상이 소정 값으로 정확하게 설정될 수 있다. 그러한 반도체장치를 사용하여 고속으로 동작할 수 있는 반도체 시스템을 실현할 수 있다.

Claims (88)

  1. 상승 및 하강의 위상이 180° 어긋난 외부 클럭에 동기하여 데이터를 입력 또는 출력하는 반도체 장치에 있어서, 상기 상승 및 하강 중 하나에 동기하여 데이터를 출력하는 데이터 출력회로와, 상기 상승 및 하강 중 다른 하나에 동기하여 데이터를 페치(fetching)하는 데이터 입력회로와, 상기 외부 클럭으로부터 출력 타이밍 신호 및 입력 타이밍 신호를 발생시키는 타이밍 신호 발생회로를 구비하고, 상기 데이터 출력회로는 상기 출력 타이밍 신호에 따라 데이터를 출력하고, 상기 데이터 입력회로는 상기 입력 타이밍 신호에 따라 데이터를 입력하고, 상기 타이밍신호 발생회로는 상기 출력 타이밍 신호를 지연시키는 지연회로 및 상기 출력 타이밍 신호와 상기 외부 클럭을 비교하는 타이밍 비교회로를 구비하고, 상기 타이밍 비교회로에 의해 수행된 비교 결과에 기초하여, 상기 데이터 출력 회로로부터의 데이터 출력이 상기 상승 및 하강 중 하나에 동기될 수 있도록 상기 지연회로에 의해 발생되는 지연의 크기가 제어되는 것을 특징으로 하는 반도체 장치.
  2. 서로 접속된 복수의 반도체 장치를 가지며, 제 1 외부 신호에 동기하여 데이터를 출력하며 제 2 외부 신호에 동기하여 데이터를 입력하는 반도체 시스템에 있어서, 상기 반도체 장치로부터 출력된 데이터 항목이 전송되는 선 및 상기 제 1 외부 신호가 전송되는 선이 서로 평행하게 배치되어 있고, 상기 출력 데이터 항목의 전송 방향 및 상기 제 1 외부 신호의 전송 방향이 동일한 것을 특징으로 하는 반도체 시스템.
  3. 제2항에 있어서, 상기 반도체 장치에 입력된 데이터가 전송되는 선 및 상기 제 2 외부 신호가 전송되는 선이 서로 평행하게 배치되어 있고, 상기 입력 데이터의 전송 방향 및 상기 제 2 외부 신호의 전송 방향이 동일한 것을 특징으로 하는 반도체 시스템.
  4. 직렬로 접속된 복수의 신호 경로를 갖고 상기 복수의 신호 경로의 부분을 따라 신호를 선택적으로 출력함으로써 지연의 크기가 특정될 수 있는 지연선, 및 상기 지연선에 의해 생성되며 단계적으로 변하는 지연의 크기를 특정하는 지연제어회로를 구비하는 디지털 지연회로에 있어서, 상기 지연 제어회로는, 상보 신호들이 각 스테이지에 의해 출력되고, 하나의 상보 신호가 어떤 스테이지와 함께 끝나는 각 스테이지에 의해 출력되고, 반전된 상보 신호가 상기 어떤 스테이지에 후속하는 스테이지에 의해 출력되며, 상기 반전된 상보 신호들을 먼저 출력하는 스테이지의 위치가 시프트되는 시프트 레지스터; 및 상기 시프트 레지스터의 한 스테이지로부터 출력된 상기 상보 신호들 중 하나와 그 인접한 스테이지로부터 출력된 상보 신호들 중 다른 하나의 논리함수를 각각 계산하는 게이트로서, 상기 지연선이 상기 게이트의 출력에 기초하여 선택적으로 활성화되는 게이트를 구비하며, 서서히 상태 천이하는 상기 시프트 레지스터로부터 출력된 상보 신호의 하나가 원래의 논리 상태를 나타낼 때 상기 게이트 각각이 상기 지연선을 활성화시키는 신호를 출력하는 것을 특징으로 하는 디지털 지연회로.
  5. 직렬로 접속된 복수의 신호 경로를 갖고 상기 복수의 신호 경로의 부분을 선택적으로 활성화시킴으로써 지연의 크기가 특정될 수 있는 지연선; 및 상기 지연선에 의해 생성되며 단계적으로 변하는 지연의 크기를 특정하는 지연 제어회로를 구비하고, 상기 지연 제어회로는 상기 지연선 내에서의 적어도 2개의 인접한 신호 경로를 활성화시키는 것을 특징으로 하는 디지털 지연회로.
  6. 외부 클럭을 수신하는 클럭 입력회로와, 상기 클럭 입력회로에 접속되어 위상 비교회로의 출력에 따른 지연시간 동안 입력 신호를 지연시키며 상기 외부 클럭에 대한 소정의 위상 관계를 유지하는 데이터 출력 타이밍 신호를 출력하는 실제 지연회로를 구비하는 데이터 출력 타이밍 제어회로와, 상기 데이터 출력 타이밍 신호에 따라 데이터를 출력하는 데이터 출력회로를 구비하고, 상기 데이터 출력 타이밍 제어회로는 상기 클럭 입력회로에 접속된 더미 지연회로를 더 포함하여 상기 지연 시간을 생성하고, 상기 반도체 장치는 상기 클럭 입력회로에서 출력하는 기준 클럭의 주파수를 분주하는 1/N 분주기(N은 정수)를 더 구비하고, 상기 1/N 분주기의 출력은 상기 더미 지연회로에 접속되어 있는 것을 특징으로 하는 반도체 장치.
  7. 제6항에 있어서, 상기 반도체 장치는 동기식 반도체 메모리인 것을 특징으로 하는 반도체 장치.
  8. 제6항에 있어서, 상기 각각의 실제 및 더미 지연회로는 직렬로 접속된 복수의 지연 유닛을 구비하고, 상기 지연시간을 생성하는 것을 특징으로 하는 반도체 장치.
  9. 제6항에 있어서, 상기 위상 비교회로의 상기 출력에 따라 상기 실제 및 더미 지연회로에서 상기 지연시간을 제어하는 지연 제어회로를 더 구비하는 것을 특징으로 하는 반도체 장치.
  10. 제6항에 있어서, 상기 위상 비교회로는 상기 1/N 분주기에 접속된 제 1 입력 노드와 상기 더미 지연회로에 접속된 제 2 입력 노드를 갖고, 상기 위상 비교회로는 상기 제 1 및 제 2 입력 노드에서의 신호를 비교하는 것을 특징으로 하는 반도체 장치.
  11. 제10항에 있어서, 상기 위상 비교회로의 상기 제 2 입력 노드와 상기 더미 지연회로 사이에 접속되어 전파 지연시간을 제공하는 더미 회로를 더 구비하는 것을 특징으로 하는 반도체 장치.
  12. 제11항에 있어서, 상기 전파 지연시간은 상기 클럭 입력회로에서의 전파 지연시간과 동등한 제 1 전파 지연시간을 포함하는 것을 특징으로 하는 반도체 장치.
  13. 제12항에 있어서, 상기 더미 회로는 상기 더미 회로는 상기 제 1 전파 지연시간을 생성하는 더미 클럭 입력회로를 구비하는 것을 특징으로 하는 반도체 장치.
  14. 제11항에 있어서, 상기 전파 지연시간은 상기 데이터 출력회로에서의 전파 지연시간과 동등한 제 2 전파 지연시간을 포함하는 것을 특징으로 하는 반도체 장치.
  15. 제14항에 있어서, 상기 더미 회로는 상기 제 2 전파 지연시간을 생성하는 더미 출력회로를 구비하는 것을 특징으로 하는 반도체 장치.
  16. 제11항에 있어서, 상기 더미 회로는 상기 클럭 입력회로에서의 전파 지연시간과 동등한 제 1 전파 지연시간을 갖는 더미 클럭 입력회로 및 상기 데이터 출력회로에서의 전파 지연시간과 동등한 제 2 전파 지연시간을 갖는 더미 출력회로를 구비하는 것을 특징으로 하는 반도체 장치.
  17. 외부 클럭을 수신하는 클럭 입력회로와, 상기 클럭 입력회로에 접속되고 위상 비교회로의 출력에 따른 지연시간 동안 입력 신호를 지연시키며 상기 외부 클럭에 대한 소정의 위상 관계를 유지하는 데이터 출력 타이밍 신호를 출력하는 지연회로를 구비하는 데이터 출력 타이밍 제어회로와, 상기 데이터 출력 타이밍 신호에 따라 데이터를 출력하는 데이터 출력회로를 구비하고, 상기 위상 비교회로는 상기 클럭 입력회로에 접속된 제 1 입력 노드와 상기 지연회로에 접속된 제 2 입력 노드를 갖고, 상기 제 1 및 제 2 입력 노드에서의 신호를 비교하고, 상기 위상 비교회로의 제 2 입력노드는 상기 데이터 출력회로를 통하여 상기 지연회로에 접속되고, 상기 반도체 장치는 하이와 로우 사이에서 주기적으로 변화하는 더미 데이터를 발생시키는 더미 데이터 발생회로를 더 구비하고, 상기 더미 데이터 발생회로는 상기 데이터 출력회로에 상기 더미 데이터를 공급하는 것을 특징으로 하는 반도체 장치.
  18. 제17항에 있어서, 상기 더미 데이터는 50%의 듀티 사이클을 갖는 것을 특징으로 하는 반도체 장치.
  19. 제6항에 있어서, 상기 실제 지연회로 및 상기 더미 지연회로 양측에서의 상기 지연시간은 상기 위상 비교회로의 상기 출력에 따라 공통으로 제어되는 것을 특징으로 하는 반도체 장치.
  20. 제15항 또는 제16항에 있어서, 상기 더미 출력회로에 접속되어 구동되는 더미 로드회로를 더 구비하는 것을 특징으로 하는 반도체 장치.
  21. 제20항에 있어서, 상기 더미 로드회로에서의 로드 값이 스위칭 신호에 따라 변하는 것을 특징으로 하는 반도체 장치.
  22. 제15항 또는 제16항에 있어서, 상기 데이터 출력회로와 상기 더미 출력 회로용 전원은 상기 반도체 장치용 내부 전원과는 독립적인 것을 특징으로 하는 반도체 장치.
  23. 제15항 또는 제16항에 있어서, 상기 데이터 출력회로 및 상기 더미 출력 회로는 모드 신호에 따라 구동 특성을 변경하는 것을 특징으로 하는 반도체 장치.
  24. 제14항 또는 제15항에 있어서, 상기 위상 비교회로의 상기 제 2 입력 노드와 상기 더미 지연회로 사이에 접속되어 있고 상기 더미 출력회로에 직렬로 접속되어 있는 더미 신호선을 더 구비하며, 상기 더미 신호선은 상기 실제 지연 회로 및 상기 데이터 출력회로 사이의 신호선 상의 선 지연시간과 동등한 선 지연시간을 갖는 것을 특징으로 하는 반도체 장치.
  25. 외부 클럭을 수신하는 클럭 입력회로와, 상기 클럭 입력회로에 접속되고 위상 비교회로의 출력에 따른 지연시간 동안 입력 신호를 지연시키며 상기 외부 클럭에 대한 소정의 위상 관계를 유지하는 데이터 출력 타이밍 신호를 출력하는 지연회로를 구비하는 데이터 출력타이밍 제어회로와, 상기 데이터 출력 타이밍 신호에 따라 데이터를 출력하는 데이터 출력회로를 구비하고, 상기 위상 비교회로는 상기 클럭 입력회로에 접속된 제 1 입력 노드와 상기 지연회로에 접속된 제 2 입력 노드를 가지며, 상기 제1 및 제 2 입력 노드에서의 신호를 비교하고, 상기 위상 비교회로는 상기 제 1 입력노드에 접속된 지연 유닛부와, 상기 제 1 및 제 2 입력 노드에서 신호를 비교하는 제 1 위상 비교부와, 상기 지연 유닛부의 출력과 상기 제 2 입력 노드에서의 신호를 비교하는 제 2 위상 비교부와, 상기 제 1 및 제 2 위상 비교부에서 출력신호를 수신하여 시프트 신호를 출력하는 시프트 신호 발생회로를 구비하는 것을 특징으로 하는 반도체 장치.
  26. 제8항에 있어서, 상기 위상 비교회로의 상기 출력에 따라 상기 복수의 지연 유닛 중 하나를 선택하기 위한 선택위치를 시프트하는 시프트 회로를 더 구비하는 것을 특징으로 하는 반도체 장치.
  27. 제25항에 있어서, 상기 지연회로는 직렬로 접속되어 상기 지연 시간을 생성하는 복수의 지연 유닛을 구비하고, 상기 반도체 장치는 시프트 신호에 따라 상기 복수의 지연 유닛 중 하나를 선택하기 위한 선택위치를 시프트하는 시프트 회로를 더 구비하는 것을 특징으로 하는 반도체 장치.
  28. 제26항에 있어서, 상기 시프트 시에 상기 선택위치 중 인접한 두 개가 임시로 선택되는 것을 특징으로 하는 반도체 장치.
  29. 제6항에 있어서, 상기 실제 지연회로는 상기 데이터 출력 타이밍 신호로서 제 1 및 제 2 데이터 출력 타이밍 신호를 각각 출력하는 제 1 및 제 2 실제 지연회로를 구비하고, 상기 데이터가 하이인 경우, 상기 데이터 출력회로는 상기 제 1 데이터 출력 타이밍 신호에 따라 상기 데이터를 출력하며, 상기 데이터가 로우인 경우, 상기 데이터 출력회로는 상기 제 2 데이터 출력 타이밍 신호에 따라 상기 데이터를 출력하는 것을 특징으로 하는 반도체 장치.
  30. 제15항에 있어서, 상기 실제 지연회로는 상기 데이터 출력 타이밍 신호로서 제 1 및 제 2 실제 데이터 출력 타이밍 신호를 각각 출력하는 제 1 및 제 2 실제 지연회로를 구비하고, 상기 더미 지연회로는 제 1 및 제 2 더미 클럭을 상기 더미 출력회로에 출력하는 제 1 및 제 2 더미 지연회로를 구비하고, 상기 데이터가 하이인 경우, 상기 데이터 출력회로가 상기 제 1 실제 데이터 출력 타이밍 신호에 따라 상기 데이터를 출력하고, 상기 더미 출력회로가 상기 제 1 더미 클럭에 따라 동작하며, 상기 데이터가 로우인 경우, 상기 데이터 출력회로는 상기 제 2 실제 데이터 출력 타이밍 신호에 따라 상기 데이터를 출력하고, 상기 더미 출력회로는 상기 제 2 더미 클럭 신호에 따라 동작하는 것을 특징으로 하는 반도체 장치.
  31. 제30항에 있어서, 상기 위상 비교회로로부터의 제 1 출력신호에 따라 상기 제 1 실제 지연회로와 상기 제 1 더미 지연회로에서의 상기 지연시간을 제어하는 제 1 지연 제어회로; 및 상기 위상 비교회로로부터의 제 2 출력신호에 따라 상기 제 2 실제 지연회로와 상기 제 2 더미 지연회로에서의 상기 지연시간을 제어하는 제 2 지연제어회로를 더 구비하는 것을 특징으로 하는 반도체 장치.
  32. 제31항에 있어서, 상기 위상 비교회로는 상기 데이터에 따라 상기 제 1 및 제 2 출력신호 중 하나를 출력하는 것을 특징으로 하는 반도체 장치.
  33. 제17항에 있어서, 상기 지연회로는 입력들이 상기 클럭 입력회로에 공통으로 접속되어 있는 실제 지연회로와 더미 지연회로를 구비하고, 상기 실제 지연회로는 상기 데이터 출력 타이밍 신호를 출력하며, 상기 더미 지연회로의 출력은 더미 출력회로를 통하여 상기 위상 비교회로의 상기 제 2 입력 노드에 접속되어 있고, 상기 반도체 장치는 스위치 신호에 따라 상기 데이터 출력회로와 상기 더미 출력회로 중 하나를 상기 위상 비교회로의 상기 제 2 입력 노드에 접속하는 출력 데이터 스위치 회로를 더 구비하는 것을 특징으로 하는 반도체 장치.
  34. 제17항에 있어서, 상기 더미 데이터 발생회로는 상기 더미 데이터를 생성시켜서 전력의 초기화로부터 정상 동작의 초기화로 만드는 것을 특징으로 하는 반도체 장치.
  35. 제17항에 있어서, 상기 더미 데이터 발생회로는 상기 리셋 신호 및 정상 동작 개시신호에 따라 상기 더미 데이터를 생성하는 것을 특징으로 하는 반도체 장치.
  36. 제35항에 있어서, 상기 정상 동작 개시신호는 모드 레지스터 판독신호인 것을 특징으로 하는 반도체 장치.
  37. 제17항에 있어서, 상기 위상 비교회로의 상기 출력에 따라 상기 지연회로에서의 상기 지연시간을 제어하는 지연 제어회로를 더 구비하고, 상기 반도체 장치의 초기화 중에, 상기 지연 제어회로는 상기 위상 비교회로의 상기 출력에 따라 동작하고, 상기 초기화 후에, 상기 지연 제어회로의 상태가 유지되는 것을 특징으로 하는 반도체 장치.
  38. 제17항에 있어서, 상기 데이터 출력회로는 스위치 신호에 따라 상기 데이터 및 상기 더미 데이터 중 하나를 출력하는 것을 특징으로 하는 반도체 장치.
  39. 제38항에 있어서, 상기 데이터 출력회로는 고 임피던스 제어신호를 수신하고, 상기 데이터 출력회로가 상기 더미 데이터를 출력하는 경우에 상기 스위치 신호는 상기 고 임피던스 제어신호를 무효화시키는 것을 특징으로 하는 반도체 장치.
  40. 제15항에 있어서, 상기 더미 출력회로의 크기는 상기 데이터 출력회로의 크기보다 작은 것을 특징으로 하는 반도체 장치.
  41. 외부 클럭을 수신하는 클럭 입력회로와, 상기 클럭 입력회로에 접속되고 위상 비교회로의 출력에 따른 지연시간 동안 입력 신호를 지연시키며 상기 외부 클럭에 대한 소정의 위상 관계를 유지하는 데이터 출력 타이밍 신호를 출력하는 지연회로를 구비하는 데이터 출력타이밍 제어회로와, 상기 데이터 출력 타이밍 신호에 따라 데이터를 출력하는 데이터 출력회로를 구비하고, 상기 클럭 입력회로는 기준 클럭을 출력하고, 상기 위상 비교회로는 상기 기준 클럭의 천이 전후에 상기 데이터 출력회로로부터 상기 데이터의 값을 검출하는 것을 특징으로 하는 반도체 장치.
  42. 제41항에 있어서, 상기 값이 동일한 경우에, 상기 위상 비교회로는 유지신호를 출력하여 상기 지연회로에서의 상기 지연시간이 변하지 않게 하고, 상기 값이 서로 다른 경우에는, 상기 위상 비교회로는 시프트 신호를 출력하여 상기 지연시간을 제어하는 것을 특징으로 하는 반도체 장치.
  43. 제42항에 있어서, 상기 유지 신호 및 상기 시프트 신호에 따라 상기 지연회로에서의 상기 지연시간을 제어하는 시프트 회로를 더 구비하는 것을 특징으로 하는 반도체 장치.
  44. 외부 클럭을 수신하는 클럭 입력회로와, 상기 클럭 입력회로에 접속되고 위상 비교회로의 출력에 따른 지연시간 동안 입력 신호를 지연시키며 상기 외부 클럭에 대한 소정의 위상 관계를 유지하는 데이터 출력 타이밍 신호를 출력하는 지연회로를 구비하는 데이터 출력타이밍 제어회로와, 상기 데이터 출력 타이밍 신호에 따라 데이터를 출력하는 데이터 출력회로와, 상기 클럭 입력회로에서 출력하는 기준 클럭에 대하여 반주기의 위상 시프트를 가지는 시프트 클럭을 생성하는 위상 시프트 회로를 구비하는 것을 특징으로 하는 반도체 장치.
  45. 외부 클럭을 수신하는 클럭 입력회로와, 상기 클럭 입력회로에 접속되고 위상 비교회로의 출력에 따른 지연시간 동안 입력 신호를 지연시키며 상기 외부 클럭에 대한 소정의 위상 관계를 유지하는 데이터 출력 타이밍 신호를 출력하는 지연회로를 구비하는 데이터 출력타이밍 제어회로와, 상기 데이터 출력 타이밍 신호에 따라 데이터를 출력하는 데이터 출력회로와, 상기 클럭 입력회로에서 출력하는 기준 클럭에 비례하는 반 주기의 위상 시프트를 가지는 시프트 클럭을 생성하는 위상 시프트 회로와, 상기 데이터 출력회로에 접속되고 상기 기준 클럭에 따라 제 1 입력신호를 래치하여 제 1 래치신호를 출력하는 제 1 래치회로와, 상기 데이터 출력회로에 접속되고 상기 시프트 클럭에 따라 상기 제 2 입력신호를 래치하여 제 2 래치신호를 출력하는 제 2 래치회로와, 상기 제 2 래치회로의 출력에 접속되고 상기 시프트 클럭에 따라 상기 제 3 입력을 래치하여 제 3 래치신호를 출력하는 제 3 래치회로를 구비하고, 상기 위상 비교회로는 상기 제 1, 제 2 및 제 3 래치 신호를 수신하는 것을 특징으로 하는 반도체 장치.
  46. 제45항에 있어서, 상기 데이터 출력회로와 상기 제 1 및 제 2 래치회로 사이에 접속된 더미 클럭 입력회로를 더 구비하는 것을 특징으로 하는 반도체 장치.
  47. 제45항에 있어서, 상기 위상 비교회로는, 상기 제 1, 제 2 및 제 3 래치 신호가 동일한 논리 값을 갖는 경우에, 유지신호를 출력하여 상기 지연회로에서의 상기 지연시간이 변하지 않게 하는 것을 특징으로 하는 반도체 장치.
  48. 제45항에 있어서, 상기 위상 비교회로는 시프트 신호를 출력하여 상기 제 1, 제 2 및 제 3 래치 신호의 조합에 따라 상기 지연회로에서의 상기 지연시간을 제어하는 것을 특징으로 하는 반도체 장치.
  49. 제41항에 있어서, 상기 지연회로는 상기 데이터 출력 타이밍 신호로서 제 1 및 제 2 데이터 출력 타이밍 신호를 각각 출력하는 제 1 및 제 2 지연회로를 구비하고, 상기 데이터가 하이인 경우에, 상기 데이터 출력회로는 상기 제 1 데이터 출력 타이밍 신호에 따라 상기 데이터를 출력하고, 상기 데이터가 로우인 경우에, 상기 데이터 출력회로는 상기 제 2 데이터 출력 타이밍 신호에 따라 상기 데이터를 출력하는 것을 특징으로 하는 반도체 장치.
  50. 외부 클럭을 수신하는 클럭 입력회로와, 상기 클럭 입력회로에 접속되고 위상 비교회로의 출력에 따른 지연시간 동안 입력 신호를 지연시키며 상기 외부 클럭에 대한 소정의 위상 관계를 유지하는 데이터 출력 타이밍 신호를 출력하는 지연회로를 구비하는 데이터 출력타이밍 제어회로와, 상기 데이터 출력 타이밍 신호에 따라 데이터를 출력하는 데이터 출력회로와, 상기 지연회로에 접속된 입력된 갖는 더미 회로와, 상기 클럭 입력회로에서 출력된 기준 클럭에 비례하는 위상 시프트를 갖는 시프트 클럭을 생성하는 위상 시프트 회로를 구비하고, 상기 위상 비교회로는 상기 기준 클럭 및 상기 시프트 클럭에 각각 동기하여 상기 더미 회로에서 상기 데이터의 값을 검출하는 것을 특징으로 하는 반도체 장치.
  51. 제50항에 있어서, 상기 시프트 클럭은 상기 기준 클럭에 대하여 반주기의 위상 시프트를 갖는 것을 특징으로 하는 반도체 장치.
  52. 제50항에 있어서, 상기 더미 회로에 접속된 제 1 입력을 갖고 상기 기준 클럭에 따라 상기 제 1 입력을 래치하여 제 1 래치신호를 출력하는 제 1 래치회로; 및 상기 더미 회로에 접속된 제 2 입력을 갖고 상기 시프트 클럭에 따라 상기 제 2 입력을 래치하여 제 2 래치신호를 출력하는 제 2 래치회로를 더 구비하고, 상기 위상 비교회로는 상기 제 1 및 제 2 래치신호를 수신하는 것을 특징으로 하는 반도체 장치.
  53. 제52항에 있어서, 상기 위상 비교회로는 시프트 신호를 출력하여 상기 제 1 및 제 2 신호의 조합에 따라 상기 지연회로에서의 상기 지연시간을 제어하는 것을 특징으로 하는 반도체 장치.
  54. 외부 클럭을 수신하는 클럭 입력회로와, 상기 클럭 입력회로에 접속되고 위상 비교회로의 출력에 따른 지연시간 동안 입력 신호를 지연시키며 상기 외부 클럭에 대한 소정의 위상 관계를 유지하는 데이터 출력 타이밍 신호를 출력하는 지연회로를 구비하는 데이터 출력 타이밍 제어회로와, 상기 데이터 출력 타이밍 신호에 따라 데이터를 출력하는 데이터 출력회로와, 상기 위상 비교회로의 상기 제 2 입력 노드와 상기 지연회로 사이에 접속되어 전파 지연시간을 제공하는 더미 회로를 구비하고, 상기 더미 회로는 상기 클럭 입력회로에서의 전파 지연시간과 동등한 제 1 전파 지연시간을 갖는 더미 클럭 입력회로 및 상기 데이터 출력회로에서의 전파지연시간과 동등한 제 2 전파 지연시간을 갖는 더미 출력회로를 구비하며, 상기 반도체 장치는 상기 더미 출력회로에 접속된 입력 및 상기 더미 클럭 입력회로에 접속된 출력을 갖고, 상기 입력의 진폭을 감소시키는 진폭 변환회로를 구비하는 것을 특징으로 하는 반도체 장치.
  55. 제54항에 있어서, 상기 진폭 변환회로의 상기 출력에서의 상기 진폭은 상기 외부 클럭에서의 진폭과 동일한 것을 특징으로 하는 반도체 장치.
  56. 제54항에 있어서, 상기 진폭 변환회로와 병렬로 접속된 바이패스 회로를 더 구비하고, 상기 진폭 변환회로 및 상기 바이패스 회로 중 하나가 모드 신호에 따라 선택되는 것을 특징으로 하는 반도체 장치.
  57. 제54항에 있어서, 상기 진폭 변환회로는 직렬로 접속된 p채널 트랜지스터 및 n 채널 트랜지스터를 구비하는 것을 특징으로 하는 반도체 장치.
  58. 제57항에 있어서, 상기 p 채널 및 n 채널 트랜지스터에서의 게이트 레벨을 제어하는 레벨 조절회로를 더 구비하는 것을 특징으로 하는 반도체 장치.
  59. 제56항에 있어서, 상기 외부 클럭의 진폭을 검출하여 상기 모드 신호를 출력하는 입력 파형 검출회로를 더 구비하는 것을 특징으로 하는 반도체 장치.
  60. 제59항에 있어서, 상기 입력파형 검출회로는 적어도 2개의 기준 레벨을 갖는 것을 특징으로 하는 반도체 장치.
  61. 제59항에 있어서, 상기 입력파형 검출회로는 상기 외부 클럭의 고레벨을 검출한 결과를 래치하는 고전위 래치 유닛 및 상기 외부 클럭의 저레벨을 검출한 결과를 래치하는 저전위 래치 유닛을 구비하는 것을 특징으로 하는 반도체 장치.
  62. 제61항에 있어서, 상기 입력파형 검출회로는 상기 고전위 래치 유닛과 상기 저전위 래치 유닛에 의해 수행되는 래치 동작의 타이밍을 조절하는 조절 래치 타이밍 제어회로를 구비하는 것을 특징으로 하는 반도체 장치.
  63. 제62항에 있어서, 상기 조절 래치 타이밍 제어회로는 상기 외부 클럭과 동기하는 신호에 따라 동작하는 것을 특징으로 하는 반도체 장치.
  64. 제54항에 있어서, 상기 진폭 변환회로는 외부 클럭 입력단자와 상기 클럭 입력회로 사이에 개입된 ESD 회로에 의해 초래된 지연과 동등한 지연을 생성하는 것을 특징으로 하는 반도체 장치.
  65. 제64항에 있어서, 상기 진폭 변환회로는 직렬로 접속된 p 채널 트랜지스터 및 n 채널 트랜지스터를 구비하고, 상기 P 채널 및 n 채널 트랜지스터의 저항의 합이 상기 ESD 회로에서의 신호 경로상의 저항과 동일하도록 설정되는 것을 특징으로 하는 반도체 장치.
  66. 외부 클럭을 수신하는 클럭 입력회로와, 상기 클럭 입력회로에 접속되고 위상 비교회로의 출력에 따른 지연시간 동안 입력 신호를 지연시키며 상기 외부 클럭에 대한 소정의 위상 관계를 유지하는 데이터 출력 타이밍 신호를 출력하는 지연회로를 구비하는 데이터 출력 타이밍 제어회로와, 상기 데이터 출력 타이밍 신호에 따라 데이터를 출력하는 데이터 출력회로를 구비하고, 복수의 상기 데이터 출력회로는 상기 지연회로에 접속되어 상기 지연회로로 부터 상기 복수의 데이터 출력회로 각각으로의 전파 시간이 실질적으로 동일하게 하는 것을 특징으로 하는 반도체 장치.
  67. 제66항에 있어서, 상기 지연회로로부터 상기 복수의 데이터 출력회로 각각으로의 배선 길이가 실질적으로 동일한 것을 특징으로 하는 반도체 장치.
  68. 외부 클럭을 수신하는 클럭 입력회로와, 상기 클럭 입력회로에 접속되고 위상 비교회로의 출력에 따른 지연시간 동안 입력 신호를 지연시키며 상기 외부 클럭에 대한 소정의 위상 관계를 유지하는 데이터 출력 타이밍 신호를 출력하는 지연회로를 구비하는 데이터 출력 타이밍 제어회로와, 상기 데이터 출력 타이밍 신호에 따라 데이터를 출력하는 데이터 출력회로를 구비하고, 복수의 상기 데이터 출력회로는 상기 지연회로에 접속되어, 상기 데이터 출력 타이밍 신호에 따라 데이터를 출력하고, 상기 데이터 출력 타이밍 제어회로는 상기 복수의 데이터 출력회로에 공통으로 접속되어 있는 것을 특징으로 하는 반도체장치.
  69. 제68항에 있어서, 상기 반도체 장치는 동기식 반도체 메모리인 것을 특징으로 하는 반도체 장치.
  70. 제68항에 있어서, 상기 지연회로는 직렬로 접속된 복수의 지연유닛을 구비하여 상기 지연시간을 생성하는 것을 특징으로 하는 반도체 장치.
  71. 제68항에 있어서, 상기 위상 비교회로의 상기 출력에 따라 상기 지연회로 내에서의 상기 지연시간을 제어하는 지연 제어회로를 더 구비하는 것을 특징으로 하는 반도체 장치.
  72. 제68항에 있어서, 상기 위상 비교회로는 상기 클럭 입력회로에 접속된 제 1 입력 노드와 상기 지연회로에 접속된 제 2 입력 노드를 갖고, 상기 위상 비교회로는 상기 제 1 및 제 2 입력 노드에서의 신호를 비교하는 것을 특징으로 하는 반도체 장치.
  73. 제72항에 있어서, 상기 위상 비교회로의 상기 제 2 입력 노드와 상기 지연회로 사이에 접속되어 전파 지연시간을 제공하는 더미 회로를 더 구비하는 것을 특징으로 하는 반도체 장치.
  74. 제73항에 있어서, 상기 전파 지연시간은 상기 클럭 입력회로에서의 전파 지연시간과 동등한 제 1 전파 지연시간을 포함하는 것을 특징으로 하는 반도체 장치.
  75. 제74항에 있어서, 상기 더미 회로는 상기 제 1 전파 지연시간을 생성하는 더미 클럭 입력회로를 구비하는 것을 특징으로 하는 반도체 장치.
  76. 제73항에 있어서, 상기 전파 지연시간은 상기 데이터 출력회로에서의 전파 지연시간과 동등한 제 2 전파 지연시간을 포함하는 것을 특징으로 하는 반도체 장치.
  77. 제76항에 있어서, 상기 더미 회로는 상기 제 2 전파 지연시간을 생성하는 더미 출력회로를 구비하는 것을 특징으로 하는 반도체 장치.
  78. 제73항에 있어서, 상기 더미 회로는 상기 클럭 입력회로에서의 전파 지연시간과 동등한 제 1 전파 지연시간을 갖는 더미 클럭 입력회로 및 상기 데이터 출력회로에서의 전파 지연시간과 동등한 제 2 전파 지연시간을 갖는 더미 출력회로를 구비하는 것을 특징으로 하는 반도체 장치.
  79. 제72항에 있어서, 상기 위상 비교회로의 상기 제 2 입력노드는 상기 데이터 출력회로중 하나를 통하여 상기 지연회로에 접속되어 있는 것을 특징으로 하는 반도체 장치.
  80. 제79항에 있어서, 하이와 로우 사이에서 주기적으로 변화하는 더미 데이터를 생성하여 상기 더미 데이터를 상기 데이터 출력회로에 제공하는 더미 데이터 발생회로를 더 구비하는 반도체 장치.
  81. 제78항에 있어서, 상기 지연회로는 그 입력들이 상기 클럭 입력회로에 공통으로 접속되어 있는 더미 지연회로와 실제 지연회로를 구비하고, 상기 실제 지연회로는 상기 데이터 출력 타이밍 신호를 출력하며, 상기 더미 지연회로의 출력이 상기 더미 출력회로와 상기 더미 클럭 입력회로를 통하여 상기 위상 비교회로의 상기 제 2 입력노드에 접속되어 있는 것을 특징으로 하는 반도체 장치.
  82. 제72항에 있어서, 상기 지연회로는 그 입력들이 상기 클럭 입력회로에 공통으로 접속되어 있는 더미 지연회로와 실제 지연회로를 구비하고, 상기 반도체 장치는 상기 클럭 입력회로에서 출력된 기준 클럭의 주파수를 분주하는 1/N 분주기(N은 정수)를 더 구비하고, 상기 1/Y 분주기의 출력은 상기 위상 비교회로의 상기 제 1 입력노드 및 상기 더미 지연회로에 접속되어 있는 것을 특징으로 하는 반도체 장치.
  83. 제81항에 있어서, 상기 클럭 입력회로에서 출력되는 기준 클럭의 주파수를 분주하는 1/N 분주기(N은 정수)를 더 구비하고, 상기 1/N 분주기의 출력이 상기 위상 비교회로의 상기 제 1 입력노드와 상기 더미 지연회로에 접속되어 있는 것을 특징으로 하는 반도체 장치.
  84. 제81항 또는 제82항에 있어서, 상기 실제 지연회로 및 더미 회로 양측에서의 상기 지연시간은 상기 위상비교회로의 상기 출력에 따라 공통으로 제어되는 것을 특징으로 하는 반도체 장치.
  85. 제77항 또는 제78항에 있어서, 상기 더미 출력회로에 접속되어 구동되는 더미 로드회로를 더 구비하는 것을 특징으로 하는 반도체 장치.
  86. 제70항에 있어서, 상기 위상 비교회로의 상기 출력에 따라 상기 복수의 지연 유닛 중 하나를 선택하기 위한 선택위치를 시프트하는 시프트 회로를 더 구비하는 것을 특징으로 하는 반도체 장치.
  87. 제86항에 있어서, 상기 시프트 시에 상기 선택위치 중 인접한 두 개가 임시로 선택되는 것을 특징으로 하는 반도체 장치.
  88. 제77항에 있어서, 상기 더미 출력회로의 크기는 상기 데이터 출력회로의 크기보다 작은 것을 특징으로 하는 반도체 장치.
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GB (1) GB2316208B (ko)
TW (1) TW340262B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101836510B1 (ko) 2012-05-31 2018-04-19 에스케이하이닉스 주식회사 반도체 장치

Families Citing this family (59)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6570944B2 (en) 2001-06-25 2003-05-27 Rambus Inc. Apparatus for data recovery in a synchronous chip-to-chip system
GB2357203B (en) * 1996-09-17 2001-07-25 Fujitsu Ltd Clock synchronisation by inter-signal timing adjustment
JP4090088B2 (ja) * 1996-09-17 2008-05-28 富士通株式会社 半導体装置システム及び半導体装置
JP3259764B2 (ja) * 1997-11-28 2002-02-25 日本電気株式会社 半導体記憶装置
KR100265599B1 (ko) * 1997-12-31 2000-10-02 김영환 데이터 윈도우 제어장치 및 그 방법
JP4571959B2 (ja) * 1998-01-21 2010-10-27 富士通セミコンダクター株式会社 入力回路および該入力回路を有する半導体集積回路
EP0953982B1 (en) * 1998-04-28 2008-08-13 Matsushita Electric Industrial Co., Ltd. Input circuit
US6043694A (en) * 1998-06-24 2000-03-28 Siemens Aktiengesellschaft Lock arrangement for a calibrated DLL in DDR SDRAM applications
DE19830571C2 (de) * 1998-07-08 2003-03-27 Infineon Technologies Ag Integrierte Schaltung
JP3993717B2 (ja) * 1998-09-24 2007-10-17 富士通株式会社 半導体集積回路装置
US6137327A (en) * 1998-11-25 2000-10-24 Siemens Aktiengesellschaft Delay lock loop
US6111796A (en) * 1999-03-01 2000-08-29 Motorola, Inc. Programmable delay control for sense amplifiers in a memory
US6625765B1 (en) * 1999-03-31 2003-09-23 Cypress Semiconductor Corp. Memory based phase locked loop
JP3488152B2 (ja) 1999-10-19 2004-01-19 日本電気株式会社 遅延同期ループの同期方法、遅延同期ループ及び該遅延同期ループを備えた半導体装置
US6643787B1 (en) 1999-10-19 2003-11-04 Rambus Inc. Bus system optimization
KR100596837B1 (ko) * 1999-12-30 2006-07-04 주식회사 하이닉스반도체 데이타 출력 제어장치
DE10059553B4 (de) * 2000-11-30 2005-04-28 Infineon Technologies Ag Schaltungsanordnung und Verfahren zum Synchronisieren
JP2002175698A (ja) * 2000-12-06 2002-06-21 Mitsubishi Electric Corp 半導体装置
US6788593B2 (en) * 2001-02-28 2004-09-07 Rambus, Inc. Asynchronous, high-bandwidth memory component using calibrated timing elements
FR2823341B1 (fr) * 2001-04-04 2003-07-25 St Microelectronics Sa Identification d'un circuit integre a partir de ses parametres physiques de fabrication
EP1444781B1 (de) * 2001-11-12 2011-08-03 Infineon Technologies AG Verfahren zur vermeidung von transienten bei schaltvorgängen in integrierten schaltkreisen sowie integrierter schaltkreis
KR100408419B1 (ko) * 2001-12-19 2003-12-06 삼성전자주식회사 반도체 메모리 장치의 동작 타이밍 제어회로 및 동작타이밍 제어 방법
KR100560644B1 (ko) * 2002-01-09 2006-03-16 삼성전자주식회사 클럭 동기회로를 구비하는 집적회로장치
JP3727889B2 (ja) * 2002-02-19 2005-12-21 株式会社東芝 半導体装置
US6801055B1 (en) * 2002-10-25 2004-10-05 Ecole De Technologie Superieure Data driven clocking
JP2004164772A (ja) * 2002-11-14 2004-06-10 Matsushita Electric Ind Co Ltd 半導体記憶装置
KR100507367B1 (ko) * 2003-01-24 2005-08-05 주식회사 하이닉스반도체 불휘발성 강유전체 메모리를 이용한 직렬 버스 제어 장치
US6954913B2 (en) * 2003-04-03 2005-10-11 Sun Microsystems Inc. System and method for in-situ signal delay measurement for a microprocessor
DE10320792B3 (de) * 2003-04-30 2004-10-07 Infineon Technologies Ag Vorrichtung zur Synchronisation von Taktsignalen
US7082550B2 (en) * 2003-05-12 2006-07-25 International Business Machines Corporation Method and apparatus for mirroring units within a processor
US6972998B1 (en) * 2004-02-09 2005-12-06 Integrated Device Technology, Inc. Double data rate memory devices including clock domain alignment circuits and methods of operation thereof
US7177205B2 (en) * 2004-04-27 2007-02-13 Intel Corporation Distributed loop components
US7626435B2 (en) * 2005-07-27 2009-12-01 Avago Technologies General Ip (Singapore) Pte. Ltd. High resolution delay line architecture
US7644331B2 (en) * 2005-07-27 2010-01-05 Avago Technologies General Ip (Singapore) Pte. Ltd. System and method for testing and debugging analog circuits in a memory controller
JP4448076B2 (ja) * 2005-09-16 2010-04-07 富士通株式会社 データ送受信回路のタイミング調整回路、ｌｓｉ及びデータ送受信システム
KR100834400B1 (ko) * 2005-09-28 2008-06-04 주식회사 하이닉스반도체 Ｄｒａｍ의 동작 주파수를 높이기 위한 지연고정루프 및 그의 출력드라이버
US7227809B2 (en) * 2005-10-14 2007-06-05 Micron Technology, Inc. Clock generator having a delay locked loop and duty cycle correction circuit in a parallel configuration
US7423465B2 (en) * 2006-01-27 2008-09-09 Micron Technology, Inc. Duty cycle error calculation circuit for a clock generator having a delay locked loop and duty cycle correction circuit
US7417478B2 (en) * 2006-02-06 2008-08-26 Micron Technology, Inc. Delay line circuit
US8073890B2 (en) * 2006-02-22 2011-12-06 Micron Technology, Inc. Continuous high-frequency event filter
US8121237B2 (en) 2006-03-16 2012-02-21 Rambus Inc. Signaling system with adaptive timing calibration
JP4772733B2 (ja) * 2007-04-13 2011-09-14 株式会社東芝 Ｄｌｌ回路
US8159887B2 (en) 2007-04-19 2012-04-17 Rambus Inc. Clock synchronization in a memory system
US7861105B2 (en) * 2007-06-25 2010-12-28 Analogix Semiconductor, Inc. Clock data recovery (CDR) system using interpolator and timing loop module
KR100863032B1 (ko) * 2007-08-14 2008-10-13 주식회사 하이닉스반도체 데이터 버스 센스 앰프 회로
US20090068314A1 (en) * 2007-09-12 2009-03-12 Robert Chatel Granulation Method And Additives With Narrow Particle Size Distribution Produced From Granulation Method
US8427457B2 (en) * 2008-02-22 2013-04-23 Himax Technologies Limited Display driver and built-in-phase-calibration circuit thereof
KR100929653B1 (ko) * 2008-04-15 2009-12-03 주식회사 하이닉스반도체 레지스터 제어형 지연고정루프회로
KR100917630B1 (ko) * 2008-04-30 2009-09-17 주식회사 하이닉스반도체 지연 고정 루프 회로
US8395428B2 (en) * 2010-09-30 2013-03-12 St-Ericsson Sa Reference clock sampling digital PLL
JP5600049B2 (ja) * 2010-11-11 2014-10-01 ピーエスフォー ルクスコ エスエイアールエル 半導体装置
KR101221234B1 (ko) * 2010-12-30 2013-01-11 에스케이하이닉스 주식회사 반도체 메모리 장치의 컬럼 어드레스 회로 및 컬럼 어드레스 생성 방법
US9404966B2 (en) * 2012-07-13 2016-08-02 Arm Limited Performance characteristic monitoring circuit and method
RU2549513C1 (ru) * 2013-12-30 2015-04-27 Леонид Павлович Коршунов Устройство управления выводом данных
KR102467451B1 (ko) * 2016-06-17 2022-11-17 에스케이하이닉스 주식회사 반도체 장치 및 반도체 시스템
KR20210148777A (ko) * 2020-06-01 2021-12-08 에스케이하이닉스 주식회사 리드동작 및 모드레지스터리드동작을 수행하기 위한 전자장치
US11443782B2 (en) 2020-06-01 2022-09-13 SK Hynix Inc. Electronic device to perform read operation and mode register read operation
KR102478938B1 (ko) * 2021-01-29 2022-12-20 윈본드 일렉트로닉스 코포레이션 공유 지연 회로를 갖는 방법 및 메모리 장치
CN117894351A (zh) * 2022-10-08 2024-04-16 长鑫存储技术有限公司 一种延时控制电路、方法和半导体存储器

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01243300A (ja) * 1988-03-23 1989-09-27 Fujitsu Ltd レーシング防止回路付きｒａｍ

Family Cites Families (56)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5612828B1 (ko) 1970-03-10 1981-03-24
US4100541A (en) * 1976-07-26 1978-07-11 The United States Of America As Represented By The Secretary Of The Navy High speed manchester encoder
GB2129634B (en) 1980-03-10 1984-10-31 Control Data Corp A self-adjusting delay device
US4589067A (en) * 1983-05-27 1986-05-13 Analogic Corporation Full floating point vector processor with dynamically configurable multifunction pipelined ALU
DE3422351A1 (de) * 1983-06-16 1984-12-20 Canon K.K., Tokio/Tokyo Bilderzeugungssystem
DE3855895T2 (de) 1987-03-20 1997-09-25 Hitachi Ltd Taktsignal-Versorgungssystem
GB2205467B (en) * 1987-05-28 1992-02-12 Apple Computer Disk drive controller
US4899071A (en) * 1988-08-02 1990-02-06 Standard Microsystems Corporation Active delay line circuit
US5087829A (en) * 1988-12-07 1992-02-11 Hitachi, Ltd. High speed clock distribution system
US5060145A (en) * 1989-09-06 1991-10-22 Unisys Corporation Memory access system for pipelined data paths to and from storage
JPH03217919A (ja) 1990-01-23 1991-09-25 Mitsubishi Electric Corp クロック発生器
US5440414A (en) 1990-02-02 1995-08-08 The United States Of America As Represented By The Secretary Of The Navy Adaptive polarization diversity detection scheme for coherent communications and interferometric fiber sensors
FR2658015B1 (fr) 1990-02-06 1994-07-29 Bull Sa Circuit verrouille en phase et multiplieur de frequence en resultant.
US5118975A (en) 1990-03-05 1992-06-02 Thinking Machines Corporation Digital clock buffer circuit providing controllable delay
US5126302A (en) * 1990-04-30 1992-06-30 Quantum Chemical Corporation Olefin polymerization catalyst and methods
KR920004417B1 (ko) 1990-07-09 1992-06-04 삼성전자 주식회사 낮은 동작 전류를 갖는 sam 데이터 억세스회로 및 그 방법
DE69130043T2 (de) 1990-09-18 1999-04-15 Fujitsu Ltd Elektronische Anordnung mit einem Bezugsverzögerungsgenerator
JP3221616B2 (ja) 1990-09-18 2001-10-22 富士通株式会社 半導体集積装置及び電子システム
US5191234A (en) 1990-12-10 1993-03-02 Sony Corporation Pulse signal generator and cascode differential amplifier
US5287025A (en) 1991-04-23 1994-02-15 Matsushita Electric Industrial Co., Ltd. Timing control circuit
JPH05191234A (ja) 1991-04-23 1993-07-30 Matsushita Electric Ind Co Ltd タイミング制御回路
US5262865A (en) * 1991-06-14 1993-11-16 Sony Electronics Inc. Virtual control apparatus for automating video editing stations
US5272729A (en) * 1991-09-20 1993-12-21 International Business Machines Corporation Clock signal latency elimination network
US5355037A (en) 1992-06-15 1994-10-11 Texas Instruments Incorporated High performance digital phase locked loop
DE4242201A1 (de) 1992-12-15 1994-06-16 Philips Patentverwaltung Schaltungsanordnung zum Verzögern eines Nutzsignals
JP3455982B2 (ja) 1993-01-14 2003-10-14 株式会社デンソー 偶数段リングオシレータ及びパルス位相差符号化回路
US5544203A (en) 1993-02-17 1996-08-06 Texas Instruments Incorporated Fine resolution digital delay line with coarse and fine adjustment stages
JP3247190B2 (ja) * 1993-04-13 2002-01-15 三菱電機株式会社 位相同期回路および集積回路装置
US5410670A (en) * 1993-06-02 1995-04-25 Microunity Systems Engineering, Inc. Accessing system that reduces access times due to transmission delays and I/O access circuitry in a burst mode random access memory
JPH0722511A (ja) 1993-07-05 1995-01-24 Mitsubishi Electric Corp 半導体装置
EP0639003A1 (en) * 1993-08-11 1995-02-15 Advanced Micro Devices, Inc. Digitally adjustable and calibrated delay line and method
TW253083B (ko) 1993-10-05 1995-08-01 Advanced Micro Devices Inc
JPH07202649A (ja) 1993-12-27 1995-08-04 Toshiba Corp 逓倍回路
US6009039A (en) * 1994-02-17 1999-12-28 Fujitsu Limited Semiconductor device
JP3443923B2 (ja) 1994-03-18 2003-09-08 富士通株式会社 半導体装置
KR0158762B1 (ko) * 1994-02-17 1998-12-01 세키자와 다다시 반도체 장치
US5440515A (en) * 1994-03-08 1995-08-08 Motorola Inc. Delay locked loop for detecting the phase difference of two signals having different frequencies
US5402389A (en) * 1994-03-08 1995-03-28 Motorola, Inc. Synchronous memory having parallel output data paths
US5440514A (en) * 1994-03-08 1995-08-08 Motorola Inc. Write control for a memory using a delay locked loop
US5479128A (en) * 1994-03-16 1995-12-26 Industrial Technology Research Institute Single ram multiple-delay variable delay circuit
JP3592386B2 (ja) * 1994-11-22 2004-11-24 株式会社ルネサステクノロジ 同期型半導体記憶装置
DE69526419T2 (de) * 1994-12-20 2002-11-21 Nec Corp Zeitverzögerungsschaltung
JPH08180676A (ja) 1994-12-22 1996-07-12 Mitsubishi Electric Corp 同期型半導体記憶装置
JPH08181548A (ja) * 1994-12-26 1996-07-12 Mitsubishi Electric Corp 差動増幅回路、ｃｍｏｓインバータ、パルス幅変調方式用復調回路及びサンプリング回路
JPH0963262A (ja) * 1995-08-17 1997-03-07 Fujitsu Ltd シンクロナスｄｒａｍ
US5670895A (en) * 1995-10-19 1997-09-23 Altera Corporation Routing connections for programmable logic array integrated circuits
KR0157952B1 (ko) * 1996-01-27 1999-03-20 문정환 위상 지연 보정 장치
JP4070255B2 (ja) * 1996-08-13 2008-04-02 富士通株式会社 半導体集積回路
JPH1069769A (ja) * 1996-08-29 1998-03-10 Fujitsu Ltd 半導体集積回路
JP3986103B2 (ja) * 1996-08-30 2007-10-03 富士通株式会社 半導体集積回路
US5818769A (en) * 1996-11-26 1998-10-06 Tweed; David B. Dynamically variable digital delay line
JP3739525B2 (ja) * 1996-12-27 2006-01-25 富士通株式会社 可変遅延回路及び半導体集積回路装置
US6100736A (en) * 1997-06-05 2000-08-08 Cirrus Logic, Inc Frequency doubler using digital delay lock loop
JP3560780B2 (ja) * 1997-07-29 2004-09-02 富士通株式会社 可変遅延回路及び半導体集積回路装置
JPH11219600A (ja) * 1998-02-03 1999-08-10 Mitsubishi Electric Corp 半導体集積回路装置
KR100301056B1 (ko) * 1999-06-22 2001-11-01 윤종용 싱크로너스 데이터 샘플링 회로

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01243300A (ja) * 1988-03-23 1989-09-27 Fujitsu Ltd レーシング防止回路付きｒａｍ

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101836510B1 (ko) 2012-05-31 2018-04-19 에스케이하이닉스 주식회사 반도체 장치

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