JP2007097182A - 遅延固定ループ - Google Patents

遅延固定ループ Download PDF

Info

Publication number
JP2007097182A
JP2007097182A JP2006263810A JP2006263810A JP2007097182A JP 2007097182 A JP2007097182 A JP 2007097182A JP 2006263810 A JP2006263810 A JP 2006263810A JP 2006263810 A JP2006263810 A JP 2006263810A JP 2007097182 A JP2007097182 A JP 2007097182A
Authority
JP
Japan
Prior art keywords
clock
delay
phase
locked loop
output
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2006263810A
Other languages
English (en)
Other versions
JP4846501B2 (ja
Inventor
Gyeon-Nam Kim
京男 金
Hwang Hur
晃 許
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of JP2007097182A publication Critical patent/JP2007097182A/ja
Application granted granted Critical
Publication of JP4846501B2 publication Critical patent/JP4846501B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern
    • H03K5/1565—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern the output pulses having a constant duty cycle
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0816—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter and the frequency- or phase-detection arrangement being connected to a common input
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Dram (AREA)
  • Pulse Circuits (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

【課題】ＤＣＣを可能とする遅延固定ループにおいて、ロックの後、電源電圧値の変化に応じ、ＤＣＣの立ち上がりクロック及び立ち下がりクロックの位相差が特定遅延以上となるとき、遅延固定ループをリセットするようにし、遅延固定ループの動作上の問題を解決する遅延固定ループ装置を提供を課題とする。
【解決手段】第１クロックと第２クロックとをそれぞれ受信するデューティサイクル補償部を有する遅延固定ループと、クロックのロック後の電源電圧の変動に応じて前記第１クロック及び第２クロックの位相差が予定された遅延値以上の場合、前記遅延固定ループをリセットするリセット制御部とを備える遅延固定ループ装置を提供する。
【選択図】図７

Description

本発明は、半導体装置（例えばメモリ装置）やコンピュータシステムに用いられる遅延固定ループに関し、特にデューティサイクル補償機能を有する遅延固定ループ（ＤＬＬ）に関する。
ＤＤＲ ＳＤＲＡＭ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）のような同期式半導体メモリ装置は、メモリコントローラのような外部装置から入力される外部クロック信号に同期し、固定された内部クロック信号を利用して外部の装置と共にデータの伝送を行う。これは、メモリとメモリコントローラとの間の安定したデータの伝送のため、基準クロック信号とデータとの間の時間的な同期が非常に重要なためである。即ち、データの安定した伝送のためには、データを伝送する各構成要素において、クロックからデータがバスに載せられる時間を逆補償してデータをクロックのエッジ（ｅｄｇｅ）、又は、中心に正確に位置させなければならない。
このような役割を行なうために同期式半導体装置は、クロック同期回路を備えている。例えば、代表的なクロック同期回路として、位相固定ループ（ＰＬＬ：Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）と遅延固定ループ（ＤＬＬ）がある。外部クロック信号の周波数と内部クロック信号の周波数とが互いに異なる場合には、周波数逓倍機能を採用しなければならないことから主に位相固定ループ（ＰＬＬ）が用いられる。そして、外部クロック信号の周波数と内部クロック信号の周波数とが同じ場合には、主に遅延固定ループ（ＤＬＬ）が用いられる。
遅延固定ループ（ＤＬＬ）は、出力されるクロック信号が、半導体メモリ装置の内部データ出力端まで伝達される過程で発生するクロック遅延成分を補償して内部クロック信号を生成することによって、最終データの入出力に用いられるクロック信号を外部クロック信号に同期するように機能する。通常、遅延固定ループは、位相固定ループ回路に比べて雑音が少なく、小さな面積で実現できるという長所がある。そのため同期式半導体メモリ装置においては、同期回路として遅延固定ループが用いられる。最近ではレジスタを備えたレジスタ制御型遅延固定ループ（Ｒｅｇｉｓｔｅｒ Ｃｏｎｔｒｏｌｌｅｄ ＤＬＬ）が最も広く用いられている。当該レジスタ制御型遅延固定ループは、電源遮断のときレジスタに固定遅延値を保存し、再び電源が印加されると当該保存されていた固定遅延値をロードしてクロック固定に用いることによってクロック固定にかかる最初時間を低減することができる。
一方、素子の動作速度が速くなるにつれて入力されるクロック自体に歪みが発生し、クロックのデューティが外れる現象が頻繁に起きる。このように、クロックのデューティが外れた状態での遅延固定ループは、誤動作を起こす可能性が高く、遅延固定ループのクロックもまたデューティに問題が発生し、素子の性能の低下を誘発するという問題があった。また、遅延固定ループ自体においてもクロックのデューティが歪む可能性があり、クロックの正確なデューティの確保（５０：５０）が重要なイシューとなっている。
半導体メモリ出力データの有効データ領域を最大に保障するためには、半導体メモリに用いられる内部クロックが対称的に、即ち、内部クロックのデューティが５０：５０で、保障される必要がある。しかし、入力される外部クロックが非対称的であったり、又は、半導体メモリ自体の内部特性によってデューティ比率が変わって内部クロックが非対称的になる可能性がある。このような非対称的な内部クロックのデューティを５０：５０の割合に補正するのがデューティサイクル補正（ＤＣＣ）である。
図１は、デューティサイクル補正（ＤＣＣ）を可能とする従来のデュアルループ構造の遅延固定ループ（ＤＬＬ）のブロック構成図である。図１に示すように、ＤＣＣを可能とする遅延固定ループは、大きく分けてクロックバッファ部１０、第１位相比較部２０及び第２位相比較部２０′、第１位相遅延／制御部４０、第２位相遅延／制御部４０′、第１遅延レプリカモデル部３０及び第２遅延レプリカモデル部３０′、位相遅延／制御部を経た両クロックを混合するＤＣＣ位相混合器５０、ＤＣＣ位相混合器５０と同じ構造を有するダミーＤＣＣ位相混合器６０、混合器制御部７０、そして、ＤＣＣ位相比較器８０からなる。
「クロックバッファ部」１０は、外部クロック（ＣＬＫ、ＣＬＫＢ）を受信してバッファリングし、第１内部クロック信号（Ｃｌｋｉｎ１）、及び第２内部クロック信号（Ｃｌｋｉｎ２）、レファレンスクロック（Ｒｅｆ＿ｃｌｋ）を生成する装置である。
「第１位相比較部」２０及び「第２位相比較部」２０′は、遅延固定ループの入力クロックと出力クロックの位相とを比較し、両クロックの位相差を検出する装置である。即ち、レファレンスクロック（Ｒｅｆ＿ｃｌｋ）及び遅延固定ループの内部回路を経てフィードバックされるフィードバック信号（ｆｂ、ｆｂ２）の位相を比較し、この比較した結果を基に第１位相遅延／制御部４０及び第２位相遅延／制御部４０′を制御することになる。
「第１位相遅延／制御部」４０及び「第２位相遅延／制御部」４０′は、第１位相比較部２０及び第２位相比較部２０′の出力に応じて遅延程度を制御して第１内部クロック信号（Ｃｌｋｉｎ１）及び第２内部クロック信号（Ｃｌｋｉｎ２）を遅延させる回路である。
「第１遅延レプリカモデル部」３０及び「第２遅延レプリカモデル部」３０′は、チップ外部のクロックが入って位相遅延／制御部の前までの、そして位相遅延／制御部の出力クロックがチップ外部に出るまでの遅延要素をモデリングしておくものである。
「ＤＣＣ位相混合器」５０は、第１位相遅延／制御部４０及び第２位相遅延／制御部４０′を経た２つのクロックを混合し、デューティが５０％のクロックを正確に生成する。
「ダミーＤＣＣ位相混合器」６０は、ＤＣＣ位相混合器５０と同じ構造であり、また、デューティが５０％のクロックを生成している。
「混合器制御部」７０は、ＤＣＣ位相混合器５０及びダミーＤＣＣ位相混合器６０を制御する。
「ＤＣＣ位相比較器」８０は、第１位相遅延／制御部４０の出力である立ち上がりクロック（Ｒｉｓｉｎｇ＿ＣＬＫ）、及び第２位相遅延／制御部４０′の出力である立ち下がりクロック（Ｆａｌｌｉｎｇ＿ＣＬＫ）の各立ち下がりエッジを比較して、どちらのエッジに、ウェイト（ｗｅｉｇｈｔ：２つの入力信号のうち、より先にある位相に接続するインバータのサイズをさらに大きくするということを意味する）をさらに与えるべきなのかを判断する。
以下、デューティサイクル補正（ＤＣＣ）を可能とする従来の遅延固定ループの全体的な動作を簡単に説明すれば、次のとおりである。クロックバッファ部１０において、外部から印加される外部クロック（ＣＬＫ、ＣＬＫＢ）を利用して第１内部クロック信号（Ｃｌｋｉｎ１）、及び第２内部クロック信号（Ｃｌｋｉｎ２）が生成される。この内部クロック信号は、２つの遅延ライン（図１の４０、４０′を参照）をそれぞれ経ることになる。各遅延ラインを経たクロック（Ｒｉｓｉｎｇ＿ＣＬＫ、Ｆａｌｌｉｎｇ＿ＣＬＫ）は、デューティサイクル補正が行なわれ、その後、第１遅延レプリカモデル部３０及び第２遅延レプリカモデル部３０′をそれぞれ経た後、フィードバックされ、第１位相比較部２０及び第２位相比較部２０′にそれぞれ入力される。フィードバックされたクロック（ｆｂ、ｆｂ２）と、レファレンスクロック（Ｒｅｆ＿ｃｌｋ）の立ち上がりエッジが一致すれば、遅延固定ループはロック状態となる。
ここで、２つの遅延ラインである第１位相遅延／制御部４０及び第２位相遅延／制御部４０′には同じクロックが入力される。ただし、立ち上がりクロック（Ｒｉｓｉｎｇ＿ＣＬＫ）と立ち下がりクロック（Ｆａｌｌｉｎｇ＿ＣＬＫ）とのデューティ比率が互いに正反対になるように、第２位相遅延／制御部４０′の出力は反転（ｉｎｖｅｒｓｉｏｎ）されるようになっている。図１に示す第２位相遅延／制御部４０′の出力端に接続しているインバータは対称化のためのものであり、デューティの比率が互いに正反対になるように生成する。例えば、実際の回路においては、第２位相遅延／制御部４０′の出力端には、インバータ３端を接続しており、第１位相遅延／制御部４０の出力端にはインバータ２端を接続しているように構成されている。
初期には、ＤＣＣ位相混合器５０が立ち上がりクロック（Ｒｉｓｉｎｇ＿ＣＬＫ）をバイパス（ｂｙｐａｓｓ）し、フィードバッククロック（ｆｂ）及びレファレンスクロック（Ｒｅｆ＿ｃｌｋ）が整列できるようにセットされる。第２位相遅延／制御部４０′においても、これとは独立的にロックが発生するように、立ち上がりクロックが通るパスと同じ遅延を得るために、ダミーＤＣＣ位相混合器６０をバイパスした後、第２遅延レプリカモデル部３０′を経て、第２位相比較器２０′へと印加され、第２フィードバック信号（ｆｂ２）がレファレンスクロックと整列され、ロックされるようにセットされる。
図２は、従来の遅延固定ループのＤＣＣ位相混合器の回路図である。ＤＣＣ位相混合器は、公知の技術として当業者に広く知られているため、具体的な説明は省略する。
図３は、デューティサイクル補正（ＤＣＣ）作動に係る信号タイミング図である。同図に示すように、２つのループで、全てのクロックのロック過程が終了すると、立ち上がりクロック（Ｒｉｓｉｎｇ＿ＣＬＫ）と立ち下がりクロック（Ｆａｌｌｉｎｇ＿ＣＬＫ）とは、互いの立ち上がりエッジが一致する反面、それらのデューティ比率は正反対となる。このときＤＣＣ位相混合器において、立ち上がりクロック及び立ち下がりクロックの立ち上がり及び立ち下がりエッジに対し、位相混合動作が進むと、正確に５０％のデューティを有するクロック信号を得ることができる。以上のようにして遅延固定ループは位相を分割（ｓｐｌｉｔ）して、クロックの立ち上がりによって立ち上がりクロックと立ち下がりエッジとに立ち上がりするクロック（Ｆａｌｌｉｎｇ＿ＣＬＫ）を生成することになる。
上述したように、２つのループは、独立的なロック過程を経るため、第１内部クロック（Ｃｌｋｉｎ１）が経る遅延固定ループのユニット遅延量と、第２内部クロック（Ｃｌｋｉｎ２）が経る遅延固定ループのユニット遅延量とが異なる。例えば、デューティ５０％の第１内部クロックが一つのユニット遅延も経ずにロックになったとすれば、第２内部クロックは、ｔＣＫ／２程度のユニット遅延を経ることによって、立ち上がりエッジが一致してロックされる。このとき、例として電源電圧（ＶＤＤ）が低くなる場合を考えてみる。第１内部クロック及び第２内部クロックが経たユニット遅延の端の数の差が同じであるとしても、遅延量は高電源電圧（ｈｉｇｈ Ｖｄｄ）よりも低電源電圧（ｌｏｗ Ｖｄｄ）のときに大きくなるため、立ち上がりクロック（Ｒｉｓｉｎｇ＿ＣＬＫ）と立ち下がりクロック（Ｆａｌｌｉｎｇ＿ＣＬＫ）との位相差は大きくなる。
図４は、電源電圧（ＶＤＤ）の低減に応じる立ち上がりクロック（Ｒｉｓｉｎｇ＿ＣＬＫ）及び立ち下がりクロック（Ｆａｌｌｉｎｇ＿ＣＬＫ）のタイミング図であり、図５は、電源電圧（ＶＤＤ）の変動に応じる立ち上がりクロック（Ｒｉｓｉｎｇ＿ＣＬＫ）及び立ち下がりクロック（Ｆａｌｌｉｎｇ＿ＣＬＫ）のタイミング図である。図４及び図５に示すように、電源電圧が変化するにつれて、立ち上がりクロック及び立ち下がりクロックの立ち上がりエッジの位相差が生じることが分かる。しかしながら、ロックの後には、フィードバッククロック（ｆｂ）の位相に応じて、遅延ラインを全て一斉にプッシュ（ｐｕｓｈ）又はプール（ｐｕｌｌ）するため、電源電圧変動に応じて（ｔｄ）の分の位相が変動された立ち上がりクロック及び立ち下がりクロックの位相は、これ以上狭められなくなるという問題がある。
図６は、立ち上がりクロック（Ｒｉｓｉｎｇ＿ＣＬＫ）と立ち下がりクロック（Ｆａｌｌｉｎｇ＿ＣＬＫ）との位相差によって発生するデューティサイクル補正（ＤＣＣ）の出力タイミングチャートを示す。同図に示すように、ｔｄ値がｔＣＫ／２になる場合、ＤＣＣの出力はこれ以上トグルしない場合もある。したがって、ロックの後、電源電圧（ＶＤＤ）が大きく変動した場合、ＤＣＣの立ち上がりクロック及び立ち下がりクロックの位相が、ＤＣＣ能力の限界から離れた分、整列が乱れると、ＤＣＣの性能が落ちるという問題がある。
特開２０００−２７８１２０
本発明は、従来技術の問題を解決するためになされたものであって、その目的は、デューティサイクル補正（ＤＣＣ）を可能とする遅延固定ループにおいて、ロックの後、電源電圧（ＶＤＤ）値の変化に応じて、ＤＣＣの立ち上がりクロック（Ｒｉｓｉｎｇ＿ＣＬＫ）及び立ち下がりクロック（Ｆａｌｌｉｎｇ＿ＣＬＫ）の位相差が特定遅延以上となるときに遅延固定ループをリセットするようにし、遅延固定ループの動作上の問題を解決する遅延固定ループ装置を提供することである。
上記課題を達成するために、本願は以下に示す遅延固定ループ装置及び半導体メモリ装置の発明を提供する。
本願第１の発明は、第１クロックと第２クロックとをそれぞれ受信するデューティサイクル補償部を有する遅延固定ループと、クロックのロック後の電源電圧の変動に応じて前記第１クロック及び第２クロックの位相差が予定された遅延値以上の場合、前記遅延固定ループをリセットするリセット制御部と、を備えることを特徴とする遅延固定ループ装置を提供するものである。
本願第２の発明は、前記リセット制御部が、前記第１クロック及び前記第２クロックを受信して、位相差を感知する位相差感知手段と、前記デューティサイクル補償部のイネーブル信号と前記位相差感知手段から出力される信号とを受信してリセット信号を発生するリセット信号発生手段と、前記リセット信号を受信してリセットパルス信号を生成して前記遅延固定ループに出力するリセットパルス発生手段と、を備えたことを特徴とする前記第１の発明に記載の遅延固定ループ装置を提供するものである。
本願第３の発明は、前記予定された遅延値が、前記遅延固定ループの固有のジッタ値より大きい値であることを特徴とする前記第２の発明に記載の遅延固定ループ装置を提供するものである。
本願第４の発明は、前記位相差感知手段が、前記遅延固定ループの固有のジッタ値より大きい値で設定された前記予定された遅延値を有し、前記第２クロックを入力とする第１遅延器と、前記遅延固定ループ固有の振動値より大きい値で設定された前記予定された遅延値を有し、前記第１クロックを入力とする第２遅延器と、第１クロック及び前記第１遅延器の出力を入力として第１位相感知信号を生成する第１位相感知器と、第２クロック及び前記第２遅延器の出力を入力として第２位相感知信号を生成する第２位相感知器と、を備えたことを特徴とする前記第２の発明に記載の遅延固定ループ装置を提供するものである。
本願第５の発明は、リセット信号発生手段が、前記第１位相感知器及び前記第２位相感知器の出力を受信する位相感知信号入力器と、前記位相感知信号入力器の出力に応答して前記デューティサイクル補償部のイネーブル信号をスイッチング伝達するスイッチング器と、前記スイッチング器の出力をラッチして前記リセット信号を出力するラッチ器と、を備えたことを特徴とする前記第４の発明に記載の遅延固定ループ装置を提供するものである。
本願第６の発明は、前記位相感知信号入力器が、前記第１位相感知器の出力信号を入力とする第１インバータと、前記第２位相感知器の出力信号を入力とする第２インバータと、前記第１インバータ及び前記第２インバータの出力を入力とするＮＡＮＤゲートと、を備えたことを特徴とする前記第５の発明に記載の遅延固定ループ装置を提供するものである。
本願第７の発明は、前記スイッチング器が、前記イネーブル信号を入力とする第３インバータと、前記第３インバータの出力をゲートで受信して、一方は電源電圧に接続されたＰＭＯＳトランジスタと、前記第３インバータの出力をゲートで受信して、一方は接地電源に接続された第１ＮＭＯＳモストランジスタと、前記位相感知信号入力手段の出力をゲートで受信して、一方は前記ＰＭＯＳトランジスタの他方に接続され、他方は前記第１ＮＭＯＳモストランジスタの他方に接続された第２ＮＭＯＳモストランジスタと、を備え、前記ＰＭＯＳトランジスタと前記第１ＮＭＯＳモストランジスタとの接続ノードが出力ノードとなることを特徴とする前記第５の発明に記載の遅延固定ループ装置を提供するものである。
本願第８の発明は、前記ラッチ器が、前記スイッチング器の出力を入力として前記入力信号をラッチするインバータラッチと、前記インバータラッチの信号を反転させて前記リセット信号を出力する第４インバータと、を備えたことを特徴とする前記第５の発明に記載の遅延固定ループ装置を提供するものである。
本願第９の発明は、前記リセットパルス発生手段が、前記リセット信号を入力として直列に接続された奇数の複数のインバータからなるインバータ端と、前記リセット信号と前記インバータ端との出力を入力とするＮＯＲゲートと、を備えたことを特徴とする前記第４の発明に記載の遅延固定ループ装置を提供するものである。
本願第１０の発明は、前記遅延固定ループが、前記第１クロックを生成する第１位相遅延／制御部と、前記第２クロックを生成する第２位相遅延／制御部と、を備え、前記リセット制御部が、前記第１及び第２位相遅延／制御部を制御して前記遅延固定ループをリセットすることを特徴とする前記第１の発明に記載の遅延固定ループ装置を提供するものである。
本願第１１の発明は、前記遅延固定ループが、前記第１クロックを生成する第１位相遅延／制御部と、前記第２クロックを生成する第２位相遅延／制御部と、を備え、前記リセットパルス信号が、前記第１及び第２位相遅延／制御部をリセットすることを特徴とする前記第２の発明に記載の遅延固定ループ装置を提供するものである。
本願第１２の発明は、前記遅延固定ループが、外部クロックをバッファリングして、第１内部クロック及び第２内部クロック及びレファレンスクロックを生成するクロックバッファ部と、前記クロックバッファ部から第１内部クロックを受信して前記第１クロックを出力する第１位相遅延／制御部と、前記クロックバッファ部から第２内部クロックを受信して前記第２クロックを出力する第２位相遅延／制御部と、前記第１クロックと第２クロックとを受信するＤＣＣ位相混合器と、前記第１クロックと第２クロックとを受信するダミーＤＣＣ位相混合器と、前記第１クロックと第２クロックとを受信するＤＣＣ位相比較器と、前記ＤＣＣ位相比較器の出力に応じて前記ＤＣＣ位相混合器及び前記ダミーＤＣＣ位相混合器を制御する混合器制御部と、前記ＤＣＣ位相混合器の出力を受信する第１遅延レプリカモデル部と、前記第１遅延レプリカモデル部の出力と前記レファレンスクロックとを受信して位相比較し、前記第１位相遅延／制御部を制御する第１位相比較部と、前記ダミーＤＣＣ位相混合器の出力を受信する第２遅延レプリカモデル部と、前記第２遅延レプリカモデル部の出力と前記レファレンスクロックとを受信して位相比較し、前記第２位相遅延／制御部を制御する第２位相比較部と、を備えたことを特徴とする前記第１の発明に記載の遅延固定ループ装置を提供するものである。
本願第１３の発明は、外部クロックを遅延して、遅延されたクロックのデューティサイクル比を調整してＤＬＬ出力クロックを生成して読み出し命令に対応するデータの出力タイミングと外部クロックとを同期させる遅延固定ループと、遅延固定後、前記遅延されたクロックの位相を比較して遅延固定ループをリセットするリセット制御部と、を備えたことを特徴とする半導体メモリ装置を提供するものである。
本願第１４の発明は、前記リセット制御部が、前記第１クロックと前記第２クロックとを受信して位相差を感知する位相差感知手段と、デューティサイクル補償部のイネーブル信号と前記位相差感知部から出力される信号とを受信してリセット信号を発生するリセット信号発生手段と、前記リセット信号を受信してリセットパルス信号を生成して前記遅延固定ループに出力するリセットパルス発生手段と、を備えることを特徴とする前記第１３の発明に記載の半導体メモリ装置を提供するものである。
本願第１５の発明は、前記予定された遅延値が、前記遅延固定ループ固有のジッタ値より大きい値であることを特徴とする前記第１４の発明に記載の半導体メモリ装置を提供するものである。
本願第１６の発明は、前記位相差感知手段が、前記遅延固定ループ固有のジッタ値より大きい値として設定された前記予定された遅延値を有して前記第２クロックを入力とする第１遅延器、前記遅延固定ループの固有の振動値より大きい値として設定された前記予定された遅延値を有して前記第１クロックを入力とする第２遅延器と、第１クロックと前記第１遅延部との出力を入力として第１位相感知信号を生成する第１位相感知器と、第２クロックと前記第２遅延部との出力を入力として第２位相感知信号を生成する第２位相感知器と、を備えたことを特徴とする前記第１４の発明に記載の半導体メモリ装置を提供するものである。
本願第１７の発明は、リセット信号発生手段が、前記第１位相感知器及び前記第２位相感知器の出力を受信する位相感知信号入力器と、前記位相感知信号入力器の出力に応答して前記デューティサイクル補償部のイネーブル信号をスイッチング伝達するスイッチング器と、前記スイッチング器の出力をラッチして前記リセット信号を出力するラッチ器と、を備えたことを特徴とする前記第１４の発明に記載の半導体メモリ装置を提供するものである。
本願第１８の発明は前記遅延固定ループが、外部信号の遅延量を制御して遅延クロックを生成する遅延固定ブロックと、前記遅延クロックのデューティサイクル比を制御するデューティサイクル補償部とを備えたことを特徴とする前記第１３の発明に記載の半導体メモリ装置を提供するものである。
本願第１９の発明は前記デューティサイクル補償部が、前記第１クロックと第２クロックとを受信するＤＣＣ位相混合器と、前記第１クロックと第２クロックとを受信するダミーＤＣＣ位相混合器と、前記第１クロックと第２クロックとを受信するＤＣＣ位相比較器と、前記ＤＣＣ位相比較器の出力に応じて前記ＤＣＣ位相混合器と、前記ダミーＤＣＣ位相混合器を制御する混合器制御部と、を備えたことを特徴とする前記第１８の発明に記載の半導体メモリ装置を提供するものである。
本願第２０の発明は前記遅延固定ブロックが、外部クロックをバッファリングして第１及び第２内部クロック、レファレンスクロックとを生成するクロックバッファ部と、前記クロックバッファ部から第１内部クロックを受信して前記第１クロックを出力する第１位相遅延／制御部と、前記クロックバッファ部から第２内部クロックを受信して前記第２クロックを出力する第２位相遅延／制御部と、前記デューティサイクル補償部の出力を受信する第１遅延レプリカモデル部と、前記第１遅延レプリカモデル部の出力と前記レファレンスクロックとを受信して位相比較して前記第１位相遅延／制御部を制御する第１位相比較部と、前記デューティサイクル補償部の出力を受信する第２遅延レプリカモデル部と、前記第２遅延レプリカモデル部の出力と前記レファレンスクロックとを受信して位相比較し、前記第２位相遅延／制御部を制御する第２位相比較部とを備えたことを特徴とする前記第１８の発明に記載の半導体メモリ装置を提供するものである。
本発明は、デューティサイクル補正（ＤＣＣ）を可能とするデュアルループ構造の遅延固定ループ（ＤＬＬ）において、ロック後の電源電圧（ＶＤＤ）の変動に応じて、ＤＣＣの２つの入力クロックの位相に特定遅延以上の差が生じた場合、ＤＬＬをリセットし、再びロック過程を行うことができる。
以下、本発明の最も好ましい実施形態を添付した図面を参照しながら説明する。
図７は、本発明の実施形態に係るリセット制御部を有する遅延固定ループのブロック構成である。同図に示すように、本発明に係る遅延固定ループは、クロックのロック後、電源電圧の変動にしたがって、２つのＤＣＣ入力クロック（Ｒｉｓｉｎｇ＿ＣＬＫ、Ｆａｌｌｉｎｇ＿ＣＬＫ）の位相差が予定された遅延値以上の場合、遅延固定ループをリセットする「リセット制御部」２００をさらに備えている。具体的に、「リセット制御部」２００は、「第１位相遅延／制御部」１２０及び「第２位相遅延／制御部」１２０′をリセット制御部２００自身の出力であるリセットパルス信号（ｄｌｌ＿ｒｅｓｅｔ＿ｐｕｌｓｅ）により制御して遅延固定ループをリセットする。
その他の構成要素は、従来技術の構成要素と実質的に類似しており、これを簡単に説明すれば、遅延固定ループは、外部クロック（ＣＬＫ，ＣＬＫＢ）をバッファリングして第１内部クロック（Ｃｌｋｉｎ１）及び第２内部クロック（Ｃｌｋｉｎ２）、レファレンスクロック（Ｒｅｆ＿ｃｌｋ）を生成する「クロックバッファ部」１００と、第１内部クロックを受信して立ち上がりクロック（Ｒｉｓｉｎｇ＿ＣＬＫ）を出力する「第１位相遅延／制御部」１２０と、第２内部クロックを受信して立ち下がりクロック（Ｆａｌｉｎｇ＿ＣＬＫ）を出力する「第２位相遅延／制御部」１２０′と、立ち上がりクロックと立ち下がりクロックとを受信する「ＤＣＣ位相混合器」１４０と、立ち上がりクロックと立ち下がりクロックとを受信する「ダミーＤＣＣ位相混合器」１５０と、立ち上がりクロックと立ち下がりクロックとを受信する「ＤＣＣ位相比較器」１７０と、ＤＣＣ位相比較器１７０の出力に応じてＤＣＣ位相混合器１４０及びダミーＤＣＣ位相混合器１５０を制御する「混合器制御部」１６０と、ＤＣＣ位相混合器１４０の出力を受信する「第１遅延レプリカモデル部」１３０と、第１遅延レプリカモデル部１３０の出力（ｆｂ）とレファレンスクロックとを受信して位相比較して第１位相遅延／制御部１２０を制御する「第１位相比較部」１１０と、ダミーＤＣＣ位相混合器１５０の出力を受信する「第２遅延レプリカモデル部」１３０′と、第２遅延レプリカモデル部１３０′の出力（ｆｂ２）とレファレンスクロックとを受信して位相比較し、第２位相遅延／制御部１２０′を制御する「第２位相比較部」１１０′とを備える。
図８は、リセット制御部２００の細部ブロック構成図である。同図に示すように、リセット制御部２００は、立ち上がりクロック（Ｒｉｓｉｎｇ＿ＣＬＫ）と立ち下がりクロック（Ｆａｌｌｉｎｇ＿ＣＬＫ）とを入力信号とし、位相差を感知する「位相差感知手段」２１０と、ＤＣＣイネーブル信号（ＤＣＣ＿ｅｎｂ）と前記位相差感知手段２１０とから出力される信号（ｃｏａｒｓｅ＿ｄｃｃ、ｃｏａｒｓｅ＿ｒｅｖｅｒｓｅ）を受信して、リセット信号（ｄｌｌ＿ｒｅｓｅｔ）を発生する「リセット信号発生手段」２２０、及びリセット信号を受信してリセットパルス信号（ｄｌｌ＿ｒｅｓｅｔ＿ｐｕｌｓｅ）を生成する「リセットパルス発生手段」２３０を備える。
図９は、電源電圧ＶＤＤの変動による遅延固定ループの誤作動を解決する位相差感知手段２１０の細部の構成及び動作タイミングチャートである。位相差感知手段２１０は、遅延固定ループ固有のジッタ値よりも大きい値で設定された遅延値を有し、立ち下がりクロック（Ｆａｌｌｉｎｇ＿ＣＬＫ）を入力とする「第１遅延器」２１２、同じく遅延固定ループの固有のジッタ値よりも大きい値で設定された遅延値を有し、立ち上がりクロック（Ｒｉｓｉｎｇ＿ＣＬＫ）を入力とする「第２遅延器」２１４、立ち上がりクロックと第１遅延器２１２の出力（Ｆａｌｌｉｎｇ＿ＣＬＫ＿Ｄ）とを入力として第１位相感知信号（ｃｏａｒｓｅ＿ｄｃｃ）を生成する「第１位相感知器」２１６、立ち下がりクロックと第２遅延器２１４の出力（Ｒｉｓｉｎｇ＿ＣＬＫ＿Ｄ）を入力として第２位相感知信号（ｃｏａｒｓｅ＿ｒｅｖｅｒｓｅ）を生成する「第２位相感知器」２１８を備える。
「第１遅延器」２１２及び「第２遅延器」２１４は、遅延固定ループ固有のジッタ（ｉｎｔｒｉｎｓｉｃ ｊｉｔｔｅ）値よりも大きい値でなければならない。なぜなら、遅延固定ループ固有のジッタ値によって、立ち上がりクロック（Ｒｉｓｉｎｇ＿ＣＬＫ）と立ち下がりクロック（Ｆａｌｌｉｎｇ＿ＣＬＫ）との整列（ａｌｉｇｎ）程度が、ある程度変わる可能性もあるからである。
「第１位相感知器」２１６は、立ち上がりクロック（Ｒｉｓｉｎｇ＿ＣＬＫ）の立ち上がりエッジにおいて、立ち下がりクロック（Ｆａｌｌｉｎｇ＿ＣＬＫ）が任意の遅延を経た立ち下がりクロック（Ｆａｌｌｉｎｇ＿ＣＬＫ＿Ｄ）の状態をサンプリングする回路である。
「第２位相感知器」２１８は、立ち下がりクロック（Ｆａｌｌｉｎｇ＿ＣＬＫ）の立ち上がりエッジにおいて、立ち上がりクロック（Ｒｉｓｉｎｇ＿ＣＬＫ）が任意の遅延を経た立ち上がりクロック（Ｒｉｓｉｎｇ＿ＣＬＫ＿Ｄ）の状態をサンプリングする回路である。
位相差感知手段２１０の全体的な動作は次の通りである。立ち上がりクロック（Ｒｉｓｉｎｇ＿ＣＬＫ）が立ち下がりクロック（Ｆａｌｌｉｎｇ＿ＣＬＫ）より先んじている場合は、第１位相感知器２１６は、論理ロー（ロジック ｌｏｗ）値を出力するはずである。このとき、立ち下がりクロックにおいて、立ち上がりクロックの状態をサンプリングすると、その値は、論理ハイ（ロジック ｈｉｇｈ）値であるだろう。しかし、第２位相感知器２１８において、立ち上がりクロックが第２遅延器２１４で任意の遅延を経るようにした後にも、立ち下がりクロックにおいて、論理ハイ値の場合は、立ち上がりクロック及び立ち下がりクロックの立ち上がりエッジの位相差は、任意の遅延以上ということを意味する。このとき、第１位相感知器２１６からは、当然、論理ロー値が出力されるはずである。逆に、立ち下がりクロックが立ち上がりクロックより先んじている場合、第２位相感知器２１８は、論理ロー値を出力するはずである。このとき、立ち上がりクロックにおいて、立ち下がりクロックの状態をサンプリングすると、その値は、論理ハイ値であるだろう。しかし、第１位相感知器２１６において、立ち下がりクロックが任意の遅延を経るようにした後にも、立ち上がりクロックにおいて、論理ハイ値であれば、立ち上がりクロックと立ち下がりクロックとの立ち上がりエッジの位相差は、任意の遅延以上であることを意味する。このときも、第２位相感知器２１８の出力信号は、当然論理ロー値になるはずである。即ち、ロック後、第１位相差感知信号（ｃｏａｒｓｅ＿ｄｃｃ）と第２位相差感知信号（ｃｏａｒｓｅ＿ｒｅｖｅｒｓｅ）のうち、いずれかが論理ハイ値であれば、遅延固定ループをリセットさせるものである。
図１０は、「リセット信号発生手段」２２０の実施のための回路図である。
「リセット信号発生手段」２２０は、この図で示すように、図９の第１位相感知器２１６及び第２位相感知器２１８の出力である第１位相差感知信号（ｃｏａｒｓｅ＿ｄｃｃ）と、第２位相差感知信号（ｃｏａｒｓｅ＿ｒｅｖｅｒｓｅ）とを受信する「位相感知信号入力器」２２２、位相感知信号入力器２２２の出力に応答してＤＣＣイネーブル信号（ＤＣＣ＿ｅｎｂ）をスイッチング伝達する「スイッチング器」２２４、スイッチング器２２４の出力を受信し、ラッチしてリセット信号（ｄｌｌ＿ｒｅｓｅｔ）を出力する「ラッチ器」２２６からなる。
「位相感知信号入力器」２２２は、第１位相感知器２１６の出力信号を入力とする第１インバータ（ＩＶ１）、第２位相感知器２１８の出力信号を入力とする第２インバータ（ＩＶ２）、第１インバータ及び第２インバータの出力を入力をするＮＡＮＤゲート（ＮＤ１）からなる。
「スイッチング器」２２４は、ＤＣＣイネーブル信号（ＤＣＣ＿ｅｎｂ）を入力とする第３インバータ（ＩＶ３）、一方が電源電圧（ＶＤＤ）に接続されたＰＭＯＳトランジスタ（ＭＰ）、一方が接地電源に接続された第１ＮＭＯＳモストランジスタ（ＭＮ１）、一方が前記ＰＭＯＳトランジスタの他方に接続され、他方が前記第１ＮＭＯＳモストランジスタの他方に接続された第２ＮＭＯＳモストランジスタ（ＭＮ２）を備える。ＰＭＯＳトランジスタと第１ＮＭＯＳモストランジスタは、いずれも第３インバータの出力をゲートで受信する。また、第２ＮＭＯＳモストランジスタは位相感知信号入力器２２２の出力をゲートで受信する。前記ＰＭＯＳトランジスタと前記第１ＮＭＯＳモストランジスタとの接続ノードがスイッチング器２２４の出力ノードとなる。
「ラッチ器」２２６は、スイッチング器２２４の出力をラッチするインバータラッチ（ＬＴ）、前記インバータラッチの出力を反転させてリセット信号（ｄｌｌ＿ｒｅｓｅｔ）を出力する第４インバータ（ＩＶ４）を備える。
上記の構成されたリセット信号発生手段２２０の動作は次の通りである。ＤＣＣイネーブル信号（ＤＣＣ＿ｅｎｂ）は、ロックされると論理ハイ値から論理ロー値に遷移（ｔｒａｎｓｉｔｉｏｎ）する。第１位相感知器の出力信号（ｃｏａｒｓｅ＿ｄｃｃ）と第２位相感知器の出力信号（ｃｏａｒｓｅ＿ｒｅｖｅｒｓｅ）のうち、いずれかが、論理ハイ値から論理ロー値になると、前記第１位相感知器の出力信号と第２位相感知器の出力信号のそれぞれが位相感知信号入力器２２２の第１インバータ（ＩＶ１）及び２インバータ（ＩＶ２）を経た後、ＮＡＮＤゲート（ＮＤ１）に入力され、その出力値が論理ハイ値になり、リセット信号は、論理ハイ値から論理ロー値に遷移することになる。
図１１は、「リセットパルス発生手段」２３０を実施するための回路図である。同図に示すように、リセット信号（ｄｌｌ＿ｒｅｓｅｔ）を入力とする直列接続された奇数個の第５インバータ（ＩＶ５）、前記リセット信号と第５インバータの出力を入力とするＮＯＲゲート（ＮＲ１）からなり、リセットパルス信号（ｄｌｌ＿ｒｅｓｅｔ＿ｐｕｌｓｅ）を出力する。このため、ＤＬＬは再びリセットされ、再ロックを行うことができる。
尚、本発明は、上記した実施形態に限定されるものではなく、本発明に係る技術的思想の範囲内から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
従来のＤＣＣが可能とするデュアルループ構造の遅延固定ループのブロック図 従来の遅延固定ループのＤＣＣ位相混合器の回路図 ＤＣＣ作動に係る信号タイミング図 電源電圧の低減に応じて立ち上がりクロックと立ち下がりクロックとの位相差が発生することを示すシミュレーションタイミングチャート 電源電圧の変動に係る立ち上がりクロックと立ち下がりクロックとの位相差を示すタイミング図 立ち上がりクロックと立ち下がりクロックとの位相差によって発生するＤＣＣの出力の変形を示すシミュレーションタイミングチャート 本発明の実施形態によってリセット制御部を有する遅延固定ループのブロック構成図 本発明の実施形態に係るリセット制御部の細部ブロック構成図 図８の位相差感知手段の細部構成図及びその動作タイミング図 図８のリセット信号発生手段の実施回路図 図８のリセットパルス発生手段の実施回路図
符号の説明
１００ ：クロックバッファ部
１１０ ：第１位相比較部
１１０’：第２位相比較部
１２０ ：第１位相遅延／制御部
１２０’：第２位相遅延／制御部
１３０ ：第１遅延レプリカモデル部
１３０’：第２遅延レプリカモデル部
１４０ ：ＤＣＣ位相混合器
１５０ ：ダミーＤＣＣ位相混合器
１６０ ：混合器制御部
１７０ ：ＤＣＣ位相比較器
２００ ：リセット制御部

Claims (20)

  1. 第１クロックと第２クロックとをそれぞれ受信するデューティサイクル補償部を有する遅延固定ループと、
    クロックのロック後の電源電圧の変動に応じて前記第１クロック及び第２クロックの位相差が予定された遅延値以上の場合、前記遅延固定ループをリセットするリセット制御部と、
    を備えることを特徴とする遅延固定ループ装置。
  2. 前記リセット制御部が、
    前記第１クロック及び前記第２クロックを受信して、位相差を感知する位相差感知手段と、
    前記デューティサイクル補償部のイネーブル信号と前記位相差感知手段から出力される信号とを受信してリセット信号を発生するリセット信号発生手段と、
    前記リセット信号を受信してリセットパルス信号を生成して前記遅延固定ループに出力するリセットパルス発生手段と、
    を備えたことを特徴とする請求項１に記載の遅延固定ループ装置。
  3. 前記予定された遅延値が、前記遅延固定ループの固有のジッタ値より大きい値であることを特徴とする請求項２に記載の遅延固定ループ装置。
  4. 前記位相差感知手段が、
    前記遅延固定ループの固有のジッタ値より大きい値で設定された前記予定された遅延値を有し、前記第２クロックを入力とする第１遅延器と、
    前記遅延固定ループ固有の振動値より大きい値で設定された前記予定された遅延値を有し、前記第１クロックを入力とする第２遅延器と、
    第１クロック及び前記第１遅延器の出力を入力として第１位相感知信号を生成する第１位相感知器と、
    第２クロック及び前記第２遅延器の出力を入力として第２位相感知信号を生成する第２位相感知器と、
    を備えたことを特徴とする請求項２に記載の遅延固定ループ装置。
  5. リセット信号発生手段が、
    前記第１位相感知器及び前記第２位相感知器の出力を受信する位相感知信号入力器と、
    前記位相感知信号入力器の出力に応答して前記デューティサイクル補償部のイネーブル信号をスイッチング伝達するスイッチング器と、
    前記スイッチング器の出力をラッチして前記リセット信号を出力するラッチ器と、
    を備えたことを特徴とする請求項４に記載の遅延固定ループ装置。
  6. 前記位相感知信号入力器が、
    前記第１位相感知器の出力信号を入力とする第１インバータと、
    前記第２位相感知器の出力信号を入力とする第２インバータと、
    前記第１インバータ及び前記第２インバータの出力を入力とするＮＡＮＤゲートと、
    を備えたことを特徴とする請求項５に記載の遅延固定ループ装置。
  7. 前記スイッチング器が、
    前記イネーブル信号を入力とする第３インバータと、
    前記第３インバータの出力をゲートで受信して、一方は電源電圧に接続されたＰＭＯＳトランジスタと、
    前記第３インバータの出力をゲートで受信して、一方は接地電源に接続された第１ＮＭＯＳモストランジスタと、
    前記位相感知信号入力手段の出力をゲートで受信して、一方は前記ＰＭＯＳトランジスタの他方に接続され、他方は前記第１ＮＭＯＳモストランジスタの他方に接続された第２ＮＭＯＳモストランジスタと、
    を備え、
    前記ＰＭＯＳトランジスタと前記第１ＮＭＯＳモストランジスタとの接続ノードが出力ノードとなることを特徴とする請求項５に記載の遅延固定ループ装置。
  8. 前記ラッチ器が、
    前記スイッチング器の出力を入力として前記入力信号をラッチするインバータラッチと、
    前記インバータラッチの信号を反転させて前記リセット信号を出力する第４インバータと、
    を備えたことを特徴とする請求項５に記載の遅延固定ループ装置。
  9. 前記リセットパルス発生手段が、
    前記リセット信号を入力として直列に接続された奇数の複数のインバータからなるインバータ端と、
    前記リセット信号と前記インバータ端との出力を入力とするＮＯＲゲートと、
    を備えたことを特徴とする請求項４に記載の遅延固定ループ装置。
  10. 前記遅延固定ループが、
    前記第１クロックを生成する第１位相遅延／制御部と、
    前記第２クロックを生成する第２位相遅延／制御部と、
    を備え、
    前記リセット制御部が、
    前記第１及び第２位相遅延／制御部を制御して前記遅延固定ループをリセットすることを特徴とする請求項１に記載の遅延固定ループ装置。
  11. 前記遅延固定ループが、
    前記第１クロックを生成する第１位相遅延／制御部と、
    前記第２クロックを生成する第２位相遅延／制御部と、
    を備え、
    前記リセットパルス信号が、前記第１及び第２位相遅延／制御部をリセットすることを特徴とする請求項２に記載の遅延固定ループ装置。
  12. 前記遅延固定ループが、
    外部クロックをバッファリングして、第１内部クロック及び第２内部クロック及びレファレンスクロックを生成するクロックバッファ部と、
    前記クロックバッファ部から第１内部クロックを受信して前記第１クロックを出力する第１位相遅延／制御部と、
    前記クロックバッファ部から第２内部クロックを受信して前記第２クロックを出力する第２位相遅延／制御部と、
    前記第１クロックと第２クロックとを受信するＤＣＣ位相混合器と、
    前記第１クロックと第２クロックとを受信するダミーＤＣＣ位相混合器と、
    前記第１クロックと第２クロックとを受信するＤＣＣ位相比較器と、
    前記ＤＣＣ位相比較器の出力に応じて前記ＤＣＣ位相混合器及び前記ダミーＤＣＣ位相混合器を制御する混合器制御部と、
    前記ＤＣＣ位相混合器の出力を受信する第１遅延レプリカモデル部と、
    前記第１遅延レプリカモデル部の出力と前記レファレンスクロックとを受信して位相比較し、前記第１位相遅延／制御部を制御する第１位相比較部と、
    前記ダミーＤＣＣ位相混合器の出力を受信する第２遅延レプリカモデル部と、
    前記第２遅延レプリカモデル部の出力と前記レファレンスクロックとを受信して位相比較し、前記第２位相遅延／制御部を制御する第２位相比較部と、
    を備えたことを特徴とする請求項１に記載の遅延固定ループ装置。
  13. 外部クロックを遅延して、遅延されたクロックのデューティサイクル比を調整してＤＬＬ出力クロックを生成して読み出し命令に対応するデータの出力タイミングと外部クロックとを同期させる遅延固定ループと、
    遅延固定後、前記遅延されたクロックの位相を比較して遅延固定ループをリセットするリセット制御部と、
    を備えたことを特徴とする半導体メモリ装置。
  14. 前記リセット制御部が、
    前記第１クロックと前記第２クロックとを受信して位相差を感知する位相差感知手段と、
    デューティサイクル補償部のイネーブル信号と前記位相差感知部から出力される信号とを受信してリセット信号を発生するリセット信号発生手段と、
    前記リセット信号を受信してリセットパルス信号を生成して前記遅延固定ループに出力するリセットパルス発生手段と、
    を備えることを特徴とする請求項１３に記載の半導体メモリ装置。
  15. 前記予定された遅延値が、前記遅延固定ループ固有のジッタ値より大きい値であることを特徴とする請求項１４に記載の半導体メモリ装置。
  16. 前記位相差感知手段が、
    前記遅延固定ループ固有のジッタ値より大きい値として設定された前記予定された遅延値を有して前記第２クロックを入力とする第１遅延器と、
    前記遅延固定ループの固有の振動値より大きい値として設定された前記予定された遅延値を有して前記第１クロックを入力とする第２遅延器と、
    第１クロックと前記第１遅延部との出力を入力として第１位相感知信号を生成する第１位相感知器と、
    第２クロックと前記第２遅延部との出力を入力として第２位相感知信号を生成する第２位相感知器と、
    を備えたことを特徴とする請求項１４に記載の半導体メモリ装置。
  17. リセット信号発生手段が、
    前記第１位相感知器及び前記第２位相感知器の出力を受信する位相感知信号入力器と、
    前記位相感知信号入力器の出力に応答して前記デューティサイクル補償部のイネーブル信号をスイッチング伝達するスイッチング器と、
    前記スイッチング器の出力をラッチして前記リセット信号を出力するラッチ器と、
    を備えたことを特徴とする請求項１４に記載の半導体メモリ装置。
  18. 前記遅延固定ループが、
    外部信号の遅延量を制御して遅延クロックを生成する遅延固定ブロックと、
    前記遅延クロックのデューティサイクル比を制御するデューティサイクル補償部と、
    を備えたことを特徴とする請求項１３に記載の半導体メモリ装置。
  19. 前記デューティサイクル補償部が、
    前記第１クロックと第２クロックとを受信するＤＣＣ位相混合器と、
    前記第１クロックと第２クロックとを受信するダミーＤＣＣ位相混合器と、
    前記第１クロックと第２クロックとを受信するＤＣＣ位相比較器と、
    前記ＤＣＣ位相比較器の出力に応じて前記ＤＣＣ位相混合器と、
    前記ダミーＤＣＣ位相混合器を制御する混合器制御部と、
    を備えたことを特徴とする請求項１８に記載の半導体メモリ装置。
  20. 前記遅延固定ブロックが、
    外部クロックをバッファリングして第１及び第２内部クロック、レファレンスクロックとを生成するクロックバッファ部と、
    前記クロックバッファ部から第１内部クロックを受信して前記第１クロックを出力する第１位相遅延／制御部と、
    前記クロックバッファ部から第２内部クロックを受信して前記第２クロックを出力する第２位相遅延／制御部と、
    前記デューティサイクル補償部の出力を受信する第１遅延レプリカモデル部と、
    前記第１遅延レプリカモデル部の出力と前記レファレンスクロックとを受信して位相比較して前記第１位相遅延／制御部を制御する第１位相比較部と、
    前記デューティサイクル補償部の出力を受信する第２遅延レプリカモデル部と、
    前記第２遅延レプリカモデル部の出力と前記レファレンスクロックとを受信して位相比較し、前記第２位相遅延／制御部を制御する第２位相比較部と、
    を備えたことを特徴とする請求項１８に記載の半導体メモリ装置。
JP2006263810A 2005-09-29 2006-09-28 遅延固定ループ Expired - Fee Related JP4846501B2 (ja)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
KR10-2005-0091681 2005-09-29
KR20050091681 2005-09-29
KR10-2006-0049120 2006-05-31
KR1020060049120A KR100810070B1 (ko) 2005-09-29 2006-05-31 지연고정루프

Publications (2)

Publication Number Publication Date
JP2007097182A true JP2007097182A (ja) 2007-04-12
JP4846501B2 JP4846501B2 (ja) 2011-12-28

Family

ID=37959479

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006263810A Expired - Fee Related JP4846501B2 (ja) 2005-09-29 2006-09-28 遅延固定ループ

Country Status (5)

Country Link
US (1) US7358784B2 (ja)
JP (1) JP4846501B2 (ja)
KR (1) KR100810070B1 (ja)
CN (1) CN1941633B (ja)
TW (1) TWI323980B (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009118458A (ja) * 2007-11-02 2009-05-28 Hynix Semiconductor Inc 遅延固定ループ
JP2009117017A (ja) * 2007-11-02 2009-05-28 Hynix Semiconductor Inc 電磁妨害（ｅｍｉ）を制御する半導体メモリ装置
US8299829B2 (en) 2010-03-19 2012-10-30 Elpida Memory, Inc. Clock generation circuit, semiconductor device including the same, and method of generating clock signal
JP2013066229A (ja) * 2007-09-28 2013-04-11 Sk Hynix Inc デューティ比補正回路
US8836397B2 (en) 2007-09-28 2014-09-16 SK Hynix Inc. Duty cycle ratio correction circuit

Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6470060B1 (en) * 1999-03-01 2002-10-22 Micron Technology, Inc. Method and apparatus for generating a phase dependent control signal
JP4106383B2 (ja) * 2006-06-08 2008-06-25 インターナショナル・ビジネス・マシーンズ・コーポレーション 遅延比率調整回路、遅延パルス生成回路及びパルス幅変調パルス信号発生装置。
KR100801741B1 (ko) * 2006-06-29 2008-02-11 주식회사 하이닉스반도체 지연고정루프
US7269524B1 (en) * 2006-06-30 2007-09-11 Inapac Technology, Inc. Delay lock loop delay adjusting method and apparatus
KR100854496B1 (ko) * 2006-07-03 2008-08-26 삼성전자주식회사 지연 동기 루프 및 이를 구비한 반도체 메모리 장치
KR100838376B1 (ko) * 2006-08-24 2008-06-13 주식회사 하이닉스반도체 전원전압 변동에 대비한 디엘엘장치.
KR100807113B1 (ko) * 2006-09-29 2008-02-26 주식회사 하이닉스반도체 반도체 메모리 장치 및 그의 구동방법
JP2008099002A (ja) * 2006-10-12 2008-04-24 Elpida Memory Inc Ｄｌｌ回路
KR100845808B1 (ko) * 2007-06-28 2008-07-14 주식회사 하이닉스반도체 클럭 미스매치 보정 회로 및 이를 포함하는 디엘엘 회로
JP5448324B2 (ja) * 2007-10-23 2014-03-19 ピーエスフォー ルクスコ エスエイアールエル Ｄｌｌ回路及びこれを備える半導体装置、並びに、データ処理システム
US7733141B2 (en) * 2007-11-02 2010-06-08 Hynix Semiconductor Inc. Semiconductor device and operating method thereof
KR100956771B1 (ko) * 2007-12-11 2010-05-12 주식회사 하이닉스반도체 디엘엘 클럭 생성 회로
KR100929653B1 (ko) * 2008-04-15 2009-12-03 주식회사 하이닉스반도체 레지스터 제어형 지연고정루프회로
KR100949272B1 (ko) * 2008-07-10 2010-03-25 주식회사 하이닉스반도체 반도체 소자와 그의 구동 방법
CN102386896B (zh) * 2008-08-07 2014-04-30 联咏科技股份有限公司 重置信号过滤器
KR100930416B1 (ko) 2008-08-11 2009-12-08 주식회사 하이닉스반도체 반도체 집적 회로 및 그 제어 방법
KR100954108B1 (ko) 2008-09-02 2010-04-27 주식회사 하이닉스반도체 지연고정루프회로
JP2010088108A (ja) * 2008-09-08 2010-04-15 Elpida Memory Inc Ｄｌｌ回路及びその制御方法
KR101018690B1 (ko) * 2008-10-31 2011-03-04 주식회사 하이닉스반도체 반도체 장치
KR101022674B1 (ko) * 2008-12-05 2011-03-22 주식회사 하이닉스반도체 지연고정루프회로 및 그 동작방법
KR101027679B1 (ko) * 2008-12-23 2011-04-12 주식회사 하이닉스반도체 Ｄｌｌ 회로
US8283984B2 (en) * 2009-07-17 2012-10-09 Real Tek Semiconductor Corp. Method and apparatus of phase locking for reducing clock jitter due to charge leakage
KR101128961B1 (ko) 2010-01-29 2012-03-27 주식회사 하이닉스반도체 반도체 장치
KR101083639B1 (ko) * 2010-03-29 2011-11-16 주식회사 하이닉스반도체 반도체 장치 및 그 동작 방법
US8378724B2 (en) * 2010-12-22 2013-02-19 Silicon Laboratories Inc. Controlling a frequency locked loop
KR101201872B1 (ko) * 2011-02-22 2012-11-15 에스케이하이닉스 주식회사 위상 제어 회로
US8310292B1 (en) * 2011-07-13 2012-11-13 Nanya Technology Corp. Method for resetting DLL with frequency change application
KR101771980B1 (ko) * 2011-10-20 2017-08-30 에스케이하이닉스 주식회사 위상 혼합 회로 및 이를 포함하는 지연고정루프
KR102016532B1 (ko) * 2012-07-16 2019-09-02 에스케이하이닉스 주식회사 반도체 장치 및 그의 구동방법
KR101995389B1 (ko) * 2013-08-20 2019-07-02 에스케이하이닉스 주식회사 위상 혼합 회로, 이를 포함하는 반도체 장치 및 반도체 시스템
US9553594B1 (en) 2015-12-15 2017-01-24 Freescale Semiconductor, Inc. Delay-locked loop with false-lock detection and recovery circuit
KR102521756B1 (ko) * 2016-06-22 2023-04-14 삼성전자주식회사 반도체 메모리 장치의 지연 회로, 반도체 메모리 장치 및 이의 동작 방법
US9912328B1 (en) * 2016-08-23 2018-03-06 Micron Technology, Inc. Apparatus and method for instant-on quadra-phase signal generator
TWI616669B (zh) * 2017-02-07 2018-03-01 國立中山大學 正交自我注入鎖定雷達
US10148257B1 (en) * 2018-04-19 2018-12-04 Realtek Semiconductor Corp. Method and apparatus for generating twenty-five percent duty cycle clock
US10256800B1 (en) * 2018-06-12 2019-04-09 Winbond Electronics Corp. Delay-locked loop circuit and selection method of unit coarse delay thereof
US10644868B2 (en) 2018-09-12 2020-05-05 Texas Instruments Incorporated Frequency/phase lock detector for clock and data recovery circuits
KR20210126821A (ko) 2020-04-10 2021-10-21 삼성전자주식회사 반도체 장치
US11018680B1 (en) * 2020-07-15 2021-05-25 Keysight Technologies, Inc. Phase lock loops (PLLS) and methods of initializing PLLS

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004220602A (ja) * 2003-01-10 2004-08-05 Hynix Semiconductor Inc デューティ補正回路を備えたアナログ遅延固定ループ
JP2004328721A (ja) * 2003-04-29 2004-11-18 Hynix Semiconductor Inc 遅延固定ループ回路
JP2005251370A (ja) * 2004-03-05 2005-09-15 Hynix Semiconductor Inc 半導体記憶素子の遅延固定ループ及びそのクロックロック方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100326809B1 (ko) * 1999-04-09 2002-03-04 박종섭 딜레이 동기회로
US6262608B1 (en) * 1999-05-21 2001-07-17 Parthus Technologies Plc Delay locked loop with immunity to missing clock edges
KR100331562B1 (ko) * 1999-11-29 2002-04-06 윤종용 지연 동기 루프 회로 및 내부 클럭 신호 발생 방법
TW439363B (en) * 2000-01-26 2001-06-07 Via Tech Inc Delay device using a phase lock circuit for calibrating and its calibrating method
US6586979B2 (en) * 2001-03-23 2003-07-01 Micron Technology, Inc. Method for noise and power reduction for digital delay lines
US6937680B2 (en) * 2001-04-24 2005-08-30 Sun Microsystems, Inc. Source synchronous receiver link initialization and input floating control by clock detection and DLL lock detection
KR100527399B1 (ko) 2002-05-10 2005-11-15 주식회사 하이닉스반도체 반도체메모리장치의 디엘엘구동회로
US6680874B1 (en) * 2002-08-29 2004-01-20 Micron Technology, Inc. Delay lock loop circuit useful in a synchronous system and associated methods
KR100486256B1 (ko) 2002-09-04 2005-05-03 삼성전자주식회사 듀티사이클 보정회로를 구비하는 반도체 메모리 장치 및상기 반도체 메모리 장치에서 클럭신호를 보간하는 회로
KR100486268B1 (ko) 2002-10-05 2005-05-03 삼성전자주식회사 내부에서 자체적으로 듀티싸이클 보정을 수행하는지연동기루프 회로 및 이의 듀티싸이클 보정방법
KR100500929B1 (ko) * 2002-11-27 2005-07-14 주식회사 하이닉스반도체 지연 고정 루프 회로
KR100543910B1 (ko) * 2003-05-30 2006-01-23 주식회사 하이닉스반도체 디지털 지연고정루프 및 그의 제어 방법
KR100540485B1 (ko) * 2003-10-29 2006-01-10 주식회사 하이닉스반도체 듀티 보정 전압 발생 회로 및 방법
KR100514414B1 (ko) 2003-11-20 2005-09-09 주식회사 하이닉스반도체 지연 동기 루프
KR100711547B1 (ko) * 2005-08-29 2007-04-27 주식회사 하이닉스반도체 지연 고정 루프
US7285996B2 (en) * 2005-09-30 2007-10-23 Slt Logic, Llc Delay-locked loop

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004220602A (ja) * 2003-01-10 2004-08-05 Hynix Semiconductor Inc デューティ補正回路を備えたアナログ遅延固定ループ
JP2004328721A (ja) * 2003-04-29 2004-11-18 Hynix Semiconductor Inc 遅延固定ループ回路
JP2005251370A (ja) * 2004-03-05 2005-09-15 Hynix Semiconductor Inc 半導体記憶素子の遅延固定ループ及びそのクロックロック方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013066229A (ja) * 2007-09-28 2013-04-11 Sk Hynix Inc デューティ比補正回路
US8836397B2 (en) 2007-09-28 2014-09-16 SK Hynix Inc. Duty cycle ratio correction circuit
JP2009118458A (ja) * 2007-11-02 2009-05-28 Hynix Semiconductor Inc 遅延固定ループ
JP2009117017A (ja) * 2007-11-02 2009-05-28 Hynix Semiconductor Inc 電磁妨害（ｅｍｉ）を制御する半導体メモリ装置
US8299829B2 (en) 2010-03-19 2012-10-30 Elpida Memory, Inc. Clock generation circuit, semiconductor device including the same, and method of generating clock signal

Also Published As

Publication number Publication date
US7358784B2 (en) 2008-04-15
TW200721685A (en) 2007-06-01
US20070069781A1 (en) 2007-03-29
CN1941633A (zh) 2007-04-04
CN1941633B (zh) 2010-05-12
JP4846501B2 (ja) 2011-12-28
KR100810070B1 (ko) 2008-03-06
TWI323980B (en) 2010-04-21
KR20070036641A (ko) 2007-04-03

Similar Documents

Publication Publication Date Title
JP4846501B2 (ja) 遅延固定ループ
KR100811263B1 (ko) 듀티사이클 보정회로 및 이를 이용한 지연고정루프 회로
US6989700B2 (en) Delay locked loop in semiconductor memory device and its clock locking method
KR100305546B1 (ko) 반도체장치,반도체시스템및디지탈지연회로
US7368966B2 (en) Clock generator and clock duty cycle correction method
KR100701423B1 (ko) 듀티 보정 장치
KR101606187B1 (ko) 지연 동기 루프 회로 및 지연 동기 루프 회로의 동작 방법
KR100956771B1 (ko) 디엘엘 클럭 생성 회로
JP4992020B2 (ja) ディレイロックループ及びそのクロック生成方法
US7098712B2 (en) Register controlled delay locked loop with reduced delay locking time
KR20090071892A (ko) 지연 고정 루프 회로 및 그 제어 방법
JP2009118458A (ja) 遅延固定ループ
US8482331B2 (en) Open loop type delay locked loop and method for operating the same
KR101905894B1 (ko) 반도체칩 및 반도체시스템
US7015737B2 (en) Delay locked loop circuit capable of operating in a low frequency
US7902899B2 (en) Apparatus and method of generating reference clock for DLL circuit
KR100613058B1 (ko) 지연 고정 루프 제어 회로
KR20050104835A (ko) 지연 동기 루프 장치
JPH11127063A (ja) 集積回路装置
US7995416B2 (en) Semiconductor memory device and operation method thereof
KR100801740B1 (ko) 지연고정루프 제어회로
KR20090041006A (ko) 지연고정루프 회로
KR20080034265A (ko) 플립플롭 외부입력신호의 얼라인 회로

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20081224

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110916

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20111012

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20141021

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4846501

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees