JP2004220602A - デューティ補正回路を備えたアナログ遅延固定ループ - Google Patents

Abstract

【課題】 補償可能なデューティエラーの範囲が広く、デューティ補償量が増加しても初期遅延固定時間が長くなるのを抑制することができる遅延固定ループを提供すること。
【解決手段】 内部クロックを受けてノーマル及びダミーのマルチ位相クロックを出力する遅延ライン３１０と、参照と遅延ライン３１０からのマルチ位相クロックとの位相を比較して遅延ライン３１０の遅延量を調節する制御手段３１５と、遅延ライン３１０の出力から一つのノーマル及びダミーのマルチ位相クロックを選択し両者の位相を混合してデューティ補正を行うインターフェス３２０と、その混合クロックを受ける遅延ライン３５０と、その出力に対し実際の遅延値を摸写する遅延モデルと３５４、そこからのフィードバッククロックと参照とを比較して遅延ライン３５０の遅延量を制御するファイン制御手段３５６と、インターフェス３２０の制御手段３７０と、デューティ補正増幅手段３６０とを装備する。
【選択図】 図３

Description

本発明は、半導体回路のアナログ遅延固定ループ（ｄｅｌａｙ ｌｏｃｋｅｄ ｌｏｏｐ：以下、ＤＬＬと記す）に関し、より詳細には、デューティ補正回路（ｄｕｔｙ ｃｏｒｒｅｃｔｉｏｎ ｃｉｒｃｕｉｔ：以下、ＤＣＣと記す）を備えたアナログＤＬＬに関する。

クロック同期システムにおいて、クロックは、通常、動作タイミングを合せるためのレファレンスとして用いられているが、エラー等の無い状態を検出して速い動作を保障するために用いられることもある。

このようなクロックが外部から入力されて内部で用いられる場合、内部回路によるクロックスキューが発生する。そこで、このような時間遅延を補償して内部クロックを外部クロックに同期させるために、ＤＬＬ、位相固定ループ（ＰＬＬ）などのクロック同期化回路が用いられている。

ＤＬＬは、これまで用いられてきたＰＬＬに比べて雑音（ｎｏｉｓｅ）の影響をあまり受けないという長所があり、ＤＤＲ ＳＤＲＡＭ（ＤｏｕｂｌｅＤａｔａ Ｒａｔｅ ＳｙｎｃｈｒｏｎｏｕｓＤＲＡＭ）をはじめとする同期式半導体メモリに広く用いられている。そして、ＤＬＬは、遅延制御方式に応じてアナログＤＬＬ、デジタルＤＬＬ、レジスタ制御ＤＬＬ（ｒｅｇｉｓｔｅｒ ｃｏｎｔｒｏｌｌｅｄ ＤＬＬ）などに分類されている。

このようなＤＬＬにおいては、高速のクロックの立ち上がりエッジと立ち下がりエッジとでシステム内の入出力を行う場合、データ入出力における充分な有効範囲を確保するためには、約５０％のデューティ比を維持することが非常に重要である。そこで、外部クロックのデューティ比に関係無く常に５０％のデューティ比を有するクロックを生成したり、好ましくないクロックのデューティ変更を補償したりするために、通常、ＤＬＬ内部にはデューティ補正回路（ＤＣＣ）が適用される。特に、ＤＬＬの出力端にフィードバックタイプのＤＣＣが配置される場合が多い。

図１は、従来の技術に係るＤＣＣを備えたＤＬＬを概略的に示した回路図である。

図１に示すように、従来の技術に係るＤＣＣを備えたＤＬＬ１００は、外部クロックＣＬＫの立ち上がりエッジを利用して生成された内部クロックｉｃｌｋを入力として受けてＤＬＬクロックｄｌｌ＿ｃｌｋを生成するＤＬＬドライバ１１０を備えている。ＤＬＬドライバ１１０は、ＤＬＬクロックｄｌｌ＿ｃｌｋをフィードバックしてＤＬＬクロックｄｌｌ＿ｃｌｋのデューティ比を調節するようになっている。

図２は、フィードバックタイプのＤＣＣを備えたＤＬＬの出力端の構成を示した回路図である。

図２に示すように、フィードバックタイプのＤＣＣを備えたＤＬＬは、その出力端に、内部クロックｉｃｌｋとフィードバック用の基準電圧Ｖｒｅｆとを入力として受ける差動増幅部１１２と、差動増幅部１１２の出力をバッファリングするバッファ１１４と、バッファ１１４から出力されたＤＬＬクロックｄｌｌ＿ｃｌｋを入力として受けて電荷ポンピング動作を行う電荷ポンプ１１６と、電荷ポンプ１１６の出力端に接続されたキャパシタＣとを備えている。

図示されている回路は、５０％のデューティ比を有するクロックの場合、クロックのハイ状態区間とロー状態区間の総電流量の差が０である点を利用する方式となっている
。ＤＬＬクロックｄｌｌ＿ｃｌｋを印加された電荷ポンプ１１６は、電荷ポンピング動作を行い、それにより電荷ポンプ１１６から出力される電荷がキャパシタＣに充電される。キャパシタＣに充電された電荷は、また電圧値Ｖｒｅｆで差動増幅部１１２にフィードバックされて、スモールスイングするバッファ１１４内の信号に対する共通モードレベルを変化させ、ＤＬＬクロックｄｌｌ＿ｃｌｋのデューティ比が５０％に補正されるように動作する。

しかしながら、このようなデューティ補正方式は、フィードバック方式を用いるため、デューティ補償量の増加に比例して必要なＤＬＬの初期遅延固定時間が長くなってしまうという問題点があった。

このようなフィードバックデューティ補正方式の問題点を解決するために、階層的遅延ライン構造を有するアナログＤＬＬからフィードフォワード方式でデューティ補正を行う技術が提案されているが、この場合にはデューティエラーが増加するために、非線型性が拡大し、微細なデューティエラーが残存してしまうという問題点があった。

本発明は、上記課題を解決するためになされたものであり、補償可能なデューティエラーの範囲が広く、デューティ補償量が増加しても初期遅延固定時間が長くなるのを抑制することができる遅延固定ループを提供することを目的としている。

上記目的を達成するため本発明に係るアナログ遅延固定ループは、内部クロックを入力として受けてノーマルマルチ位相クロックとダミーマルチ位相クロックを出力するレファレンス遅延ラインと、該レファレンス遅延ラインと共にレファレンスループを構成し、レファレンスクロックと最後のマルチ位相クロックとの位相を比較してこれら２つのクロックの位相差が１８０゜になるように前記レファレンス遅延ラインの遅延量を調節するレファレンス制御手段と、遅延固定された前記レファレンス遅延ラインから出力されたクロックのうち一つのノーマルマルチ位相クロック及びダミーマルチ位相クロックを選択して選択された２つのクロックの位相を混合してデューティ補正を行うクロックインターフェスと、該クロックインターフェスから出力された混合クロックを入力として受けるファイン遅延ラインと、該ファイン遅延ラインの出力に対して実際のクロック経路の遅延値を摸写する遅延モデルと、該遅延モデル及び前記ファイン遅延ラインと共にファインループを構成し、前記遅延モデルから出力されたフィードバッククロックと前記レファレンスクロックとを比較して前記ファイン遅延ラインの遅延量を制御するファイン制御手段と、前記レファレンスクロック及び前記フィードバッククロックが印加されて前記クロックインターフェスを制御する制御手段と、遅延固定された前記ファイン遅延ラインの出力クロックを入力として受けて前記クロックインターフェスのデューティ補正動作を補助するデューティ補正増幅手段とを備えていることを特徴としている。

また、前記レファレンス遅延ラインは、前記内部クロックを入力として受ける、直列連結された複数の差動遅延セルを備え、ノーマルマルチ位相クロックを生成するノーマル遅延ラインと、前記ノーマル遅延ラインの最後のノーマルマルチ位相クロックをクロスして受ける、直列連結された複数の差動遅延セルを備えたダミー遅延ラインとを備えていることが望ましい。

また、前記クロックインターフェスは、前記制御手段に制御されて前記レファレンス遅延ラインから出力されたクロックのうち一つのノーマルマルチ位相クロック及びダミーマルチ位相クロックを選択する位相多重化手段と、前記位相多重化手段から選択された２つのクロックの位相を混合する位相混合手段とを備えていることが望ましい。

また、前記位相多重化手段は、前記制御手段から出力された位相選択信号に応答して前記ノーマルマルチ位相クロックのうち一つのマルチ位相クロックを選択的に出力する第１マルチプレクサと、前記位相選択信号に応答して前記ダミーマルチ位相クロックのうち一つのマルチ位相クロックを選択的に出力する第２マルチプレクサと、前記制御手段から出力された偶奇選択信号に応答して前記第１マルチプレクサの出力を選択的に出力する第３マルチプレクサと、前記偶奇選択信号に応答して前記第２マルチプレクサの出力を選択的に出力する第４マルチプレクサとを備えていることが望ましい。

また、前記位相混合手段は、前記位相多重化手段から出力されたノーマル差動クロック対を入力として受け、固定電流源を有する第１ソース−カップル対と、前記位相多重化手段から出力されたダミー差動クロック対を入力として受け、固定電流源を有する第２ソース−カップル対と、第１ソース−カップル対及び第２ソース−カップル対の出力端に共通接続され差動増幅を構成するロード部と、前記デューティ調整増幅手段から出力されたデューティ制御電圧を入力として受ける第１差動増幅部と、前記第１差動増幅部から出力された差動電流をミラーリングして外部クロックのデューティ比によって前記第１ソース−カップル対及び第２ソース−カップル対のシンク電流を調節するバイアス調節部とを備えていることが望ましい。

また、前記バイアス調節部は、前記第１差動増幅部から出力された前記差動電流をミラーリングする第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタと、前記第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタに流れるミラー電流の電流シンクの役割を果たし、各ミラー電流をそれに対応する電圧にミラーリングする第３ＭＯＳトランジスタ及び第４ＭＯＳトランジスタと、前記第１ソース−カップル対及び第２ソース−カップル対の固定電流源の各々に並列に接続され、前記第１ソース−カップル対及び第２ソース−カップル対のバイアスを変更する第５ＭＯＳトランジスタ及び第６ＭＯＳトランジスタと、前記制御手段から出力されたバイアス選択信号に応答して、前記第３ＭＯＳトランジスタ及び第４ＭＯＳトランジスタのゲート端子と、前記第５ＭＯＳトランジスタ及び第６ＭＯＳトランジスタのゲート端子の間のスイッチング動作を行うスイッチング手段とを備えていることが望ましい。

また、前記デューティ補正増幅手段は、前記ファイン遅延ラインの出力クロックを差動入力として受ける第２差動増幅部と、該第２差動増幅部の負出力端に流れる電流をミラーリングする第１電流ミラーリング部と、前記第２差動増幅部の正出力端に流れる電流をミラーリングする第２電流ミラーリング部と、前記第１電流ミラーリング部及び第２電流ミラーリング部の間にクロス接続された第１カスケードロード及び第２カスケードロードと、前記第１ミラーリング部及び第２ミラーリング部の出力電流を充電して前記デューティ制御電圧を提供する第１キャパシタ及び第２キャパシタとを備えていることが望ましい。

また、前記第１マルチプレクサ及び第２マルチプレクサは、バイアス電圧をゲート入力として受ける電流源用ＭＯＳトランジスタ、該当ビットの正マルチ位相クロック及び負マルチ位相クロックをゲート入力として受ける差動入力用ＭＯＳトランジスタ対、及び前記位相選択信号をゲート入力として受ける出力スイッチング用ＭＯＳトランジスタ対を備えた複数の単位選択部と、前記複数の単位選択部の出力端子に共通接続されたロード部とを備えていることが望ましい。

また、前記第１キャパシタ及び第２キャパシタは、実質的に同じ容量を有することが望ましい。

また、前記レファレンスクロックが、前記内部クロックと実質的に同じ位相を有するものであることが望ましい。

また、前記レファレンスクロックとして前記内部クロックが使用されるようになっていることが望ましい。

また、前記レファレンス遅延ラインは、前記レファレンスクロックと前記最後のマルチ位相クロックとの位相を比較する位相検出器と、前記位相検出器の出力を入力として受けるチャージポンプと、キャパシタを備え、前記チャージポンプの出力を入力として受けるループフィルタとを備えていることが望ましい。

本発明に係るアナログＤＬＬによれば、フィードバックタイプのデューティ補正方式と、フィードフォワードタイプのデューティ補正方式とを混用する階層的遅延ライン構造を有する。これにより、フィードフォワードタイプのデューティ補正方式によりデューティ補償量が増加しても初期遅延固定時間が長くなるのを抑制することができ、フィードバックタイプのデューティ補正方式によりフィードフォワードタイプのデューティ補正後にも残存する微細デューティエラーを除去することによって補償可能なデューティエラーの範囲を広げることができる。

したがって、初期遅延固定時間を減少させ、デューティエラー補償マージンを拡大させることができ、同期式半導体メモリをはじめとする半導体素子の安定した動作を確保することができる。

以下、本発明の好ましい実施の形態について図面を参照しながら詳細に説明する。

図３は、本発明の一実施の形態に係る階層的遅延ラインを備えたアナログＤＬＬを概略的に示した回路図である。図示されているアナログＤＬＬは、外部クロックＣＬＫ、／ＣＬＫをバッファリングするクロックバッファ３００の出力を利用する。クロックバッファ３００は、外部クロックＣＬＫ、／ＣＬＫの立ち上がりエッジを利用して内部クロックＰＨ＜０＞、ＰＨ＜０＞ｂとレファレンスクロックｒｅｆ＿ｃｌｋとを出力する。レファレンスクロックｒｅｆ＿ｃｌｋは、内部クロックＰＨ＜０＞と同じ位相を有するものであり、内部クロックＰＨ＜０＞自体がレファレンスクロックｒｅｆ＿ｃｌｋとして使用されるようになっていても良い。

図３に示すように、本実施の形態に係る階層的遅延ラインを備えたアナログＤＬＬは、内部クロックＰＨ＜０＞、ＰＨ＜０＞ｂを入力として受けてノーマルマルチ位相クロックＰＨ＜１：ｉ＞、ＰＨ＜１：ｉ＞ｂとダミーマルチ位相クロックＰＨＤ＜１：ｉ＞、ＰＨＤ＜１：ｉ＞ｂとを出力するレファレンス遅延ライン３１０と、レファレンス遅延ライン３１０と共にレファレンスループを構成し、レファレンスクロックｒｅｆ＿ｃｌｋとマルチ位相クロックＰＨ＜ｉ＞ｂとの位相を比較してこれら２つのクロックの位相が一致するようにレファレンス遅延ライン３１０の遅延量を調節するレファレンス制御手段となるレファレンス制御部３１５と、遅延固定されたレファレンス遅延ライン３１０から出力されたクロックのうち一つのノーマルマルチ位相クロック及びダミーマルチ位相クロックを選択して選択された２つのクロックの位相を混合してデューティ補正を行うクロックインターフェス３２０と、クロックインターフェス３２０から出力された混合クロックＭＩＸ＿ｃｌｋ、ＭＩＸ＿ｃｌｋｂを入力として受けるファイン遅延ライン３５０と、ファイン遅延ライン３５０の出力を増幅してＤＬＬクロックｄｌｌ＿ｃｌｋを生成する差動増幅器３５２と、ファイン遅延ライン３５０の出力に対して実際のクロック経路の遅延値を摸写する遅延モデル３５４と、遅延モデル３５４及びファイン遅延ライン３５０と共にファインループを構成し、遅延モデル３５４から出力されたフィードバッククロックｆｂ＿ｃｌｋとレファレンスクロックｒｅｆ＿ｃｌｋとを比較してファイン遅延ライン３５０の遅延量を制御するファイン制御手段となるファイン制御部３５６と、レファレンスクロックｒｅｆ＿ｃｌｋ及びフィードバッククロックｆｂ＿ｃｌｋが印加されてクロックインターフェス３２０を含むＤＬＬを全体的に制御する制御手段となるＦＳＭ（ｆｉｎｉｔｅ ｓｔａｔｅ ｍａｃｈｉｎｅ）３７０と、遅延固定されたファイン遅延ライン３５０の出力クロックを入力として受けてクロックインターフェス３２０のデューティ補正動作を補助するデューティ補正増幅手段となるデューティ補正増幅器３６０とを備えている。

ここで、クロックインターフェス３２０は、位相多重化手段となる４−位相マルチプレクサ３３０と、位相混合器３４０とを備えているが、これについては後述する。

レファレンス制御部３１５は、通常のアナログＤＬＬに含まれる位相検出器、チャージポンプ、ループフィルタ（いずれも図示せず）を含んで構成されており、ループフィルタのキャパシタに印加された電圧Ｖｃを利用してレファレンス遅延ライン３１０を制御する。ファイン制御部３５６もレファレンス制御部３１５と類似した構成となっている。

図４は、図３のレファレンス遅延ライン３１０を詳細に示した回路図である。

図４に示すように、レファレンス遅延ライン３１０は、内部クロックＰＨ＜０＞、ＰＨ＜０＞ｂを入力として受ける、直列連結されたｉ個の差動遅延セル（ｄｉｆｆｅｒｅｎｔｉａｌ Ｄｅｌａｙ ｃｅｌｌ）ＮＤＥＬ１、ＮＤＥＬ２、…、ＮＤＥＬｉを備え、ノーマルマルチ位相クロックＰＨ＜ｉ＞及びＰＨ＜ｉ＞ｂを生成するノーマル遅延ライン３１２と、ノーマル遅延ライン３１２の最後の出力ＰＨ＜ｉ＞、ＰＨ＜ｉ＞ｂをクロスして受ける、直列連結されたｉ個の差動遅延セルＤＤＥＬ１、ＤＤＥＬ２、…、ＤＤＥＬｉを備えたダミー遅延ライン３１４とを備えている。

ノーマル遅延ライン３１２とダミー遅延ライン３１４とを構成する各々の差動遅延セルおいては、レファレンス制御部３１５のループフィルタのキャパシタに印加された電圧Ｖｃによりその遅延量が決定される。尚、ファイン遅延ライン３５０を複数の差動遅延セルにより構成することもできる。

図５Ａ及び図５Ｂは、図４のレファレンス遅延ライン３１０から出力されたマルチ位相クロックのタイミングチャートである。

図５Ａは、外部クロックＣＬＫ、／ＣＬＫのデューティ比が正確に５０％である場合を示している。図４に示すように、内部クロックＰＨ＜０＞及びＰＨ＜０＞ｂは、ノーマル遅延ライン３１２のｉ個のノーマル差動遅延セル（ＮＤＥＬ１〜ＮＤＥＬｉ）を通して順次遅延され、ノーマルマルチ位相クロックＰＨ＜１：ｉ＞及びＰＨ＜１：ｉ＞ｂとして出力される。ノーマル遅延ライン３１２の最後の差動遅延セルＮＤＥＬｉからのノーマルマルチ位相クロックＰＨ＜ｉ＞及びＰＨ＜ｉ＞ｂは、ダミー遅延ライン３１４の最初の差動遅延セルＤＤＥＬ１にクロスして入力され、ｉ個のダミー差動遅延セル（ＤＤＥＬ１〜ＤＤＥＬｉ）を通して順次遅延され、ダミーマルチ位相クロックＰＨＤ＜１：ｉ＞及びＰＨＤ＜１：ｉ＞ｂとして出力される。

レファレンス制御部３１５の位相検出器は、レファレンスクロックｒｅｆ＿ｃｌｋと、ノーマル遅延ライン３１２の最後の差動遅延セルＮＤＥＬｉのノーマルマルチ位相クロックＰＨ＜ｉ＞ｂとの位相を比較するようになっている。したがって、遅延固定されると、レファレンスクロックｒｅｆ＿ｃｌｋと同じ位相を有する内部クロックＰＨ＜０＞は、ノーマルマルチ位相クロックＰＨ＜ｉ＞ｂと同じ位相を有するようになる。ノーマル遅延ライン３１２の最後の差動遅延セルＮＤＥＬｉのノーマルマルチ位相クロックＰＨ＜ｉ＞及びＰＨ＜ｉ＞ｂは、１８０゜の位相差を有し、ダミー遅延ライン３１４の最後の差動遅延セルＤＤＥＬｉのダミーマルチ位相クロックＰＨＤ＜ｉ＞及びＰＨＤ＜ｉ＞ｂも１８０゜の位相差を有する。

図示していないが、レファレンス遅延ライン３１５は、レファレンスクロックｒｅｆ＿ｃｌｋと最後のノーマルマルチ位相クロックＰＨ＜ｉ＞ｂとの位相を比較する位相検出器と、前記位相検出器の出力を入力として受けるチャージポンプと、キャパシタを備え、前記チャージポンプの出力を入力として受けるループフィルタとを備えている。そして、レファレンス制御部３１５は、レファレンスクロックｒｅｆ＿ｃｌｋと最後のノーマルマルチ位相クロックＰＨ＜ｉ＞ｂとの位相を比較してこれら２つのクロックの位相差が１８０゜になるようにレファレンス遅延ライン３１０の遅延量を調節するようになっている。尚、マルチ位相クロックは差動タイプであるのでノーマルマルチ位相クロックＰＨ＜１：ｉ＞及びＰＨ＜１：ｉ＞ｂと、ダミーマルチ位相クロックＰＨＤ＜１：ｉ＞及びＰＨＤ＜１：ｉ＞ｂとの間には、内部クロックＰＨ＜０＞及びＰＨ＜０＞ｂを基準に０〜３６０゜間の位相差を実現することができる。

図５Ａの場合では、外部クロックＣＬＫ、／ＣＬＫのデューティ比が正確に５０％であるので、レファレンスクロックｒｅｆ＿ｃｌｋの立ち下がりエッジとマルチ位相クロックＰＨ＜ｉ＞ｂの立ち下がりエッジとが一致するようになる。

図５Ｂは、外部クロックＣＬＫ、／ＣＬＫのデューティ比が５０％でない場合を示している。ここでは外部クロックＣＬＫ、／ＣＬＫのハイレバル状態である区間がローレベル状態である区間より長い場合を仮定して説明する。

この場合、遅延固定されるとレファレンスクロックｒｅｆ＿ｃｌｋとノーマル遅延ライン３１２の最後の差動遅延セルＮＤＥＬｉのノーマルマルチ位相クロックＰＨ＜ｉ＞ｂとは、位相が一致するようになる。しかし、レファレンスクロックｒｅｆ＿ｃｌｋと比較されるノーマルマルチ位相クロックＰＨ＜ｉ＞ｂとは、ノーマルマルチ位相クロックＰＨ＜ｉ＞とハイレバル状態区間及びローレベル状態区間が異なるクロックであるので、レファレンスクロックｒｅｆ＿ｃｌｋあるいは内部クロックＰＨ＜０＞の立ち下がりエッジと、ノーマルマルチ位相クロックＰＨ＜ｉ＞ｂの立ち下がりエッジとの間には、位相差ＤＥが存在する。位相差ＤＥは、外部クロックＣＬＫ、／ＣＬＫのデューティエラーの２倍に該当する。また、このような位相差ＤＥは、ダミー遅延ライン３１４の出力にも適用される。

図６は、図３のクロックインターフェス３２０を詳細に示した回路図である。

図６に示すように、位相多重化手段となるクロックインターフェス３２０の４−位相マルチプレクサ３３０は、２つのｉ：１マルチプレクサ３３２、３３４と、２つの２：１マルチプレクサ３３６、３３８とを備えている。

第１マルチプレクサとなるｉ：１マルチプレクサ３３２は、ＦＳＭ３７０から出力されたｉビットの位相選択信号ＰＨ＿ｓｅｌ＜１：ｉ＞に応答して、正入力端子ｉｎ＜１：ｉ＞及び負入力端子ｉｎｂ＜１：ｉ＞に各々入力されたノーマルマルチ位相クロックＰＨ＜１：ｉ＞及びＰＨ＜１：ｉ＞ｂのうち一つのマルチ位相クロックを選択的に出力する。

第２マルチプレクサとなるｉ：１マルチプレクサ３３４は、ＦＳＭ３７０から出力された位相選択信号ＰＨ＿ｓｅｌ＜１：ｉ＞に応答して、正入力端子ｉｎ＜１：ｉ＞及び負入力端子ｉｎｂ＜１：ｉ＞に各々入力されたダミーマルチ位相クロックＰＨＤ＜１：ｉ＞及びＰＨＤ＜１：ｉ＞ｂのうち一つのダミーマルチ位相クロックを選択的に出力する。

第３マルチプレクサとなる２：１マルチプレクサ３３６は、ｉ：１マルチプレクサ３３２の出力を第１及び第２正入力端子ｉｎ＜１＞及びｉｎ＜２＞と第１及び第２負入力端子ｉｎｂ＜１＞及びｉｎｂ＜２＞で各々印加されて、ＦＳＭ３７０から出力された２ビットの偶奇選択信号ＳＥＬ＿ｏｄｄ、ＳＥＬ＿ｅｖｅｎに応答して、印加されたｉ：１マルチプレクサ３３２の出力を選択的に出力する。

第４マルチプレクサとなる２：１マルチプレクサ３３８は、ｉ：１マルチプレクサ３３４の出力を第１及び第２正入力端子ｉｎ＜１＞及びｉｎ＜２＞と第１及び第２負入力端子ｉｎｂ＜１＞及びｉｎｂ＜２＞で各々印加されて、ＦＳＭ３７０から出力された２ビットの偶奇選択信号ＳＥＬ＿ｏｄｄ、ＳＥＬ＿ｅｖｅｎに応答して、印加されたｉ：１マルチプレクサ３３４の出力を選択的に出力する。

このようにクロックインターフェス３２０の４−位相マルチプレクサ３３０は、レファレンス遅延ライン３１０のノーマル遅延ライン３１２から出力されたノーマルマルチ位相クロックのうち一つを選択して位相混合器３４０に、ノーマル差動クロック対ＭＩＸＩＮ、ＭＩＸＩＮｂとして出力する。また、ダミー遅延ライン３１４から出力されたダミーマルチ位相クロックのうち一つを選択して位相混合器３４０に、ダミー差動クロック対ＭＩＸＩＮＤ、ＭＩＸＩＮＤｂとして出力する。

位相混合器３４０は、４−位相マルチプレクサ３３０から選択されたノーマル差動クロック対ＭＩＸＩＮ、ＭＩＸＩＮｂとダミー差動クロック対ＭＩＸＩＮＤ、ＭＩＸＩＮＤｂとの位相を各々混合して、２つの差動クロック対の中間の位相を有する混合差動クロック対ＭＩＸ＿ｃｌｋ、ＭＩＸ＿ｃｌｋｂを出力する。位相混合器３４０は、デューティ補正増幅器３６０から出力されたデューティ制御電圧Ｄｃｃ＿Ｖｃｔｒｌ、Ｄｃｃ＿Ｖｃｔｒｌｂで制御されるようになっている。

図７は、図６のｉ：１マルチプレクサ３３２を詳細に示した回路図であり、図７の例では、定電流源を利用したアナログ選択器によってマルチプレクサが構成されている。

図７に示すように、ｉ：１マルチプレクサ３３２は、ｉ個の単位選択部３３３と、各単位選択部３３３の出力端子に共通接続されたＰＭＯＳロード部３３１とを備えている。

最初の単位選択部３３３は、バイアス電圧Ｖｂｉａｓをゲート入力として受ける定電流源用ＭＯＳトランジスタであるＮＭＯＳトランジスタＭ１、ＮＭＯＳトランジスタＭ１のドレイン端子にそのソース端子が接続され、正入力端ｉｎ＜１＞及び負入力端ｉｎｂ＜１＞にそのゲートが接続され、該当ビットの正マルチ位相クロック及び負マルチ位相クロックをゲート入力として受ける差動入力用ＭＯＳトランジスタ対であるＮＭＯＳトランジスタＭ２及びＭ３、及びＮＭＯＳトランジスタＭ２及びＭ３と出力端間に接続され、位相選択信号ＰＨ＿ｓｅｌ＜１＞をゲート入力として受ける出力スイッチング用ＭＯＳトランジスタ対であるＮＭＯＳトランジスタＭ４及びＭ５を備えている。この場合、正入力端ｉｎ＜１＞及び負入力端ｉｎｂ＜１＞にはノーマルマルチ位相クロックＰＨ＜１＞及びＰＨ＜１＞ｂが印加される。

最初の単位選択部３３３に続く別の単位選択部においても、前述した最初単位選択部３３３と同様の構成となっている。また、ダミーマルチ位相クロックを入力として受けるｉ：１マルチプレクサ３３４においても、前述したｉ：１マルチプレクサ３３２の構成と同様の構成となっている。

図８は、図６の位相混合器３４０を詳細に示した回路図である。

図８に示すように、位相混合器３４０は、ノーマル差動クロック対ＭＩＸＩＮ、ＭＩＸＩＮｂを入力として受け、固定バイアス電圧Ｖｆｂｉａｓにバイアスされる固定電流源を有する第１ソース−カップル対３４２と、ダミー差動クロック対ＭＩＸＩＮＤ、ＭＩＸＩＮＤｂを入力として受け、固定バイアス電圧Ｖｆｂｉａｓにバイアスされる固定電流源を有する第２ソース−カップル対３４３と、第１ソース−カップル対３４２及び第２ソース−カップル対３４３の出力端に共通接続され差動増幅器を構成するＰＭＯＳロード部３４１と、デューティ制御電圧Ｄｃｃ＿Ｖｃｔｒｌ、Ｄｃｃ＿Ｖｃｔｒｌｂを入力として受け、固定バイアス電圧Ｖｆｂｉａｓにバイアスされる固定電流源を有する第１差動増幅部３４４と、第１差動増幅部３４４から出力された差動電流をミラーリングして外部クロックＣＬＫ、／ＣＬＫのデューティ比によって第１ソース−カップル対３４２及び第２ソース−カップル対３４３のシンク電流を調節するバイアス調節部３４５を備えている。

第１ソース−カップル対３４２は、固定バイアス電圧Ｖｆｂｉａｓをゲート入力として受ける固定電流源となる電流源ＮＭＯＳトランジスタＭ１３と、ＮＭＯＳトランジスタＭ１３のソースと出力端ＭＩＸ＿ｃｌｋｂ、ＭＩＸ＿ｃｌｋとの間に接続され、ノーマル差動クロック対ＭＩＸＩＮ、ＭＩＸＩＮｂをゲート入力として受ける差動入力ＮＭＯＳトランジスタＭ１１、Ｍ１２とを備えている。

また、第２ソース−カップル対３４３は、固定バイアス電圧Ｖｆｂｉａｓをゲート入力として受ける固定電流源となる電流源ＮＭＯＳトランジスタＭ１７と、ＮＭＯＳトランジスタＭ１７のソースと出力端ＭＩＸ＿ｃｌｋｂ、ＭＩＸ＿ｃｌｋとの間に接続され、ダミー差動クロック対ＭＩＸＩＮＤ、ＭＩＸＩＮＤｂをゲート入力として受ける差動入力ＮＭＯＳトランジスタＭ１５、Ｍ１６とを備えている。

第１差動増幅部３４４は、固定バイアス電圧Ｖｆｂｉａｓをゲート入力として受ける電流源ＮＭＯＳトランジスタＭ２５と、ＮＭＯＳトランジスタＭ２５のソースに接続され、デューティ制御電圧Ｄｃｃ＿Ｖｃｔｒｌ、Ｄｃｃ＿Ｖｃｔｒｌｂをゲート入力として受ける差動入力ＮＭＯＳトランジスタＭ２３、Ｍ２４と、差動入力ＮＭＯＳトランジスタＭ２３、Ｍ２４に各々接続されたダイオードカップルＰＭＯＳトランジスタＭ１９、Ｍ２１を備えている。

バイアス調節部３４５は、第１差動増幅部３４４のダイオードカップルＰＭＯＳトランジスタＭ１９、Ｍ２１から出力された差動電流ＩＡ、ＩＢの各々をミラーリングするＰＭＯＳトランジスタである第１ＭＯＳトランジスタＭ２０及び第２ＭＯＳトランジスタＭ２２と、第１ＭＯＳトランジスタＭ２０及び第２ＭＯＳトランジスタＭ２２に流れるミラー電流の電流シンクの役割を果たし、各ミラー電流をそれに対応する電圧にミラーリングするダイオードカップルＮＭＯＳトランジスタである第３ＭＯＳトランジスタＭ２６及び第４ＭＯＳトランジスタＭ２７と、第１ソース−カップル対３４２及び第２ソース−カップル対３４３の電流源ＮＭＯＳトランジスタＭ１３及びＭ１７の各々のソース端子に並列に接続され、第１ソース−カップル対３４２及び第２ソース−カップル対３４３のバイアスを変更する電流源ＮＭＯＳトランジスタである第５ＭＯＳトランジスタＭ１４及び第６ＭＯＳトランジスタＭ１８と、Ａ端子に第５ＭＯＳトランジスタＭ１４のゲート端子、Ｂ端子に第６ＭＯＳトランジスタＭ１８のゲート端子、Ｃ端子に第３ＭＯＳトランジスタＭ２６のゲート端子、Ｄ端子に第４ＭＯＳトランジスタＭ２７のゲート端子が各々接続され、バイアス選択信号ｓｅｌ＿ｂｉａｓに応答して、Ａ、Ｂ端子とＣ、Ｄ端子間に２：２スイッチング動作、即ち、第３ＭＯＳトランジスタＭ２６及び第４ＭＯＳトランジスタＭ２７のゲート端子と、第５ＭＯＳトランジスタＭ１４及び第６ＭＯＳトランジスタＭ１８のゲート端子の間のスイッチング、を行うスイッチング手段であるバイアススイッチ３４６を備えている。

図９は、図３のデューティ補正増幅器３６０を詳細に示した回路図である。

図９に示すように、デューティ補正増幅器３６０は、ファイン遅延ライン３５０の出力クロックｉｃｌｋ、ｉｃｌｋｂを差動入力として受ける第２差動増幅部３６２と、第２差動増幅部３６２の負出力端に流れる電流をミラーリングする第１電流ミラーリング部３６４と、第２差動増幅部３６２の正出力端に流れる電流をミラーリングする第２電流ミラーリング部３６５と、第１電流ミラーリング部３６４及び第２電流ミラーリング部３６５の間にクロス接続された第１カスケードロード３６８及び第２カスケードロード３６９と、第１ミラーリング部３６４及び第２ミラーリング部３６５の出力電流を充電してデューティ制御電圧Ｄｃｃ＿Ｖｃｔｒｌ、Ｄｃｃ＿Ｖｃｔｒｌｂを提供する第１キャパシタＣ１及び第２キャパシタＣ２を備えている。

第２差動増幅部３６２は、接地電源に接続され、第１キャパシタＣ１及び第２キャパシタＣ２の容量とトレード−オフできる電流量Ｉｔｏｔを提供する定電流源と、該定電流源と出力端との間に接続されファイン遅延ライン３５０の出力クロックｉｃｌｋ、ｉｃｌｋｂをゲート入力として受ける差動入力ＮＭＯＳトランジスタＭ３７、Ｍ３８と、差動入力ＮＭＯＳトランジスタＭ３７、Ｍ３８と供給電源との間に各々接続され、ロードに作用するダイオードカップルＰＭＯＳトランジスタＭ３３、Ｍ３４を備えている。

第１電流ミラーリング部３６４は、供給電源と第１カスケードロード３６８との間に接続されて、第２差動増幅部３６２の負出力をゲート入力として受けるＰＭＯＳトランジスタＭ３１と、供給電源と第２カスケードロード３６９との間に接続されて、第２差動増幅部３６２の負出力をゲート入力として受けるＰＭＯＳトランジスタＭ３２を備えている。

また、第２電流ミラーリング部３６５は、供給電源と第１カスケードロード３６８との間に接続されて、第２差動増幅部３６２の正出力をゲート入力として受けるＰＭＯＳトランジスタＭ３５と、供給電源と第２カスケードロード３６９との間に接続されて、第２差動増幅部３６２の正出力をゲート入力として受けるＰＭＯＳトランジスタＭ３６を備えている。

第１キャパシタＣ１は、ＰＭＯＳトランジスタＭ３１と第１カスケードロード３６８の接点と接地電源の間に接続され、第２キャパシタＣ２は、ＰＭＯＳトランジスタＭ３６と第２カスケードロード３６９間のノードと接地電源の間に接続される。第１キャパシタ及び第２キャパシタＣ２は、実質的に同じ容量を有する。

以下、上記のように構成された本発明の実施の形態に係るアナログＤＬＬの動作を説明する。

まず、クロックバッファ３００は、外部クロックＣＬＫ、／ＣＬＫをバッファリングして内部クロックＰＨ＜０＞、ＰＨ＜０＞ｂとレファレンスクロックｒｅｆ＿ｃｌｋとを生成する。レファレンス遅延ライン３１０は、内部クロックＰＨ＜０＞、ＰＨ＜０＞ｂを入力として受けてノーマルマルチ位相クロックＰＨ＜１：ｉ＞、ＰＨ＜１：ｉ＞ｂ及びダミーマルチ位相クロックＰＨＤ＜１：ｉ＞、ＰＨＤ＜１：ｉ＞ｂを出力する。また、レファレンス制御部３１５は、その内部の位相検出器でレファレンスクロックｒｅｆ＿ｃｌｋと、レファレンス遅延ライン３１０からのノーマルマルチ位相クロックＰＨ＜ｉ＞ｂとを比較して、その結果によってチャージポンプ及びループフィルタを通して制御電圧Ｖｃを生成し、レファレンス遅延ライン３１０を構成する差動遅延セルＮＤＥＬ１、ＮＤＥＬ２、…、ＮＤＥＬｉ及びＤＤＥＬ１、ＤＤＥＬ２、…、ＤＤＥＬｉの遅延量を調節する。

レファレンスループは、遅延固定がなされるまで、上記のようなレファレンス遅延ライン３１０の遅延量調節動作を繰り返し行う。レファレンスループの遅延固定は、レファレンスクロックｒｅｆ＿ｃｌｋとノーマルマルチ位相クロックＰＨ＜ｉ＞ｂとの位相が一致することを意味する。

上記のようにレファレンスループの遅延固定がなされると、ＦＳＭ３７０は、レファレンス遅延ライン３１０から出力されたノーマルマルチ位相クロック対（例えば、ＰＨ＜１＞、ＰＨ＜１＞ｂ）及びダミーマルチ位相クロック対ＰＨＤ＜１＞、ＰＨＤ＜１＞ｂを順にファイン遅延ライン３５０に伝達する。そして、ファイン遅延ライン３５０に伝達されたクロック対は、遅延モデル３５４を経てフィードバッククロックｆｂ＿ｃｌｋとしてＦＳＭ３７０内の比較器に順に伝達される。ＦＳＭ３７０は、どのクロック対がレファレンスクロックｒｅｆ＿ｃｌｋに最も近接した位相を有するかを検出して制御信号を発生させ、クロックインターフェス３２０の４−位相マルチプレクサ３３０で該当クロック対が固定的に選択されて出力されるようにする。この場合、４−位相マルチプレクサ３３０で選択されて出力されるクロック対の立ち下がりエッジでの位相差は、前述したように外部クロックＣＬＫ、／ＣＬＫのデューティエラーの２倍に該当し、クロックインターフェス３２０の位相混合器３４０は、４−位相マルチプレクサ３３０の出力のうちＭＩＸＩＮ及びＭＩＸＩＮＤと、ＭＩＸＩＮｂ及びＭＩＸＩＮＤｂとの中間の位相を有する混合差動クロック対ＭＩＸ＿ｃｌｋ、ＭＩＸ＿ｃｌｋｂを出力する。

図８に示すように、初期動作時にはデューティ補正増幅器３６０が動作しないため、第１ソース−カップル対３４２及び第２ソース−カップル対３４３に接続された第５ＭＯＳトランジスタＭ１４、第６ＭＯＳトランジスタＭ１８は動作しないので、第１ソース−カップル対３４２及び第２ソース−カップル対３４３は、同じ電流ＩｒｅｆによりＭＩＸＩＮ及びＭＩＸＩＮＤと、ＭＩＸＩＮｂ及びＭＩＸＩＮＤｂとの立ち下がりエッジを混合してほぼ５０％のデューティ比を有する混合差動クロック対ＭＩＸ＿ｃｌｋ、ＭＩＸ＿ｃｌｋｂをファイン遅延ライン３５０に伝達する。遅延量が調節されたファイン遅延ライン３５０を通過して出力された差動クロック対ｉｃｌｋ、ｉｃｌｋｂは、デューティ補正増幅器３６０に入力される。

しかし、外部クロックＣＬＫ、／ＣＬＫのデューティエラーが増加する場合には、位相混合器３４０で混合されるクロックの立ち下がりエッジが重なる部分が次第に減少し、非線型特性のためある程度のデューティエラーが継続して存在するようになる。

本発明ではこのように外部クロックＣＬＫ、／ＣＬＫのデューティエラーが大きい場合に残存し得るデューティエラーを除去するために、デューティ補正増幅器３６０を追加的に備えており、デューティ補正増幅器３６０から出力されたデューティ制御電圧Ｄｃｃ＿Ｖｃｔｒｌ、Ｄｃｃ＿Ｖｃｔｒｌｂを利用して位相混合器３４０内の第１ソース−カップル対３４２及び第２ソース−カップル対３４３のバイアスを変化させることによって、固定された混合量を調節して微細なデューティエラーを除去できるようになっている。

図９に示すように、ファイン遅延ライン３５０を通過した差動クロック対ｉｃｌｋ、ｉｃｌｋｂがデューティ補正増幅器３６０の第２差動増幅部３６２に入力されると、第２差動増幅部３６２の副出力端にはクロックｉｃｌｋのハイレバル区間に対応する電流ＩＸが流れ、第２差動増幅部３６２の正出力端にはクロックｉｃｌｋｂのハイレバル区間に対応する電流ＩＹが流れる。電流ＩＸは、第１電流ミラーリング部３６４でミラーリングされてｋ（ＩＸ−ＩＹ）ほどの電流が第１キャパシタＣ１に充電されるので、電流ＩＹは、第２電流ミラーリング部３６５でミラーリングされ、ｋ（ＩＹ−ＩＸ）程度の電流が第２キャパシタＣ２に充電される。ここで、ｋは第２差動増幅部３６２の利得に対応する定数である。

クロックｉｃｌｋ及びｉｃｌｋｂのデューティ比が同じ場合には、第１キャパシタＣ１及び第２キャパシタＣ２に充電される電流が同一となるので、デューティ制御電圧Ｄｃｃ＿Ｖｃｔｒｌ及びＤｃｃ＿Ｖｃｔｒｌｂは、同一となり得る。しかし、微細なデューティエラーが存在する場合には、デューティ制御電圧Ｄｃｃ＿Ｖｃｔｒｌ及びＤｃｃ＿Ｖｃｔｒｌｂにも差が存在する。

また、図８に示すように、このようなデューティ制御電圧Ｄｃｃ＿Ｖｃｔｒｌ及びＤｃｃ＿Ｖｃｔｒｌｂは、位相混合器３４０内の第１差動増幅部３４４に印加されて電流ＩＡ及びＩＢを決定する。電流ＩＡ及びＩＢは、バイアス調節部３４５でミラーリングされてバイアススイッチ３４６のＣ端子及びＤ端子の電圧を決定する。バイアススイッチ３４６は、バイアス選択信号ｓｅｌ＿ｂｉａｓに応答してＡ、Ｂ端子とＣ、Ｄ端子を選択的に連結する。バイアス選択信号ｓｅｌ＿ｂｉａｓは、ＦＳＭ３７０内の比較器で把握された外部クロックＣＬＫ、／ＣＬＫのデューティエラーの方向性（デューティエラーが５０％より大きい方向であるか５０％より小さい方向であるか）を反映する信号であって、この信号によってバイアススイッチ３４６の連結状態が変わって第１第２ソース−カップル対３４２及び第２ソース−カップル対３４３に接続された第５ＭＯＳトランジスタＭ１４及び第６ＭＯＳトランジスタＭ１８のバイアスを変化させる。このようにして固定バイアス電圧Ｖｂｉａｓによりハーフ混合で固定された混合量を調節することができ、これにより微細なデューティエラーを除去することができる。

図１０Ａ及び図１０Ｂは、外部クロックＣＬＫのデューティエラーの方向性と位相混合器３４０の入力クロックＭＩＸＩＮ、ＭＩＸＩＮＤの立ち下がりエッジの位相関係とに基づくバイアススイッチ３４６の選択例を説明するためのタイミングチャートである。

図１０Ａは、外部クロックＣＬＫのデューティエラーがデューティ比５０％より大きい方向に発生した場合を示している。

この場合、位相混合器３４０の入力クロックＭＩＸＩＮの立ち下がりエッジが、ＭＩＸＩＮＤの立ち下がりエッジより位相が遅い場合（図１０Ａの（Ａ）の場合）、バイアススイッチ３４６のＡ端子とＣ端子とを連結し、Ｂ端子とＤ端子とを連結するようにバイアス選択信号ｓｅｌ＿ｂｉａｓを選択するとよい。

これに対し、位相混合器３４０の入力クロックＭＩＸＩＮの立ち下がりエッジが、ＭＩＸＩＮＤの立ち下がりエッジより位相が早い場合（図１０Ａの（Ｂ）の場合）には、バイアススイッチ３４６のＡ端子とＤ端子とを連結し、Ｂ端子とＣ端子とを連結するようにバイアス選択信号ｓｅｌ＿ｂｉａｓを選択するとよい。

図１０Ｂは、外部クロックＣＬＫのデューティエラーがデューティ比５０％より小さい方向に発生した場合を示している。

この場合、位相混合器３４０の入力クロックＭＩＸＩＮの立ち下がりエッジが、ＭＩＸＩＮＤの立ち下がりエッジより位相が遅い場合（図１０Ｂの（Ａ）の場合）にはバイアススイッチ３４６のＡ端子とＤ端子とを連結し、Ｂ端子とＣ端子とを連結するようにバイアス選択信号ｓｅｌ＿ｂｉａｓを選択するとよい。

これに対し、位相混合器３４０の入力クロックＭＩＸＩＮの立ち下がりエッジが、ＭＩＸＩＮＤの立ち下がりエッジより位相が早い場合（図１０Ｂの（Ｂ）の場合）には、バイアススイッチ３４６のＡ端子とＣ端子とを連結し、Ｂ端子とＤ端子とを連結するようにバイアス選択信号ｓｅｌ＿ｂｉａｓを選択するとよい。

以上、本発明の実施の形態について詳細に説明したが、本発明は、上述した実施の形態に制限されるべきものではなく、本発明の技術的範囲を逸脱しない範囲で種々の変形等が可能であり、これらも本発明の技術的範囲に属する。

例えば、上記の実施の形態では外部クロックの立ち上がりエッジ及び立ち下がりエッジからデータを出力するシステムを一例として説明したが、本発明は、外部クロックの立ち上がりエッジまたは立ち下がりエッジのみからデータを出力するシステムにも適用することができる。

従来の技術に係るＤＣＣを備えたＤＬＬを概略的に示した回路図である。 フィードバックタイプのＤＣＣを備えたＤＬＬの出力端の構成を示した回路図である。 本発明の一実施の形態に係る階層的遅延ラインを備えたアナログＤＬＬを概略的に示した回路図である。 図３のレファレンス遅延ラインを詳細に示した回路図である。 図４のレファレンス遅延ラインから出力されたマルチ位相クロックのタイミングチャートである。 図４のレファレンス遅延ラインから出力されたマルチ位相クロックのタイミングチャートである。 図３のクロックインターフェス３２０を詳細に示した回路図である。 図６のｉ：１マルチプレクサを詳細に示した回路図である。 図６の位相混合器を詳細に示した回路図である。 図３のデューティ補正増幅器を詳細に示した回路図である。 外部クロックのデューティエラーの方向性と位相混合器の入力クロックの立ち下がりエッジの位相関係とに基づくバイアススイッチの選択例を説明するためのタイミングチャートである。 外部クロックのデューティエラーの方向性と位相混合器の入力クロックの立ち下がりエッジの位相関係とに基づくバイアススイッチの選択例を説明するタイミングチャートである。

符号の説明

３１０ レファレンス遅延ライン
３１５ レファレンス制御部
３２０ クロックインターフェス
３３０ ４−位相マルチプレクサ
３４０ 位相混合器
３５０ ファイン遅延ライン
３６０ デューティ補正増幅器

Claims (12)

1. 内部クロックを入力として受けてノーマルマルチ位相クロックとダミーマルチ位相クロックを出力するレファレンス遅延ラインと、
   該レファレンス遅延ラインと共にレファレンスループを構成し、レファレンスクロックと最後のマルチ位相クロックとの位相を比較してこれら２つのクロックの位相差が１８０゜になるように前記レファレンス遅延ラインの遅延量を調節するレファレンス制御手段と、
   遅延固定された前記レファレンス遅延ラインから出力されたクロックのうち一つのノーマルマルチ位相クロック及びダミーマルチ位相クロックを選択して選択された２つのクロックの位相を混合してデューティ補正を行うクロックインターフェスと、
   該クロックインターフェスから出力された混合クロックを入力として受けるファイン遅延ラインと、
   該ファイン遅延ラインの出力に対して実際のクロック経路の遅延値を摸写する遅延モデルと、
   該遅延モデル及び前記ファイン遅延ラインと共にファインループを構成し、前記遅延モデルから出力されたフィードバッククロックと前記レファレンスクロックとを比較して前記ファイン遅延ラインの遅延量を制御するファイン制御手段と、
   前記レファレンスクロック及び前記フィードバッククロックが印加されて前記クロックインターフェスを制御する制御手段と、
   遅延固定された前記ファイン遅延ラインの出力クロックを入力として受けて前記クロックインターフェスのデューティ補正動作を補助するデューティ補正増幅手段と
   を備えていることを特徴とするアナログ遅延固定ループ。
2. 前記レファレンス遅延ラインは、
   前記内部クロックを入力として受ける、直列連結された複数の差動遅延セルを備え、ノーマルマルチ位相クロックを生成するノーマル遅延ラインと、
   前記ノーマル遅延ラインの最後のノーマルマルチ位相クロックをクロスして受ける、直列連結された複数の差動遅延セルを備えたダミー遅延ラインと
   を備えていることを特徴とする請求項１に記載のアナログ遅延固定ループ。
3. 前記クロックインターフェスは、
   前記制御手段に制御されて前記レファレンス遅延ラインから出力されたクロックのうち一つのノーマルマルチ位相クロック及びダミーマルチ位相クロックを選択する位相多重化手段と、
   前記位相多重化手段から選択された２つのクロックの位相を混合する位相混合手段と
   を備えていることを特徴とする請求項１に記載のアナログ遅延固定ループ。
4. 前記位相多重化手段は、
   前記制御手段から出力された位相選択信号に応答して前記ノーマルマルチ位相クロックのうち一つのマルチ位相クロックを選択的に出力する第１マルチプレクサと、
   前記位相選択信号に応答して前記ダミーマルチ位相クロックのうち一つのマルチ位相クロックを選択的に出力する第２マルチプレクサと、
   前記制御手段から出力された偶奇選択信号に応答して前記第１マルチプレクサの出力を選択的に出力する第３マルチプレクサと、
   前記偶奇選択信号に応答して前記第２マルチプレクサの出力を選択的に出力する第４マルチプレクサと
   を備えていることを特徴とする請求項３に記載のアナログ遅延固定ループ。
5. 前記位相混合手段は、
   前記位相多重化手段から出力されたノーマル差動クロック対を入力として受け、固定電流源を有する第１ソース−カップル対と、
   前記位相多重化手段から出力されたダミー差動クロック対を入力として受け、固定電流源を有する第２ソース−カップル対と、
   第１ソース−カップル対及び第２ソース−カップル対の出力端に共通接続され差動増幅を構成するロード部と、
   前記デューティ調整増幅手段から出力されたデューティ制御電圧を入力として受ける第１差動増幅部と、
   前記第１差動増幅部から出力された差動電流をミラーリングして外部クロックのデューティ比によって前記第１ソース−カップル対及び第２ソース−カップル対のシンク電流を調節するバイアス調節部と
   を備えていることを特徴とする請求項３に記載のアナログ遅延固定ループ。
6. 前記バイアス調節部は、
   前記第１差動増幅部から出力された前記差動電流をミラーリングする第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタと、
   前記第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタに流れるミラー電流の電流シンクの役割を果たし、各ミラー電流をそれに対応する電圧にミラーリングする第３ＭＯＳトランジスタ及び第４ＭＯＳトランジスタと、
   前記第１ソース−カップル対及び第２ソース−カップル対の固定電流源の各々に並列に接続され、前記第１ソース−カップル対及び第２ソース−カップル対のバイアスを変更する第５ＭＯＳトランジスタ及び第６ＭＯＳトランジスタと、
   前記制御手段から出力されたバイアス選択信号に応答して、前記第３ＭＯＳトランジスタ及び第４ＭＯＳトランジスタのゲート端子と、前記第５ＭＯＳトランジスタ及び第６ＭＯＳトランジスタのゲート端子の間のスイッチング動作を行うスイッチング手段と
   を備えていることを特徴とする請求項５に記載のアナログ遅延固定ループ。
7. 前記デューティ補正増幅手段は、
   前記ファイン遅延ラインの出力クロックを差動入力として受ける第２差動増幅部と、
   該第２差動増幅部の負出力端に流れる電流をミラーリングする第１電流ミラーリング部と、
   前記第２差動増幅部の正出力端に流れる電流をミラーリングする第２電流ミラーリング部と、
   前記第１電流ミラーリング部及び第２電流ミラーリング部の間にクロス接続された第１カスケードロード及び第２カスケードロードと、
   前記第１ミラーリング部及び第２ミラーリング部の出力電流を充電して前記デューティ制御電圧を提供する第１キャパシタ及び第２キャパシタと
   を備えていることを特徴とする請求項５または６に記載のアナログ遅延固定ループ。
8. 前記第１マルチプレクサ及び第２マルチプレクサは、
   バイアス電圧をゲート入力として受ける電流源用ＭＯＳトランジスタ、該当ビットの正マルチ位相クロック及び負マルチ位相クロックをゲート入力として受ける差動入力用ＭＯＳトランジスタ対、及び前記位相選択信号をゲート入力として受ける出力スイッチング用ＭＯＳトランジスタ対を備えた複数の単位選択部と、
   前記複数の単位選択部の出力端子に共通接続されたロード部と
   を備えていることを特徴とする請求項４に記載のアナログ遅延固定ループ。
9. 前記第１キャパシタ及び第２キャパシタは、実質的に同じ容量を有することを特徴とする請求項７に記載のアナログ遅延固定ループ。
10. 前記レファレンスクロックが、前記内部クロックと実質的に同じ位相を有するものであることを特徴とする請求項１に記載のアナログ遅延固定ループ。
11. 前記レファレンスクロックとして前記内部クロックが使用されるようになっていることを特徴とする請求甲１０に記載のアナログ遅延固定ループ。
12. 前記レファレンス遅延ラインは、
    前記レファレンスクロックと前記最後のマルチ位相クロックとの位相を比較する位相検出器と、
    前記位相検出器の出力を入力として受けるチャージポンプと、
    キャパシタを備え、前記チャージポンプの出力を入力として受けるループフィルタと
    を備えていることを特徴とする請求項１に記載のアナログ遅延固定ループ。
    
    

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