JPH04364603A - 半導体集積回路におけるデューティ補正回路 - Google Patents
半導体集積回路におけるデューティ補正回路Info
- Publication number
- JPH04364603A JPH04364603A JP3140373A JP14037391A JPH04364603A JP H04364603 A JPH04364603 A JP H04364603A JP 3140373 A JP3140373 A JP 3140373A JP 14037391 A JP14037391 A JP 14037391A JP H04364603 A JPH04364603 A JP H04364603A
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- Japan
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- Pending
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 12
- 238000001514 detection method Methods 0.000 claims description 4
- 230000003111 delayed effect Effects 0.000 claims description 3
- 230000001934 delay Effects 0.000 claims 1
- 238000004519 manufacturing process Methods 0.000 abstract description 3
- 239000006185 dispersion Substances 0.000 abstract 1
- 230000010363 phase shift Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路に関し
、特に、半導体集積回路におけるデューティ補正回路に
関する。
、特に、半導体集積回路におけるデューティ補正回路に
関する。
【０００２】
【従来の技術】従来の半導体集積回路におけるデューテ
ィ補正は、入力信号にゲートを接続し、この接続したゲ
ートの立ち上がり、立ち下がりの遅延時間の差を利用し
て行われていた。
ィ補正は、入力信号にゲートを接続し、この接続したゲ
ートの立ち上がり、立ち下がりの遅延時間の差を利用し
て行われていた。
【０００３】
【発明が解決しようとする課題】この従来の半導体集積
回路におけるデューティ補正回路では、ゲートの立ち上
がり、立ち下がりの遅延時間の差を利用して行っていた
ために製造ばらつき、温度変化、電圧変動により、ゲー
トの立ち上がり、立ち下がりの遅延時間の差が設計時の
見積もりと異なった時には正確なデューティが得られな
いという課題があった。
回路におけるデューティ補正回路では、ゲートの立ち上
がり、立ち下がりの遅延時間の差を利用して行っていた
ために製造ばらつき、温度変化、電圧変動により、ゲー
トの立ち上がり、立ち下がりの遅延時間の差が設計時の
見積もりと異なった時には正確なデューティが得られな
いという課題があった。
【０００４】本発明は従来の上記実情に鑑みてなされた
ものであり、従って本発明の目的は、従来の技術に内在
する上記課題を解決することを可能とした半導体集積回
路における新規なデューティ補正回路を提供することに
ある。
ものであり、従って本発明の目的は、従来の技術に内在
する上記課題を解決することを可能とした半導体集積回
路における新規なデューティ補正回路を提供することに
ある。
【０００５】
【課題を解決するための手段】上記目的を達成する為に
、本発明に係る半導体集積回路におけるデューティ補正
回路は、入力信号を２分周する分周回路と、前記分周回
路の出力をｎ個の同一遅延をもつ遅延ゲートにより順次
遅延させる遅延回路と、前記遅延回路のｎ個の遅延ゲー
トの各出力を前記分周回路の出力と順次比較することに
より前記分周回路の出力と位相が５０％遅れている前記
遅延回路の遅延ゲートの個数を検出する位相検出回路と
、前記位相検出回路により検出された遅延ゲートの個数
の半分の遅延ゲートの個数を持つ遅延ゲートの出力を出
力とするセレクタ回路と、前記セレクタ回路の出力と前
記分周回路の出力を入力とするＥＸ−ＯＲ（排他的論理
和）ゲートとを備えて構成される。
、本発明に係る半導体集積回路におけるデューティ補正
回路は、入力信号を２分周する分周回路と、前記分周回
路の出力をｎ個の同一遅延をもつ遅延ゲートにより順次
遅延させる遅延回路と、前記遅延回路のｎ個の遅延ゲー
トの各出力を前記分周回路の出力と順次比較することに
より前記分周回路の出力と位相が５０％遅れている前記
遅延回路の遅延ゲートの個数を検出する位相検出回路と
、前記位相検出回路により検出された遅延ゲートの個数
の半分の遅延ゲートの個数を持つ遅延ゲートの出力を出
力とするセレクタ回路と、前記セレクタ回路の出力と前
記分周回路の出力を入力とするＥＸ−ＯＲ（排他的論理
和）ゲートとを備えて構成される。
【０００６】
【実施例】次に本発明をその好ましい一実施例について
図面を参照して具体的に説明する。
図面を参照して具体的に説明する。
【０００７】図１は本発明に係る半導体集積回路におけ
るデューティ補正回路の一実施例を示す回路ブロック構
成図、図２は図１に示した回路のタイミングチャートで
ある。
るデューティ補正回路の一実施例を示す回路ブロック構
成図、図２は図１に示した回路のタイミングチャートで
ある。
【０００８】図１を参照するに、入力信号は、Ｄタイプ
フリップフロップ（以下Ｄ−ＦＦと称す）１により２分
周され、分周回路（Ｄ−ＦＦ１）の出力はｎ個の遅延ゲ
ート２により順次遅延され、各遅延ゲートの出力は、セ
レクタ３、セレクタ９のデータ入力に入力される。セレ
クタ３の出力とＤ−ＦＦ１の出力は、ＡＮＤ回路４に入
力され、位相比較が行われる。
フリップフロップ（以下Ｄ−ＦＦと称す）１により２分
周され、分周回路（Ｄ−ＦＦ１）の出力はｎ個の遅延ゲ
ート２により順次遅延され、各遅延ゲートの出力は、セ
レクタ３、セレクタ９のデータ入力に入力される。セレ
クタ３の出力とＤ−ＦＦ１の出力は、ＡＮＤ回路４に入
力され、位相比較が行われる。
【０００９】ＡＮＤ回路４による位相比較の結果位相の
ずれが５０％以下の時にはＤ−ＦＦ６に“１”がラッチ
され、位相のずれが５０％以上の時にはＤ−ＦＦ６に“
０”がラッチされ、カウンタ７のイネーブル入力ＥＮに
入力される。
ずれが５０％以下の時にはＤ−ＦＦ６に“１”がラッチ
され、位相のずれが５０％以上の時にはＤ−ＦＦ６に“
０”がラッチされ、カウンタ７のイネーブル入力ＥＮに
入力される。
【００１０】カウンタ７は、イネーブルＥＮが“１”の
時にカウントアップし、“０”の時には値を保持する。 カウンタ７の出力は、セレクタ３の制御信号に入力され
、セレクタ３の出力を制御する。カウンタ８は、カウン
タ７の−Ｑ０の出力をクロック入力とし、カウンタ７の
半分の値を値として持つ。カウンタ８の出力はセレクタ
９の制御信号に入力され、セレクタ９はセレクタ３が出
力している信号の半分の遅延量を持った信号を出力する
。セレクタ９とＤ−ＦＦ１の出力はＥＸ−ＯＲ（排他的
論理和）回路の入力に接続され、ＥＸ−ＯＲ回路１０の
出力は出力信号として出力される。
時にカウントアップし、“０”の時には値を保持する。 カウンタ７の出力は、セレクタ３の制御信号に入力され
、セレクタ３の出力を制御する。カウンタ８は、カウン
タ７の−Ｑ０の出力をクロック入力とし、カウンタ７の
半分の値を値として持つ。カウンタ８の出力はセレクタ
９の制御信号に入力され、セレクタ９はセレクタ３が出
力している信号の半分の遅延量を持った信号を出力する
。セレクタ９とＤ−ＦＦ１の出力はＥＸ−ＯＲ（排他的
論理和）回路の入力に接続され、ＥＸ−ＯＲ回路１０の
出力は出力信号として出力される。
【００１１】次に図２のタイムチャートをも参照しなが
ら本発明の動作について説明する。セレクタ３はカウン
タ７の出力により入力Ｉ０、Ｉ１、Ｉ２・・・・を順次
選択しこれらの選択出力はＡＮＤ回路４によりＤ−ＦＦ
１の出力と位相比較される。位相のずれが５０％以下の
時には、ＡＮＤ回路４の出力が“１”のために、カウン
タ７はカウントアップし、セレクタ３の出力に遅延ゲー
ト１個分の遅延量の大きい信号を出力するが、位相のず
れが５０％になった時にＡＮＤ回路４の出力は“０”と
なり、カウンタ７の動作を止める。この時カウンタ８の
値はカウンタ７の値の１／２となっており、セレクタ９
は、Ｄ−ＦＦ１の信号に対し、２５％位相の遅れた信号
を出力している。このためにセレクタ９とＤ−ＦＦ１の
出力を入力とするＥＸ−ＯＲ回路１０の出力はデューテ
ィ（Ｄｕｔｙ）５０％の入力信号と同周期の信号を出力
する。
ら本発明の動作について説明する。セレクタ３はカウン
タ７の出力により入力Ｉ０、Ｉ１、Ｉ２・・・・を順次
選択しこれらの選択出力はＡＮＤ回路４によりＤ−ＦＦ
１の出力と位相比較される。位相のずれが５０％以下の
時には、ＡＮＤ回路４の出力が“１”のために、カウン
タ７はカウントアップし、セレクタ３の出力に遅延ゲー
ト１個分の遅延量の大きい信号を出力するが、位相のず
れが５０％になった時にＡＮＤ回路４の出力は“０”と
なり、カウンタ７の動作を止める。この時カウンタ８の
値はカウンタ７の値の１／２となっており、セレクタ９
は、Ｄ−ＦＦ１の信号に対し、２５％位相の遅れた信号
を出力している。このためにセレクタ９とＤ−ＦＦ１の
出力を入力とするＥＸ−ＯＲ回路１０の出力はデューテ
ィ（Ｄｕｔｙ）５０％の入力信号と同周期の信号を出力
する。
【００１２】
【発明の効果】以上説明したように、本発明によれば、
半導体集積回路におけるデューティ補正を自動で行える
ようにしたので、製造ばらつき、温度変化、電圧変動に
関係なく、最適なデューティが得られるという効果が発
生する。
半導体集積回路におけるデューティ補正を自動で行える
ようにしたので、製造ばらつき、温度変化、電圧変動に
関係なく、最適なデューティが得られるという効果が発
生する。
【図１】本発明の一実施例を示す回路ブロック構成図で
ある。
ある。
【図２】図１に示した半導体集積回路におけるデューテ
ィ補正回路の一実施例の各部におけるタイミングチャー
トである。
ィ補正回路の一実施例の各部におけるタイミングチャー
トである。
１…Ｄタイプフリップフロップ（Ｄ−ＦＦ）２…ｎ個の
遅延ゲート ３…セレクタ ４…ＡＮＤ回路 ５…インバータ ６…Ｄタイプフリップフロップ（Ｄ−ＦＦ）７…カウン
タ ８…カウンタ ９…セレクタ １０…ＥＸ−ＯＲ回路
遅延ゲート ３…セレクタ ４…ＡＮＤ回路 ５…インバータ ６…Ｄタイプフリップフロップ（Ｄ−ＦＦ）７…カウン
タ ８…カウンタ ９…セレクタ １０…ＥＸ−ＯＲ回路
Claims (1)
- 【請求項１】 入力信号を２分周する分周回路と、前
記分周回路の出力をｎ（ｎは正の整数）個の同一遅延を
もつ遅延ゲートにより順次遅延させる遅延回路と、前記
遅延回路のｎ個の遅延ゲートの各出力を前記分周回路の
出力と順次比較することにより前記分周回路の出力と位
相が５０％遅れている前記遅延回路の遅延ゲートの個数
を検出する位相検出回路と、前記位相検出回路により検
出された遅延ゲートの個数の半分の遅延ゲートの個数を
持つ遅延ゲートの出力を出力とするセレクタ回路と、前
記セレクタ回路の出力と前記分周回路の出力を入力とす
る排他的論理和ゲートを備えることを特徴とする半導体
集積回路におけるデューティ補正回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3140373A JPH04364603A (ja) | 1991-06-12 | 1991-06-12 | 半導体集積回路におけるデューティ補正回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3140373A JPH04364603A (ja) | 1991-06-12 | 1991-06-12 | 半導体集積回路におけるデューティ補正回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04364603A true JPH04364603A (ja) | 1992-12-17 |
Family
ID=15267319
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3140373A Pending JPH04364603A (ja) | 1991-06-12 | 1991-06-12 | 半導体集積回路におけるデューティ補正回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04364603A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7078949B2 (en) | 2003-01-10 | 2006-07-18 | Hynix Semiconductor Inc. | Analog delay locked loop having duty cycle correction circuit |
| US7142028B2 (en) | 2004-02-23 | 2006-11-28 | Hynix Semiconductor Inc. | Clock duty ratio correction circuit |
-
1991
- 1991-06-12 JP JP3140373A patent/JPH04364603A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7078949B2 (en) | 2003-01-10 | 2006-07-18 | Hynix Semiconductor Inc. | Analog delay locked loop having duty cycle correction circuit |
| US7142028B2 (en) | 2004-02-23 | 2006-11-28 | Hynix Semiconductor Inc. | Clock duty ratio correction circuit |
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