CN111492584B - 用于提供分频时钟的设备及方法 - Google Patents

用于提供分频时钟的设备及方法 Download PDF

Info

Publication number
CN111492584B
CN111492584B CN201880081563.4A CN201880081563A CN111492584B CN 111492584 B CN111492584 B CN 111492584B CN 201880081563 A CN201880081563 A CN 201880081563A CN 111492584 B CN111492584 B CN 111492584B
Authority
CN
China
Prior art keywords
clock
divided
input
output
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201880081563.4A
Other languages
English (en)
Other versions
CN111492584A (zh
Inventor
佐藤康夫
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of CN111492584A publication Critical patent/CN111492584A/zh
Application granted granted Critical
Publication of CN111492584B publication Critical patent/CN111492584B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/14—Details of the phase-locked loop for assuring constant frequency when supply or correction voltages fail or are interrupted
    • H03L7/143—Details of the phase-locked loop for assuring constant frequency when supply or correction voltages fail or are interrupted by switching the reference signal of the phase-locked loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern
    • H03K5/1565—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern the output pulses having a constant duty cycle
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L5/00—Arrangements affording multiple use of the transmission path
    • H04L5/22—Arrangements affording multiple use of the transmission path using time-division multiplexing
    • H04L5/26—Arrangements affording multiple use of the transmission path using time-division multiplexing combined with the use of different frequencies
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/04—Speed or phase control by synchronisation signals

Landscapes

  • Engineering & Computer Science (AREA)
  • Signal Processing (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Manipulation Of Pulses (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

描述用于提供分频时钟的设备及方法。实例设备包含第一电路，其经配置以至少部分地响应于第一输入时钟而提供第一中间时钟，所述第一中间时钟的频率低于所述第一输入时钟的频率，并且所述设备进一步包含第二电路，其经配置以至少部分地响应于第二输入时钟而提供第二中间时钟及第三中间时钟，所述第二中间时钟与所述第三中间时钟互补并且所述第二中间时钟的频率低于所述第二输入时钟的频率。所述设备进一步包含第三电路，其经配置至少部分地响应于所述第一及第二中间时钟而选择及提供所述第二及第三中间时钟中的一者作为输出时钟。

Description

用于提供分频时钟的设备及方法
背景技术
周期性数字信号通常用于例如存储器装置的各种电子装置中。最常见的周期性数字信号可能是时钟，所述时钟通常用于建立数字信号的时序或对数字信号执行操作的时序。举例来说，数据信号通常与时钟或数据选通同步地耦合到存储器装置及从存储器装置耦合。
包含在电子装置中的时钟电路提供用于对各种操作进行定时的内部时钟。内部时钟可基于提供给电子装置的外部时钟。实例时钟电路可包含延迟锁定环路(DLL)。典型DLL使用包含大量延迟级的延迟线。参考时钟施加到延迟线并通过延迟线传播到输出延迟时钟的最终延迟级。延迟时钟的相位与参考时钟的相位相比较以产生相位误差信号。相位误差信号用于调整由延迟线中的延迟级提供的延迟，直到延迟时钟的相位被锁定到参考时钟的相位。当出现此情况时，DLL被视为已获得锁定条件。随后可以将延迟时钟提供给电子装置的其它电路以进行定时操作。
随着电子装置的操作速度增加，以这些较高速度操作电子装置所需的时钟信号的频率也增加。这些较高时钟速度遇到的一个难度是DLL的电路难以确定延迟时钟与参考时钟之间的相位关系以调整延迟。
缓解此问题的方法是对较高频率时钟进行分频，以产生具有与更高频率时钟的时钟转换一致的时钟转换的较低频率时钟。然而，包含在DLL中的典型时钟分频器电路提供与较高频率时钟具有不可预测的相位关系的分频时钟，这可能导致DLL达到锁定条件的所需时间长于预期时间。因此，可能需要具有用于时钟分频器电路及DLL的替代设计。
发明内容
描述用于提供分频时钟的设备及方法。在本公开的方面中，设备包含第一电路、第二电路及第三电路。所述第一电路经配置以至少部分地响应于第一输入时钟而提供第一中间时钟，所述第一中间时钟的频率低于所述第一输入时钟的频率。所述第二电路经配置以至少部分地响应于第二输入时钟而提供第二中间时钟及第三中间时钟，所述第二中间时钟与所述第三中间时钟互补并且所述第二中间时钟的频率低于所述第二输入时钟的频率。所述第三电路经配置以至少部分地响应于第一及第二中间时钟而选择及提供所述第二及第三中间时钟中的一者作为输出时钟。
在本公开的另一方面中，设备包含时钟分频器电路，其经配置以接收第一输入时钟及至少部分地响应于所述第一输入时钟而提供第一输出时钟。所述第一输出时钟具有低于所述第一输入时钟的频率。所述时钟分频器电路进一步经配置以接收第二输入时钟及至少部分地响应于所述第二输入时钟而提供第二输出时钟。所述第二输出时钟具有低于所述第二输入时钟的频率。所述第二输出时钟选自至少部分地响应于所述第二输入时钟而提供的第一及第二分频时钟。
在本公开的另一方面中，方法包含对第一时钟的时钟频率进行分频以提供第一分频时钟及提供所述第一分频时钟作为第一输出时钟，并且包含对第二时钟的时钟频率进行分频以提供第二分频时钟及提供与所述第二分频时钟互补的第三分频时钟。至少部分地响应于所述第一时钟与所述第二时钟之间的第一相位关系而选择将所述第二分频时钟提供为第二输出时钟，并且至少部分地响应于所述第一时钟与所述第二时钟之间的第二相位关系而选择将所述第三分频时钟提供为所述第二输出时钟。提供所述第二输出时钟。
附图说明
图1是根据本公开的实施例的延迟锁定环路(DLL)的框图。
图2是在图1的DLL的操作期间的各种时钟的时序图。
图3是根据本公开的实施例的时钟分频器电路的框图。
图4A及4B是根据本公开的实施例的在图3的时钟分频器电路的操作期间各种时钟及相位差信号的时序图。
图5是根据本公开的实施例的时钟分频器电路的示意图。
具体实施方式
下文阐述某些细节以提供对本公开的实例的充分理解。然而，本领域技术人员将明白，可在没有这些具体细节的情况下实践本公开的实例。此外，本文中所描述的本公开的特定实例不应解释为将本公开的范围限于这些特定实例。在其它情况下，尚未详细展示众所周知的电路、控制信号、时序协议及软件操作，以免不必要地混淆本公开的实施例。另外，术语例如“耦合(couples、coupled)”意指两个组件可直接或间接电耦合。间接耦合可暗指两个组件通过一或多个中间组件耦合。
图1是根据本公开的实施例的延迟锁定环路(DLL)100的框图。DLL 100接收输入时钟ICLK及响应于ICLK时钟而提供输出时钟LCLK。LCLK时钟具有相对于ICLK时钟的延迟并且LCLK时钟与ICLK时钟同步。
DLL 100包含设置有ICLK时钟作为参考时钟Ref的时钟分频器电路110。当启用时，时钟分频器电路110提供分频时钟RefDiv，其时钟频率小于Ref时钟(即，ICLK时钟)的时钟频率。举例来说，时钟分频器电路110可将ICLK时钟的时钟频率分成两半，以提供时钟频率为ICLK时钟的时钟频率一半的RefDiv时钟。当例如将由DLL 100提供有效LCLK时钟时，时钟分频器电路110可由控制器电路(未展示)启用。
还将ICLK时钟提供给占空比调整器(DCA)电路120。DCA电路120调整ICLK时钟的占空比以提供经占空比校正的时钟DCCLK。举例来说，可对DCCK时钟进行占空比校正以具有50％占空比。将DCCLK时钟提供给延迟调整电路130。在不需要占空比校正的应用中，可省略DCA电路120并且可将ICLK时钟提供给延迟调整电路130，而无需占空比校正。
延迟调整电路130可包含可调整延迟电路及延迟控制电路，以将延迟添加到DCCLK时钟以提供LCLK时钟。将LCLK时钟提供给复制电路140，所述复制电路将延迟添加到LCLK时钟以提供反馈时钟Fb。复制电路140向LCLK时钟提供延迟，所述延迟对ICLK及LCLK时钟的时钟路径中的传播延迟进行建模。传播延迟可由传播通过时钟路径中的各种电路的ICLK及LCLK时钟产生。将Fb时钟提供给时钟分频器电路110，所述时钟分频器电路对Fb时钟的时钟频率进行分频以提供具有低于Fb时钟的时钟频率的分频时钟FbDiv。举例来说，如同RefDiv时钟的前述实例，时钟分频器电路110可提供具有Fb时钟的时钟频率一半的FbDiv时钟。
将RefDiv及FbDiv时钟提供给相位检测器150，所述相位检测器相对于彼此比较RefDiv及FbDiv时钟的相位并提供具有指示RefDiv及FbDiv时钟之间的相位关系的值的相位差信号PD。举例来说，当RefDiv时钟领先于FbDiv时钟时，PD信号可具有第一逻辑电平，并且当RefDiv时钟落后于FbDiv时钟时，PD信号可具有第二逻辑电平。将PD信号提供给延迟调整电路130。延迟调整电路130的延迟控制电路可使用PD信号来确定如何调整延迟调整电路130的可调整延迟电路。改变延迟调整电路130的可调整延迟电路的延迟会相对于DCCLK时钟改变LCLK时钟的时序，这又会改变RefDiv及FbDiv时钟的相对相位。通常，延迟调整电路130的可调整延迟电路包含若干延迟单元，其中每个延迟单元在激活时增加增量延迟。可通过启用或停用延迟单元由延迟控制电路递增地改变延迟。调整可调整延迟，直到RefDiv及FbDiv时钟同相，此时DLL被视为锁定。当获得锁定条件时，延迟控制电路停止调整延迟调整电路的可调整延迟。
减小Ref及Fb时钟的时钟频率以提供RefDiv及FbDiv时钟(例如，具有Ref及Fb时钟的时钟频率的一半)在检测参考及反馈时钟的相位时为相位检测器150提供更大性能裕量。通过减缓Ref及Fb时钟以提供RefDiv及FbDiv时钟，当提供PD信号时，相位检测器150有效地具有更多时间来比较及准确地确定参考及反馈时钟之间的相位关系。
然而，如果时钟分频器110经配置以仅将Ref及Fb时钟中的每一者作为常规时钟分频器电路进行分频，则DLL 100可能容易受过长锁定情形的影响。也就是说，在一些情况下，由于由时钟分频器电路110提供的FbDiv时钟相对于RefDiv时钟的不可预测相位，因此DLL100可能需要大量时间来获得锁定条件。
图2是在图1的DLL 100的操作期间将常规时钟分频器电路用于时钟分频器电路110的各种时钟的时序图。在描述先前提及的DLL 100的长锁定情形时将参考图2。图2说明提供给时钟分频器电路110的Ref及Fb时钟，并且进一步展示由分频器电路110提供的分频时钟RefDiv及FbDiv。针对FbDiv时钟，即FbDiv(1)及FbDiv(2)展示常规时钟分频器电路的两种情况。FbDiv(1)时钟及FbDiv(2)时钟互补。由常规时钟分频器电路提供的FbDiv时钟的相位不可预测，并且可具有FbDiv(1)时钟或FbDiv(2)时钟的相位。
如图2中所示，当启用时钟分频器电路110时，例如在时间T0处，时钟分频器电路110提供具有Ref及Fb时钟的时钟频率一半的RefDiv及FbDiv时钟。在启用时钟分频器电路110之后，由时钟分频器电路110接收的第一上升时钟边沿是Ref时钟的上升时钟边沿210，这引起RefDiv时钟的上升时钟边沿212。类似地，在Ref时钟之后接收到的Fb时钟的上升时钟边沿220引起FbDiv(1)时钟的上升时钟边沿222。所得RefDiv时钟领先于所得FbDiv(1)时钟，如图2中所示。将RefDiv及FbDiv时钟提供给相位检测器150，所述相位检测器提供指示RefDiv及FbDiv时钟之间的相位关系的PD信号。基于PD信号，延迟调整电路130的延迟控制电路调整延迟DCCLK，以改变Ref时钟(DCCLK基于其)及Fb时钟(基于由延迟调整电路130提供的LCLK时钟)的相位关系。反复地执行递增地调整延迟调整电路130的延迟及确定RefDiv及FbDiv时钟之间的相位关系以提供PD信号的过程，直到RefDiv及FbDiv时钟的上升边沿212及222对准，这导致Ref及Fb时钟同步。参考FbDiv(1)时钟的实例，RefDiv及FbDiv(1)时钟的时钟边沿可相对快速地对准，以便使Ref及Fb时钟同步并且使DLL 100获得锁定条件。
相反，如果在时间T1处而非在时间T0处启用时钟分频器电路110，则产生长锁定情形的条件。当由时钟分频器电路110接收的第一上升时钟边沿是Fb时钟的上升时钟边沿230时，启用时钟分频器电路110。在上升时钟边沿230之后的时间处，时钟分频器电路110接收Ref时钟的上升时钟边沿240。由时钟分频器电路110提供的FbDiv(2)时钟的所得上升边沿232领先于RefDiv时钟的所得上升边沿242大量时间(即，上升边沿232及242之间的时间差)。为了对准RefDiv及FbDiv(2)时钟的上升时钟边沿，将需要多次递增地调整延迟调整电路130的延迟，直到添加足够延迟以对准RefDiv及FbDiv(2)时钟的上升时钟边沿。由于为了使Ref及Fb时钟同步进行的重复延迟调整而引起的冗长时间会导致DLL 100的长锁定情形。
如通过参考图2描述的FbDiv(1)及FbDiv(2)的两种情况所说明，第二种情况导致不合需要的长锁定情形。
图3是根据本公开的实施例的时钟分频器电路300的框图。根据本公开的实施例，时钟分频器电路300可包含在DLL 100的时钟分频器电路110，而不是常规的时钟分频器电路中以提供DLL。
时钟分频器电路300包含分频器电路310，所述分频器电路接收参考时钟Ref时钟并且当由有效启用信号启用时，提供具有Ref时钟的时钟频率一半的分频时钟RefDiv。时钟分频器电路300进一步包含分频器电路320，所述分频器电路接收反馈时钟Fb并且当由有效启用信号启用时，提供分频时钟FbDiv-a及分频时钟FbDiv-b，两者具有Fb时钟的时钟频率的一半。FbDiv-b时钟与FbDiv-a时钟互补。
延迟电路330设置有来自分频器电路310的Ref时钟及RefDiv时钟。延迟电路330提供延迟时钟RefDiv-h。RefDiv-h时钟相对于RefDiv时钟具有Ref时钟的时钟循环一半的延迟。将RefDiv-h时钟提供给相位检测器340，所述相位检测器比较RefDiv-h时钟及FbDiv-a时钟的相位。相位检测器340提供具有指示RefDiv-h时钟及FbDiv-a时钟的相位关系的值的相位差信号PD-o。举例来说，PD-o信号在RefDiv-h时钟落后于FbDiv-a时钟时具有逻辑“0”值(例如，低逻辑电平)及在RefDiv-h时钟领先于FbDiv-a时钟时具有逻辑“1”值(例如，高逻辑电平)。在本公开的一些实施例中，延迟电路330可包含有相位检测器340。延迟电路330可为单独电路，或在本公开的其它实施例中包含有另一电路。
多路复用器350从分频器电路320接收FbDiv-a及FbDiv-b时钟并且基于PD-o信号提供FbDiv-a及FbDiv-b时钟中的一者作为分频时钟FbDiv。
通过比较RefDiv-h时钟及FbDiv-a时钟的相位，相位检测器340可有效地比较Ref时钟与Fb时钟的相位。举例来说，当Ref时钟领先于Fb时钟少于Ref时钟的时钟循环一半(例如，Ref时钟的下降时钟边沿落后于Fb时钟的上升时钟边沿)时，RefDiv-h时钟落后于FbDiv-a时钟(例如，RefDiv-h时钟的上升时钟边沿落后于FbDiv-a时钟的上升时钟边沿)，并且当Ref时钟领先于Fb时钟多于Ref时钟的时钟循环一半(例如，Ref时钟的下降时钟边沿领先于Fb时钟的上升时钟边沿)时，RefDiv-h时钟领先于FbDiv-a时钟(例如，RefDiv-h时钟的上升时钟边沿领先于FbDiv-a时钟的上升时钟边沿)。因此，相位检测器340在Ref时钟领先于Fb时钟少于Ref时钟的时钟循环一半(例如，Ref时钟的下降时钟边沿落后于Fb时钟的上升时钟边沿)时提供低逻辑电平PD-o信号，并且当Ref时钟领先于Fb时钟多于Ref时钟的时钟循环一半(例如，Ref时钟的下降时钟边沿领先于Fb时钟的上升时钟边沿)时提供高逻辑电平PD-o信号。
图4A及4B是根据本公开的实施例的在时钟分频器电路300的操作期间各种时钟及PD-o信号的时序图。图4A说明在Ref时钟处于高时钟级(例如，Ref时钟的下降时钟边沿落后于Fb时钟的上升时钟边沿)时出现Fb时钟的上升时钟边沿时，当分频器电路310及320由有效启用信号启用时各种时钟及PD-o信号的时序。图4B说明在Ref时钟处于低时钟级(例如，Ref时钟的下降时钟边沿领先于Fb时钟的上升时钟边沿)时出现Fb时钟的上升边沿时，当分频器电路310及320由有效启用信号启用时各种时钟及PD-o信号的时序。
参考图4A，当启用分频器电路310及320时，分频器电路310提供具有参考时钟的时钟频率一半的RefDiv时钟，并且分频器电路320提供具有Fb时钟的时钟频率一半的FbDiv-a及FbDiv-b。同相FbDiv-a时钟的上升边沿412对应于Fb时钟的上升边沿410，并且互补FbDiv-b时钟的下降边沿414对应于Fb时钟的上升边沿410。
如图4A中所示，RefDiv时钟通过时钟延迟电路330延迟Ref时钟的时钟周期一半以提供RefDiv-h时钟。因此，RefDiv-h时钟落后于FbDiv-a时钟，从而导致相位检测器340提供低逻辑电平PD-o信号。RefDiv-h时钟落后于FbDiv-a时钟表示Ref时钟的下降时钟边沿落后于Fb时钟的上升时钟边沿(及Ref时钟领先于Fb时钟少于Ref时钟的时钟循环一半)的情况。多路复用器电路350由低逻辑电平PD-o信号控制以提供FbDiv-a时钟作为FbDiv时钟。FbDiv-a时钟落后于RefDiv时钟一定量，所述量可通过相对彼此改变FbDiv及RefDiv时钟的时序来快速地调整。举例来说，在时钟分频器电路300包含在时钟分频器电路110，而不是常规的时钟分频器电路中的本公开的实施例中，可将RefDiv及FbDiv时钟提供给DLL 100的相位检测器150以提供用于调整延迟调整电路130的延迟以改变DCCLK时钟的时序的PD信号。当DCCLK时钟的时序改变时，所得LCLK时钟及Fb时钟的时序也会改变，直到RefDiv及FbDiv时钟同步。当这种情况发生时，Ref及Fb时钟也同步并且DLL 100获得锁定条件。
相比于图4A的实例，图4B的实例展示RefDiv-h时钟领先于FbDiv-a时钟。如先前相对于图4B所描述，在Ref时钟具有高时钟级时出现Fb时钟的上升时钟边沿410时，由有效启用信号启用时钟分频器310及320，这导致在实例中RefDiv-h时钟领先于FbDiv-a时钟。RefDiv-h时钟领先于FbDiv-a时钟表示Ref时钟的下降时钟边沿领先于Fb时钟的上升时钟边沿(及Ref时钟领先于Fb时钟多于Ref时钟的时钟循环一半)的情况。领先的RefDiv-h时钟导致相位检测器340将高逻辑电平PD-o信号提供到多路复用器350，所述多路复用器由于高逻辑电平PD-o信号而提供FbDiv-b时钟作为FbDiv时钟。FbDiv时钟领先于RefDiv时钟一定量，所述量可通过相对彼此改变FbDiv及RefDiv时钟的时序来快速地调整。如先前所描述，参考时钟分频器电路300包含在时钟分频器电路110，而不是常规的时钟分频器电路中的本公开的实施例，延迟调整电路130由相位检测器150所提供的PD信号控制以改变DCCLK时钟的时序，直到Ref及Fb时钟同步及DLL 100获得锁定条件。
图4A及4B的实例说明通过例如在例如DLL的时钟电路中使用时钟分频器电路300提供的优点。时钟分频器电路300提供具有较低时钟频率(例如，输入时钟的时钟频率的一半)的时钟，这可能导致相位检测器在基于参考时钟检测参考时钟及反馈时钟的相对相位时的更大裕量。如先前所描述，常规时钟分频器电路提供可具有引起长锁定情形的不可预测相位关系的分频时钟。然而，相比于常规时钟分频器电路，时钟分频器电路300基于参考及反馈时钟(可由基于参考及反馈时钟的时钟表示)之间的相位关系提供两个反馈时钟中的一者。在本公开的一些实施例中，参考及反馈时钟可由基于参考时钟的时钟(例如，RefDiv-h时钟)及两个反馈时钟中的一者(例如，FbDiv-a时钟)表示。选定反馈时钟可减小长锁定情形的可能性。
图5是根据本公开的实施例的时钟分频器电路500的示意图。根据本公开的实施例，时钟分频器电路500可包含在DLL 100的时钟分频器电路110，而不是常规的时钟分频器电路中以提供DLL。
时钟分频器电路500包含分相器电路510及512。分相器电路510接收参考时钟Ref并且提供互补参考时钟RefT及RefF。RefT及RefF时钟具有与Ref时钟相同的时钟频率。分相器电路512接收反馈时钟Fb并且提供互补参考时钟FbT及FbF。FbT及FbF时钟具有与Fb时钟相同的时钟频率。在本公开的一些实施例中，分相器电路510及512包含具有两个串联耦合的反相器电路的第一时钟路径及包含具有三个串联耦合的反相器电路的第二时钟路径。分相器电路510及512可包含在本公开的其它实施例中的替代电路。时钟分频器电路500进一步包含分频器电路520及522。分频器电路520从分相器510接收RefT及RefF时钟并且提供互补的分频时钟RefQ及RefQF。分频器电路522从分相器512接收FbT及FbF时钟并且提供互补的分频时钟FbQ及FbQF。分频时钟RefQ及RefQF，及FbQ及FbQF的时钟频率分别为Ref及Fb时钟的时钟频率的一半。分频器电路520及522可通过有效复位信号Rf复位。
将RefQF时钟提供给延迟电路530，所述延迟电路在通过提供延迟RefQF时钟RefL的串联耦合的反相器电路540及541提供为RefDiv-h时钟之前，将RefQF时钟延迟Ref时钟的时钟周期的一半。延迟电路530可实施为由分相器510所提供的RefT及RefF时钟锁定的D锁存器530，如在图5的实施例中所示。可按照D锁存器530的步调使用D触发器(DFF)。延迟电路530可通过有效复位信号Rf置位或复位。在不脱离本公开的范围的情况下，可在其它实施例中使用不同类型的延迟电路。
RefQ时钟通过串联耦合的反相器电路542及543提供到输出电路560作为RefQO时钟。输出电路560包含串联耦合的逻辑门562及564，RefQO时钟通过所述逻辑门传播以提供分频时钟RefDiv。RefDiv时钟的时钟频率为Ref时钟的时钟频率的一半。如图5中所示，在本公开的一些实施例中，逻辑门562及564可为具有耦合到电源电压(例如，VDD)的输入的串联耦合的NAND逻辑门。在不脱离本公开的范围的情况下，在其它实施例中可使用其它类型的逻辑门及配置。
FbQ时钟通过串联耦合的反相器550及551提供以提供输出时钟FbQO，并且FbQF时钟通过串联耦合的反相器552及553提供以提供输出时钟FbQFO。将FbQO及FbQFO时钟提供给多路复用器电路570。多路复用器电路570包含逻辑门572、574及576，及反相器电路573及575。在第一输入处向逻辑门572提供FbQO时钟并且在第二输入处向逻辑门572提供来自反相器电路573的输出。在第一输入处向逻辑门574提供FbQFO时钟并且在第二输入处向逻辑门574提供来自反相器575的输出。向逻辑门576提供逻辑门572及574的输出，并且逻辑门576提供分频时钟FbDiv。当反相器电路573的输出是高逻辑电平(例如，逻辑“1”)时，复用器电路570将FbQO时钟提供为FbDiv时钟，并且当反相器电路573的输出是低逻辑电平(例如，逻辑“0”)时，多路复用器电路570将FbQFO时钟提供为FbDiv时钟。
相位检测器580将相位差信号PD-o提供到反相器电路573以控制多路复用器570，以提供FbQO或FbQFO时钟作为FbDiv时钟。由相位检测器580提供的PD-o信号具有基于RefDiv-h时钟与FbQ时钟之间的相位关系的值(例如，逻辑电平)。将RefDiv-h时钟提供给相位检测器580作为RefL时钟，并且通过串联耦合的反相器550及554将FbQ时钟提供给相位检测器580作为FbL时钟。相位检测器580比较RefL及FbL时钟以确定RefL及FbL时钟之间的相位关系。相位检测器580提供具有指示RefL及FbL时钟之间的相位关系的值的PD-o信号。举例来说，当RefL时钟落后于FbL时钟时，相位检测器580提供具有低逻辑电平的PD-o信号，并且相反地，当RefL时钟领先于FbL时钟时，相位检测器580提供具有高逻辑电平的PD-o信号。
在操作中，当RefL时钟落后于FbL时钟(例如，PD-o信号是低逻辑电平)时，多路复用器570提供FbQO时钟作为FbDiv时钟。当RefL时钟领先于FbL时钟(例如，PD-o信号是高逻辑电平)时，多路复用器570提供FbQFO时钟作为FbDiv时钟。
当提供为FbDiv时钟时，FbQO及FbQFO时钟包含多路复用器570的传播延迟。多路复用器570的传播延迟与提供RefQO时钟作为RefDiv时钟的输出电路560的传播延迟匹配。因此，当分别提供为RefDiv及FbDiv时钟时，保持RefQO及FbQO/FbQFO时钟的相对相位。通过包含串联耦合的反相器电路542及543、550及551，及552及553，当提供RefQ时钟作为RefQO时钟时、当提供FbQ时钟作为FbQO时钟时，及当提供FbQF时钟作为FbQFO时钟时的传播延迟匹配。因此，当分别提供为RefQO、FbQO及FbQFO时钟时，保持RefQ、FbQ及FbQF时钟的相对相位。
在本公开的一些实施例中，时钟分频器电路500可包含虚拟电路，所述虚拟电路用于平衡提供先前所描述的时钟中的一或多者的其它电路的负载(例如，电容、电阻等)。平衡负载可有助于保持Ref/RefDiv时钟路径(例如，接收Ref时钟与提供RefDiv时钟之间的电路及门)的时钟与Fb/FbDiv时钟路径(例如，接收Fb时钟与提供FbDiv时钟之间的电路及门)的时钟的相位关系。
举例来说，图5展示包含平衡由延迟电路530引起的负载的虚拟电路D530的时钟分频器电路500的实施例。平衡负载可有助于保持RefT/RefF时钟与FbT/FbF时钟的相对相位。在本公开的一些实施例中，虚拟电路D530可包含与延迟电路530中包含的电路相同的电路，以模仿延迟电路530的负载。图5的时钟分频器电路500展示为还包含平衡由反相器电路554引起的负载的虚拟电路D541、D543及D554。当提供RefQO、FbQO、FbQFO、RefL及FbL时钟时，平衡负载可有助于保持RefQ、FbQ及FbQF时钟的相对相位。
尽管时钟分频器电路500的实施例在图5中展示为包含先前所描述的匹配电路及虚拟电路，但是本公开的其它实施例可包含先前所描述的虚拟及匹配电路的不同组合，并且在不脱离本公开的范围的情况下还可包含用于平衡负载及匹配传播延迟的附加及/或替代虚拟电路。前述虚拟及匹配电路已借助于实例描述且并不意图将本公开的范围限于图5中所示的具体实施例。
时钟分频器电路500提供具有较低时钟频率(例如，输入时钟的时钟频率的一半)的时钟，这可能导致DLL的相位检测器在基于参考时钟检测参考时钟及反馈时钟的相对相位时的更大裕量。如先前所描述，常规时钟分频器电路提供可具有引起长锁定情形的不可预测相位关系的分频时钟。然而，相比于常规时钟分频器电路，时钟分频器电路500基于参考及反馈时钟之间的相位关系(可由基于参考及反馈时钟的时钟表示)提供两个反馈时钟中的一者。在本公开的一些实施例中，参考及反馈时钟可由基于参考时钟的时钟(例如，RefL时钟)及两个反馈时钟中的一者(例如，FbL时钟)表示。选定反馈时钟可减小长锁定情形的可能性。
从前述内容应了解，尽管本文中已出于说明的目的描述了本公开的特定实施例，但可在不脱离本公开的精神及范围的情况下进行各种修改。因此，范围公开不应受到本文中描述的具体实施例中的任一者限制。

Claims (19)

1.一种用于提供分频时钟的设备，其包括：
第一电路，其经配置以至少部分地响应于第一输入时钟而提供第一中间时钟，所述第一中间时钟的频率低于所述第一输入时钟的频率；
第二电路，其经配置以至少部分地响应于第二输入时钟而提供第二中间时钟及第三中间时钟，所述第二中间时钟与所述第三中间时钟互补并且所述第二中间时钟的频率低于所述第二输入时钟的频率；及
第三电路，其经配置以接收所述第二中间时钟和所述第三中间时钟，至少部分地基于延迟的第一中间时钟与所述第二中间时钟之间的比较来接收启用信号，响应于所述启用信号而选择由所述第三电路接收的所述第二中间时钟和所述第三中间时钟中的一者作为输出时钟，以及提供所述输出时钟。
2.根据权利要求1所述的设备，进一步包括：
延迟电路，其经配置以延迟所述第一中间时钟以产生所述延迟的第一中间时钟，及
相位检测器，其经配置以比较所述延迟的第一中间时钟及所述第二中间时钟的相位。
3.根据权利要求2所述的设备，
其中所述第一中间时钟的频率为所述第一输入时钟的频率的一半；
其中所述第二中间时钟和所述第三中间时钟中的每一者的频率是所述第二输入时钟的频率的一半；及
其中所述延迟电路经配置以将所述第一中间时钟延迟所述第一输入时钟的一半时钟，以产生所述延迟的第一中间时钟。
4.根据权利要求2所述的设备，其中所述相位检测器进一步经配置以提供具有指示所述延迟的第一中间时钟与所述第二中间时钟之间的相位关系的值的输出，以控制所述第二中间时钟和所述第三中间时钟中的一者的选择。
5.根据权利要求1所述的设备，进一步包括延迟电路，所述延迟电路包括由基于所述第一输入时钟的互补时钟锁定的D锁存器及D触发器中的至少一者。
6.根据权利要求1所述的设备，其进一步包括：
第一分相器，其经耦合以接收所述第一输入时钟并且至少部分地响应于所述第一输入时钟而提供第一互补输入时钟；及
第二分相器，其经耦合以接收所述第二输入时钟并且至少部分地响应于所述第二输入时钟而提供第二互补时钟。
7.一种用于提供分频时钟的设备，其包括：
时钟分频器电路，其经配置以接收第一输入时钟并且至少部分地响应于所述第一输入时钟而提供第一分频时钟作为第一输出时钟，所述第一输出时钟具有低于所述第一输入时钟的频率，所述时钟分频器电路进一步经配置以接收第二输入时钟并且至少部分地响应于所述第二输入时钟而提供第二输出时钟，所述第二输出时钟具有低于所述第二输入时钟的频率，
其中至少部分地基于延迟的第一分频时钟和第二分频时钟之间的比较来选择所述第二输出时钟，以及
其中所述第二输出时钟选自至少部分地响应于所述第二输入时钟而提供的所述第二分频时钟和第三分频时钟。
8.根据权利要求7所述的设备，其进一步包括：
相位检测器，其经耦合以接收所述第一输出时钟及所述第二输出时钟，并且经配置以比较所述第一输出时钟及第二输出时钟的相位并且提供具有指示所述第一输出时钟及所述第二输出时钟的所述相位的值的相位差信号；
延迟调整电路，其经耦合以接收所述相位差信号及所述第一输入时钟，并且经配置以至少部分地基于所述相位差信号而延迟所述第一输入时钟以提供同步输出时钟；及
复制电路，其经耦合以接收所述同步输出时钟，并且经配置以延迟所述同步输出时钟以将所述第二输入时钟提供到所述时钟分频器电路。
9.根据权利要求8所述的设备，其进一步包括：
占空比调整器电路，其经耦合以接收所述第一输入时钟并且经配置以校正所述第一输入时钟的占空比并将经占空比校正的第一输入时钟提供到所述延迟调整电路。
10.根据权利要求7所述的设备，其中所述时钟分频器电路包含：
第一分频器电路，其经耦合以接收所述第一输入时钟并且经配置以提供具有低于所述第一输入时钟的时钟频率的第一分频时钟；及
第二分频器电路，其经耦合以接收所述第二输入时钟并且经配置以提供所述第二分频时钟及所述第三分频时钟，其中所述第二及第三分频时钟互补并且具有低于所述第二输入时钟的时钟频率。
11.根据权利要求10所述的设备，其中所述时钟分频器电路进一步包含延迟电路，其耦合到所述第一分频器电路以接收所述第一分频时钟并且经配置以将所述第一分频时钟延迟所述第一输入时钟的时钟周期一半以提供所述延迟的第一分频时钟。
12.根据权利要求11所述的设备，其中所述时钟分频器电路进一步包含虚拟电路，其耦合到所述第二分频器电路并且经配置以平衡所述延迟电路的负载。
13.根据权利要求7所述的设备，其中所述时钟分频器电路进一步包含：
输出电路，其经耦合以接收所述第一分频时钟并且提供所述第一输出时钟；及
多路复用器，经配置以提供所述第二输出时钟，且
其中所述输出电路包含与经配置以提供所述第二输出时钟的所述多路复用器的传播延迟匹配的传播延迟。
14.根据权利要求7所述的设备，其中所述时钟分频器电路包含：
第一分频器电路，其经耦合以接收所述第一输入时钟并且经配置以提供具有低于所述第一输入时钟的时钟频率的所述第一分频时钟；
第二分频器电路，其经耦合以接收所述第二输入时钟并且经配置以提供所述第二分频时钟及所述第三分频时钟，其中所述第二及第三分频时钟互补并且具有低于所述第二输入时钟的时钟频率；及
多路复用器，其经耦合以接收所述第二及第三分频时钟并且经配置以至少部分地响应于所述第一输入时钟的下降时钟边沿落后于所述第二输入时钟的上升时钟边沿而提供所述第二分频时钟作为所述第二输出时钟，及至少部分地响应于所述第一输入时钟的下降时钟边沿领先于所述第二输入时钟的上升时钟边沿而提供所述第三分频时钟作为所述第二输出时钟。
15.一种用于提供分频时钟的方法，其包括：
对第一时钟的时钟频率进行分频以提供第一分频时钟；
提供所述第一分频时钟作为第一输出时钟；
对第二时钟的时钟频率进行分频以提供第二分频时钟；
提供具有匹配的传播延迟的所述第二分频时钟和第三分频时钟，所述第三分频时钟与所述第二分频时钟互补；
至少部分地响应于所述第一时钟与所述第二时钟之间的第一相位关系而选择将所述第二分频时钟提供为第二输出时钟；
至少部分地响应于所述第一时钟与所述第二时钟之间的第二相位关系而选择将所述第三分频时钟提供为所述第二输出时钟；及
提供所述第二输出时钟。
16.根据权利要求15所述的方法，其中对所述第一时钟的所述时钟频率进行分频以提供第一分频时钟包含：对所述第一时钟的所述时钟频率进行分频一半以提供具有所述第一时钟的所述时钟频率一半的所述第一分频时钟。
17.根据权利要求15所述的方法，其进一步包括：
将所述第一分频时钟延迟所述第一分频时钟的时钟周期一半以提供延迟的第一分频时钟；
比较所述延迟的第一分频时钟与所述第二分频时钟的相对相位；
至少部分地响应于所述延迟的第一分频时钟落后于所述第二分频时钟而提供具有第一值的选择信号；
至少部分地响应于所述延迟的第一分频时钟领先于所述第二分频时钟而提供具有第二值的所述选择信号；及
基于所述选择信号的所述值而在所述第二及第三分频时钟之间选择。
18.根据权利要求15所述的方法，其中所述第一相位关系包含所述第一时钟的下降时钟边沿落后于所述第二时钟的上升时钟边沿，并且其中所述第二相位关系包含所述第一时钟的下降时钟边沿领先于所述第二时钟的上升时钟边沿。
19.一种用于提供分频时钟的设备，其包括：
第一电路，其经配置以至少部分地响应于第一输入时钟而提供第一中间时钟，所述第一中间时钟的频率低于所述第一输入时钟的频率；
第二电路，其经配置以至少部分地响应于第二输入时钟而提供第二中间时钟及第三中间时钟，所述第二中间时钟与所述第三中间时钟互补并且所述第二中间时钟的频率低于所述第二输入时钟的频率；及
第三电路，其经配置以至少部分地响应于所述第一及第二中间时钟而选择及提供所述第二中间时钟和所述第三中间时钟中的一者作为输出时钟，其中所述第三电路包括：
延迟电路，其经配置以延迟所述第一中间时钟以产生延迟的中间时钟；
相位检测器，其经配置以比较所述延迟的中间时钟及所述第二中间时钟的相位；及
多路复用器，其经耦合以接收所述第二中间时钟和所述第三中间时钟，所述多路复用器经配置以至少部分地响应于来自相位检测器的输出而选择所述第二中间时钟和所述第三中间时钟中的一者，其中所述多路复用器包括：
第一逻辑门，其包含经耦合以接收所述第二中间时钟的第一输入；
第一反相器电路，其包含耦合到所述第一逻辑门的第二输入的输出；
第二逻辑门，其包含经耦合以接收所述第三中间时钟的第一输入；
第二反相器电路，其包含耦合到所述第一反相器电路的输出的输入并且进一步包含耦合到所述第二逻辑门的第二输入的输出；及
第三逻辑门，其经耦合以接收所述第一及第二逻辑门的输出并且包含从其提供所述输出时钟的输出。
CN201880081563.4A 2017-12-21 2018-12-19 用于提供分频时钟的设备及方法 Active CN111492584B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US15/851,126 US10141942B1 (en) 2017-12-21 2017-12-21 Apparatuses and methods for providing frequency divided clocks
US15/851,126 2017-12-21
PCT/US2018/066408 WO2019126274A1 (en) 2017-12-21 2018-12-19 Apparatuses and methods for providing frequency divided clocks

Publications (2)

Publication Number Publication Date
CN111492584A CN111492584A (zh) 2020-08-04
CN111492584B true CN111492584B (zh) 2023-11-14

Family

ID=64315522

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201880081563.4A Active CN111492584B (zh) 2017-12-21 2018-12-19 用于提供分频时钟的设备及方法

Country Status (5)

Country Link
US (3) US10141942B1 (zh)
EP (1) EP3729654A4 (zh)
KR (1) KR20200084066A (zh)
CN (1) CN111492584B (zh)
WO (1) WO2019126274A1 (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10141942B1 (en) 2017-12-21 2018-11-27 Micron Technology, Inc. Apparatuses and methods for providing frequency divided clocks
WO2019170913A1 (en) * 2018-03-09 2019-09-12 MAX-PLANCK-Gesellschaft zur Förderung der Wissenschaften e.V. Delay element, delay element chain and fast all-digital clock frequency adaptation circuit for voltage droop tolerance
US11658668B2 (en) 2018-06-14 2023-05-23 SK Hynix Inc. Semiconductor device
KR102608910B1 (ko) * 2018-06-14 2023-12-04 에스케이하이닉스 주식회사 반도체장치
US11770116B1 (en) * 2022-08-16 2023-09-26 Texas Instruments Incorporated Duty cycle correction for high-speed clock signals

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6624705B1 (en) * 2002-04-04 2003-09-23 National Semiconductor Corporation Control circuit for phase-locked loop (PLL) with reduced cycle slip during acquisition of phase lock
CN102047340A (zh) * 2008-05-28 2011-05-04 美光科技公司 用于多相时钟产生的设备和方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5530383A (en) * 1994-12-05 1996-06-25 May; Michael R. Method and apparatus for a frequency detection circuit for use in a phase locked loop
US6671341B1 (en) * 1999-09-17 2003-12-30 Agere Systems, Inc. Glitch-free phase switching synthesizer
US6975695B1 (en) * 2001-04-30 2005-12-13 Cypress Semiconductor Corp. Circuit for correction of differential signal path delays in a PLL
TW525350B (en) * 2001-12-20 2003-03-21 Realtek Semiconductor Co Ltd Hybrid phase locked loop
US7292079B2 (en) * 2005-08-02 2007-11-06 Industrial Technology Research Institute DLL-based programmable clock generator using a threshold-trigger delay element circuit and a circular edge combiner
KR20090074412A (ko) * 2008-01-02 2009-07-07 삼성전자주식회사 분주회로 및 이를 이용한 위상 동기 루프
US8134393B1 (en) * 2010-09-29 2012-03-13 Motorola Solutions, Inc. Method and apparatus for correcting phase offset errors in a communication device
KR101201872B1 (ko) 2011-02-22 2012-11-15 에스케이하이닉스 주식회사 위상 제어 회로
US8542040B1 (en) * 2011-10-31 2013-09-24 Integrated Device Technology, Inc. Reconfigurable divider circuits with hybrid structure
KR101331442B1 (ko) * 2012-06-29 2013-11-21 포항공과대학교 산학협력단 듀티 싸이클 보정기능이 루프 내에 내장된 지연고정루프
US10110240B1 (en) * 2017-10-17 2018-10-23 Micron Technology, Inc. DLL circuit having variable clock divider
US10141942B1 (en) 2017-12-21 2018-11-27 Micron Technology, Inc. Apparatuses and methods for providing frequency divided clocks

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6624705B1 (en) * 2002-04-04 2003-09-23 National Semiconductor Corporation Control circuit for phase-locked loop (PLL) with reduced cycle slip during acquisition of phase lock
CN102047340A (zh) * 2008-05-28 2011-05-04 美光科技公司 用于多相时钟产生的设备和方法

Also Published As

Publication number Publication date
WO2019126274A1 (en) 2019-06-27
KR20200084066A (ko) 2020-07-09
US10141942B1 (en) 2018-11-27
US20190268009A1 (en) 2019-08-29
US10594328B2 (en) 2020-03-17
EP3729654A1 (en) 2020-10-28
US10333534B1 (en) 2019-06-25
CN111492584A (zh) 2020-08-04
EP3729654A4 (en) 2021-09-08
US20190199364A1 (en) 2019-06-27

Similar Documents

Publication Publication Date Title
CN111492584B (zh) 用于提供分频时钟的设备及方法
KR100554981B1 (ko) 지연 고정 루프
KR100701704B1 (ko) 듀티 교정 회로
KR100605604B1 (ko) 지연 고정 루프 및 그 제어 방법
US7388415B2 (en) Delay locked loop with a function for implementing locking operation periodically during power down mode and locking operation method of the same
US8193844B2 (en) Semiconductor device and method for operating the same
US7990194B2 (en) Apparatus and method for correcting duty cycle of clock signal
JP3822461B2 (ja) デューティサイクル補正機能を有する遅延同期ループ回路及び遅延同期方法
US7414451B2 (en) Clock generator for semiconductor memory apparatus
US20040264621A1 (en) Start up circuit for delay locked loop
US10128853B2 (en) Delay locked loop circuit and integrated circuit including the same
US7902896B2 (en) Phase mixer with adjustable load-to-drive ratio
US6005425A (en) PLL using pulse width detection for frequency and phase error correction
US7688123B2 (en) Delay apparatus, and delay locked loop circuit and semiconductor memory apparatus using the same
US9537490B2 (en) Duty cycle detection circuit and semiconductor apparatus including the same
KR100915808B1 (ko) 지연고정루프 회로의 지연 회로 및 지연 방법
TWI519079B (zh) 責任週期校正電路

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant