KR101201872B1 - 위상 제어 회로 - Google Patents

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Abstract

위상 제어 회로는 클럭 신호의 듀티 싸이클을 보정하도록 구성된 제 1 듀티 싸이클 보정 회로, 제 1 듀티 싸이클 보정 회로의 출력 신호의 지연 고정을 수행하도록 구성된 지연 고정 루프, 및 지연 고정 루프의 출력 신호의 듀티 싸이클을 보정하도록 구성된 제 2 듀티 싸이클 보정 회로를 포함하며, 동작 조건에 따라 제 1 듀티 싸이클 보정 회로와 제 2 듀티 싸이클 보정 회로가 선택적으로 활성화되도록 구성된다.

Description

위상 제어 회로{PHASE CONTROL CIRCUIT}
본 발명은 반도체 회로에 관한 것으로서, 특히 위상 제어 회로에 관한 것이다.
위상 제어 회로는 위상 고정 루프(Phase Locked Loop), 지연 고정 루프 회로(Delay Locked Loop) 등을 포함할 수 있다.
지연 고정 루프 회로는 외부에서 제공되는 클럭 신호가 내부 신호 패스를 경유함에 따른 지연시간 차를 보상하기 위한 회로로서, 반도체 메모리 등의 반도체 집적회로에 사용된다.
도 1에 도시된 바와 같이, 종래의 기술에 따른 위상 제어 회로(10)는 슬루 레이트 조정부(110)(Slew Rate Corrector), 딜레이 라인(120), 드라이버(130), 레플리카 딜레이(140)(Replica Delay), 위상 검출기(150)(PD: Phase Detector), 시프트 레지스터(160), 듀티 검출부(170) 및 코드 생성부(180)를 포함한다.
슬루 레이트 조정부(110)는 코드 신호(DCC_CODE)에 따라 클럭 신호(CLK)의 슬루 레이트(Slew Rate)를 조정함으로써 클럭 신호(CLK)의 듀티 싸이클이 보정되도록 한다.
딜레이 라인(120)은 시프트 레지스터(160)의 제어에 따라 가변된 지연 시간만큼 듀티 싸이클 보정부(110)의 출력 신호를 지연시켜 출력한다.
드라이버(130)는 딜레이 라인(120)의 출력 신호를 드라이빙하여 지연 고정 클럭 신호(DLL CLK)로서 출력한다.
레플리카 딜레이(140)는 반도체 집적회로의 내부 신호 처리 지연시간을 모델링한 지연시간이 설정된다.
레플리카 딜레이(140)는 딜레이 라인(120)의 출력 신호를 지연시켜 피드백 클럭 신호(FBCLK)를 생성한다.
위상 검출기(150)는 클럭 신호(CLK)와 피드백 클럭 신호(FBCLK)의 위상을 비교한 결과를 시프트 레지스터(160)에 제공한다.
듀티 검출부(170)는 딜레이 라인(120)의 출력 신호의 듀티를 검출한다.
코드 생성부(180)는 듀티 검출부(170)의 출력에 응답하여 코드 신호(DCC_CODE)를 생성한다.
도 2에 도시된 바와 같이, 슬루 레이트 조정부(110)는 복수의 레그(SP1, SP2, SN1, SN2)를 포함하며, 코드 신호(DCC_CODE)에 따라 복수의 레그(SP1, SP2, SN1, SN2)가 선택적으로 동작함으로써 입력 신호(IN)의 슬루 레이트를 조정하도록 구성된다.
상술한 종래 기술은 듀티 싸이클 보정을 위한 회로로서, 슬루 레이트를 조정하여 듀티를 보정하는 방식의 슬루 레이트 보정부(110)가 사용된다.
이때 슬루 레이트를 조정하는 방식은 저주파 동작에는 적합하고, 회로 구성이 간단한 장점이 있으나 고주파 동작에 취약하므로 동작 주파수 즉, 듀티 보정 가능한 클럭 신호의 주파수 범위가 좁은 단점이 있다.
본 발명의 실시예는 동작 주파수 범위를 넓힐 수 있도록 한 위상 제어 회로를 제공하고자 한다.
본 발명의 실시예는 클럭 신호의 듀티 싸이클을 보정하도록 구성된 제 1 듀티 싸이클 보정 회로, 제 1 듀티 싸이클 보정 회로의 출력 신호의 지연 고정을 수행하도록 구성된 지연 고정 루프, 및 지연 고정 루프의 출력 신호의 듀티 싸이클을 보정하도록 구성된 제 2 듀티 싸이클 보정 회로를 포함하며, 동작 조건에 따라 제 1 듀티 싸이클 보정 회로와 제 2 듀티 싸이클 보정 회로가 선택적으로 활성화되도록 구성됨을 특징으로 한다.
본 발명의 실시예는 클럭 신호의 듀티 싸이클을 보정하여 기준 클럭 신호를 생성하도록 구성된 제 1 듀티 싸이클 보정 회로, 기준 클럭 신호에 응답하여 제 1 예비 클럭 신호를 생성하도록 구성된 제 1 루프, 기준 클럭 신호에 응답하여 제 2 예비 클럭 신호를 생성하도록 구성된 제 2 루프, 제 2 예비 클럭 신호를 이용하여 제 1 예비 클럭 신호의 듀티 싸이클을 보정하도록 구성된 제 2 듀티 싸이클 보정 회로, 및 클럭 신호의 주파수 정보를 판단하여 제 1 듀티 싸이클 보정 회로, 제 2 듀티 싸이클 보정 회로 및 제 2 루프 중에서 하나 또는 그 이상을 선택적으로 활성화시키도록 구성된 동작 조건 판단부를 포함함을 다른 특징으로 한다.
본 발명의 실시예는 동작 주파수 범위를 넓힐 수 있고, 전류 소모를 줄일 수 있다.
도 1은 종래의 기술에 따른 위상 제어 회로(10)의 블록도,
도 2는 도 1의 슬루 레이트 조정부(110)의 회로도,
도 3은 본 발명의 실시예에 따른 위상 제어 회로(100)의 블록도,
도 4는 도 3의 위상 혼합부(600)의 회로도,
도 5는 본 발명의 다른 실시예에 따른 위상 제어 회로(101)의 블록도,
도 6은 도 5의 시간/디지털 정보 변환부(103)의 블록도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
슬루 레이트 조정 방식에 따라 듀티 싸이클을 보정하는 회로 구성은 저주파의 입력 신호에 대해서는 안정적인 동작이 가능하고, 회로 구성이 간단하지만 고주파의 입력 신호에 대해서는 안정적인 동작을 보장할 수 없다.
한편, 위상 혼합 방식에 따라 듀티 싸이클을 보정하는 회로 구성은 고주파의 입력 신호에 대해서도 안정적인 동작이 가능하다.
따라서 본 발명의 실시예는 슬루 레이트 조정 방식과 위상 혼합 방식 각각에 따른 듀티 싸이클 보정 회로를 채용함으로써 입력 신호의 주파수 대역에 상관없이 안정적인 듀티 싸이클 보정 동작이 가능하도록 한 것이다. 즉, 안정적인 동작이 가능한 주파수 범위를 넓힐 수 있도록 한 것이다.
본 발명의 실시예에 따른 위상 제어 회로는 지연 고정 루프와 듀티 싸이클 보정 회로(DCC: Duty Cycle Corrector)를 포함할 수 있다.
도 3에 도시된 바와 같이, 본 발명의 실시예에 따른 위상 제어 회로로서, 위상 제어 회로(100)는 슬루 레이트 조정부(200), 제 1 루프(300), 제 2 루프(400), 시프트 레지스터(500), 위상 혼합부(600), 드라이버(700) 및 제어부(800)를 포함한다.
이때 슬루 레이트 조정부(200)와 위상 혼합부(600)는 동작 방식에 차이가 있을 뿐, 제 1 및 제 2 듀티 싸이클 보정 회로(DCC)로서 동작하도록 구성된다.
슬루 레이트 조정부(200)는 코드 신호(DCC_CODE)에 응답하여 클럭 신호(CLK)의 듀티 싸이클을 보정하도록 구성된다.
슬루 레이트 조정부(200)는 클럭 신호(CLK)의 슬루 레이트(Slew Rate)를 조정함으로써 클럭 신호(CLK)의 듀티 싸이클을 보정하도록 구성된다.
이때 슬루 레이트의 조정량은 코드 신호(DCC_CODE)의 값에 따라 가변된다.
슬루 레이트 조정부(200)는 듀티 싸이클이 보정된 클럭 신호(CLK)를 기준 클럭 신호(REFCLK)로서 출력한다.
슬루 레이트 조정부(200)는 도 1의 슬루 레이트 조정부(110)와 동일하게 구성할 수 있다.
제 1 루프(300)는 기준 클럭 신호(REFCLK)의 지연시간을 가변시켜 지연 고정 동작을 수행함으로써 제 1 예비 클럭 신호(UCLK)를 생성하도록 구성된다.
제 1 루프(300)는 제 1 딜레이 라인(310), 제 1 레플리카 딜레이(320) 및 제 1 위상 검출기(PD1)(330)를 포함한다.
제 1 딜레이 라인(310)은 시프트 레지스터(500)에 의해 가변된 지연 시간만큼 기준 클럭 신호(REFCLK)를 지연시켜 제 1 예비 클럭 신호(UCLK)를 생성한다.
제 1 레플리카 딜레이(320)는 반도체 집적회로의 내부 신호 처리 지연시간을 모델링한 지연시간이 설정된다.
제 1 레플리카 딜레이(320)는 제 1 예비 클럭 신호(UCLK)를 지연시켜 제 1 피드백 클럭 신호(UCLKD)를 출력한다.
제 1 위상 검출기(330)는 제 1 피드백 클럭 신호(UCLKD)와 기준 클럭 신호(REFCLK)의 위상을 비교하여 제 1 위상 비교 신호(P1)를 출력한다.
제 2 루프(400)는 기준 클럭 신호(REFCLK)의 지연시간을 가변시켜 지연 고정 동작을 수행함으로써 제 2 예비 클럭 신호(DCLK)를 생성하도록 구성된다.
제 2 루프(400)는 제 2 딜레이 라인(410), 제 2 레플리카 딜레이(420) 및 제 2 위상 검출기(PD2)(430)를 포함한다.
제 2 딜레이 라인(410)은 시프트 레지스터(500)에 의해 가변된 지연 시간만큼 기준 클럭 신호(REFCLK)를 지연시키고, 지연된 신호를 반전시켜 제 2 예비 클럭 신호(DCLK)를 생성한다.
제 2 레플리카 딜레이(420)는 반도체 집적회로의 내부 신호 처리 지연시간을 모델링한 지연시간이 설정된다. 제 2 레플리카 딜레이(420)는 제 1 레플리카 딜레이(320)와 동일한 지연시간이 설정될 수 있다.
제 2 레플리카 딜레이(420)는 제 2 예비 클럭 신호(DCLK)를 지연시켜 제 2 피드백 클럭 신호(DCLKD)를 출력한다.
제 2 위상 검출기(430)는 제 2 피드백 클럭 신호(DCLKD)와 기준 클럭 신호(REFCLK)의 위상을 비교하여 제 2 위상 비교 신호(P2)를 출력한다.
시프트 레지스터(500)는 지연 제어부로서, 제 1 위상 비교 신호(P1) 및 제 2 위상 비교 신호(P2)에 응답하여 제 1 루프(300) 및 제 2 루프(400)의 지연 시간을 가변 시키도록 구성된다.
시프트 레지스터(500)는 제 1 위상 비교 신호(P1)에 응답하여 제 1 딜레이 라인(310)의 지연 시간을 가변 시킨다.
시프트 레지스터(500)는 제 2 위상 비교 신호(P2)에 응답하여 제 2 딜레이 라인(410)의 지연 시간을 가변 시킨다.
위상 혼합부(600)는 듀티 검출 신호(DT)에 응답하여 생성한 가중치로 제 1 예비 클럭 신호(UCLK)와 제 2 예비 클럭 신호(DCLK)를 혼합하여 위상 혼합 클럭 신호(UDCLK)를 생성하도록 구성된다.
드라이버(700)는 위상 혼합 클럭 신호(UDCLK)를 드라이빙하여 지연 고정 클럭 신호(DLL CLK)로서 출력하도록 구성된다.
제어부(800)는 위상 혼합 클럭 신호(UDCLK)에 응답하여 슬루 레이트 조정부(200) 및 위상 혼합부(600)를 제어하도록 구성된다.
제어부(800)는 듀티 검출부(810) 및 코드 생성부(820)를 포함한다.
듀티 검출부(810)는 위상 혼합 클럭 신호(UDCLK)의 하이 듀티(High Duty)와 로우 듀티(Low Duty)를 비교한 결과를 듀티 검출 신호(DT)로서 출력하도록 구성된다.
듀티 검출부(810)는 예를 들어, 위상 혼합 클럭 신호(UDCLK)의 하이 레벨 구간이 로우 레벨 구간에 비해 긴 경우 듀티 검출 신호(DT)를 '로직 하이'로 출력하고, 반대의 경우 '로직 로우'를 출력하도록 구성할 수 있다.
코드 생성부(820)는 듀티 검출 신호(DT)에 응답하여 코드 신호(DCC_CODE)를 생성하도록 구성된다.
코드 생성부(820)는 듀티 검출 신호(DT)의 로직 레벨에 따라 코드 신호(DCC_CODE)의 값을 증가 또는 감소시킨다.
도 4에 도시된 바와 같이, 위상 혼합부(600)는 믹서(610) 및 코드 생성기(620)를 포함한다.
믹서(610)는 복수의 트라이 스테이트 인버터 세트(Tri-state inverter set) (TIS1, TIS2) 및 인버터(IV1)를 포함한다.
트라이 스테이트 인버터 세트(TIS1)는 입력단이 공통 연결되어 제 1 예비 클럭 신호(UCLK)를 입력 받는다.
트라이 스테이트 인버터 세트(TIS1)는 출력단이 인버터(IV1)의 입력단과 공통 연결된다.
트라이 스테이트 인버터 세트(TIS1)는 활성화된 가중치 제어 신호(WS<0:2>)에 응답하여 선택적으로 활성화된다.
트라이 스테이트 인버터 세트(TIS2)는 입력단이 공통 연결되어 제 2 예비 클럭 신호(DCLK)를 입력 받는다.
트라이 스테이트 인버터 세트(TIS2)는 출력단이 인버터(IV1)의 입력단과 공통 연결된다.
트라이 스테이트 인버터 세트(TIS2)는 비 활성화된 가중치 제어 신호(WS<0:2>)에 응답하여 선택적으로 활성화된다.
예를 들어, 가중치 제어 신호(WS<0:2>) 중에서 WS<0:1>이 활성화 되면, 트라이 스테이트 인버터 세트(TIS1)에서 두 개의 트라이 스테이트 인버터가 활성화되는 반면, 트라이 스테이트 인버터 세트(TIS2)에서는 하나의 트라이 스테이트 인버터만이 활성화된다.
결국, 믹서(610)는 가중치 제어 신호(WS<0:2>) 중에서 WS<0:1>이 활성화 되면(WS<2>는 비 활성화) 제 1 예비 클럭 신호(UCLK)와 제 2 예비 클럭 신호(DCLK)를 2:1의 가중치로 혼합하여 위상 혼합 클럭 신호(UDCLK)를 생성한다.
다른 예를 들어, 가중치 제어 신호(WS<0:2>) 중에서 WS<0:1>이 비 활성화 되면(WS<2>는 활성화) 트라이 스테이트 인버터 세트(TIS1)에서 하나의 트라이 스테이트 인버터가 활성화되는 반면, 트라이 스테이트 인버터 세트(TIS2)에서는 두 개의 트라이 스테이트 인버터가 활성화된다.
결국, 믹서(610)는 가중치 제어 신호(WS<0:2>) 중에서 WS<0:1>이 비 활성화 되면 제 1 예비 클럭 신호(UCLK)와 제 2 예비 클럭 신호(DCLK)를 1:2의 가중치로 혼합하여 위상 혼합 클럭 신호(UDCLK)를 생성한다.
코드 생성기(610)는 듀티 검출 신호(DT)에 응답하여 가중치 제어 신호(WS<0:2>)를 생성한다.
코드 생성기(610)는 디코더로 구성할 수 있다. 이때 디코더는 예를 들어, 듀티 검출 신호(DT)가 '로직 하이' 이면 WS<0:1>이 활성화된 가중치 제어 신호(WS<0:2>)를 생성하고, 듀티 검출 신호(DT)가 '로직 로우' 이면 WS<2>가 활성화된 가중치 제어 신호(WS<0:2>)를 생성하도록 구성할 수 있다.
상술한 본 발명의 실시예는 디지털 방식의 믹서를 이용한 위상 혼합부(600)를 적용함으로써 고주파 신호에 대한 듀티 보정 성능을 향상시킬 수 있다.
도 4를 기준으로 한 본 발명의 실시예는 고주파 동작에 적합하도록 위상 혼합부(600)를 적용한 것이며, 그에 따라 추가적인 루프 회로 즉, 제 2 루프(400)가 추가되었다.
따라서 본 발명의 다른 실시예는 주파수 조건(고주파/저주파)에 따라 적절한 듀티 싸이클 보상 방식을 적용하고, 그 이외의 사용하지 않아도 되는 회로들의 동작을 중지시킴으로써 전류 소모를 줄일 수 있도록 한 것이며, 이하에서는 이를 상세히 설명하기로 한다.
도 5에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 위상 제어 회로로서, 위상 제어 회로(101)는 동작 조건 판단부(102), 슬루 레이트 조정부(201), 제 1 루프(300), 제 2 루프(401), 시프트 레지스터(500), 위상 혼합부(601), 드라이버(700) 및 제어부(801)를 포함한다.
이때 슬루 레이트 조정부(201)와 위상 혼합부(601)는 동작 방식에 차이가 있을 뿐, 제 1 및 제 2 듀티 싸이클 보정 회로(DCC)로서 동작하도록 구성된다.
동작 조건 판단부(102)는 위상 제어 회로(101)의 동작 조건 중 하나로서, 클럭 신호(CLK)의 주파수 정보(고주파/저주파)를 판단하여 인에이블 신호(EN) 및 부 인에이블 신호(ENB)를 생성하도록 구성된다.
동작 조건 판단부(102)는 시간/디지털 정보 변환부(TDC)(103), 디코더(104) 및 인버터(IV2)를 포함한다.
시간/디지털 정보 변환부(103)는 클럭 신호(CLK)를 샘플링한 샘플링 값과 기준 주파수 정보(S<1:n>)를 이용하여 예비 주파수 정보(C<1:n>)를 생성하도록 구성된다.
디코더(104)는 예비 주파수 정보(C<1:n>)를 디코딩하여 인에이블 신호(EN)를 생성하도록 구성된다.
이하의 설명에서는 인에이블 신호(EN)가 '로직 하이'인 경우 클럭 신호(CLK)가 고주파이고, 인에이블 신호(EN)가 '로직 로우'인 경우 클럭 신호(CLK)가 저주파인 것으로 정의한다.
이때 고주파와 저주파의 구분은 기준 주파수 정보(S<1:n>)를 기준으로 이루어진다. 따라서 반도체 집적회로의 동작 주파수 특성 등에 맞도록 기준 주파수 정보(S<1:n>)의 값을 조정함으로써 동작 조건 판단 기준 즉, 고주파/저주파 구분 기준을 바꿀 수 있다.
슬루 레이트 조정부(201)는 코드 신호(DCC_CODE)에 응답하여 클럭 신호(CLK)의 듀티 싸이클을 보정하도록 구성된다.
슬루 레이트 조정부(201)는 클럭 신호(CLK)의 슬루 레이트(Slew Rate)를 조정함으로써 클럭 신호(CLK)의 듀티 싸이클을 보정하도록 구성된다.
슬루 레이트 조정부(201)는 듀티 싸이클이 보정된 클럭 신호(CLK)를 기준 클럭 신호(REFCLK)로서 출력한다.
슬루 레이트 조정부(201)는 부 인에이블 신호(ENB)의 비 활성화(로직 하이)에 응답하여 활성화되도록 구성된 것을 제외하고는, 도 3의 슬루 레이트 조정부(200)와 동일하게 구성할 수 있다.
제 1 루프(300)는 기준 클럭 신호(REFCLK)의 지연시간을 가변시켜 지연 고정 동작을 수행함으로써 제 1 예비 클럭 신호(UCLK)를 생성하도록 구성된다.
제 1 루프(300)는 제 1 딜레이 라인(310), 제 1 레플리카 딜레이(320) 및 제 1 위상 검출기(PD1)(330)를 포함한다.
제 1 딜레이 라인(310)은 시프트 레지스터(500)에 의해 가변된 지연 시간만큼 기준 클럭 신호(REFCLK)를 지연시켜 제 1 예비 클럭 신호(UCLK)를 생성한다.
제 1 레플리카 딜레이(320)는 반도체 집적회로의 내부 신호 처리 지연시간을 모델링한 지연시간이 설정된다.
제 1 레플리카 딜레이(320)는 제 1 예비 클럭 신호(UCLK)를 지연시켜 제 1 피드백 클럭 신호(UCLKD)를 출력한다.
제 1 위상 검출기(330)는 제 1 피드백 클럭 신호(UCLKD)와 기준 클럭 신호(REFCLK)의 위상을 비교하여 제 1 위상 비교 신호(P1)를 출력한다.
제 2 루프(401)는 기준 클럭 신호(REFCLK)의 지연시간을 가변시켜 지연 고정 동작을 수행함으로써 제 2 예비 클럭 신호(DCLK)를 생성하도록 구성된다.
제 2 루프(401)는 제 2 딜레이 라인(411), 제 2 레플리카 딜레이(420) 및 제 2 위상 검출기(PD2)(431)를 포함한다.
제 2 딜레이 라인(411)은 시프트 레지스터(500)에 의해 가변된 지연 시간만큼 기준 클럭 신호(REFCLK)를 지연시키고, 지연된 신호를 반전시켜 제 2 예비 클럭 신호(DCLK)를 생성한다.
제 2 딜레이 라인(411)은 인에이블 신호(EN)가 활성화되면(로직 하이) 활성화되도록 구성된다.
제 2 레플리카 딜레이(420)는 반도체 집적회로의 내부 신호 처리 지연시간을 모델링한 지연시간이 설정된다. 제 2 레플리카 딜레이(420)는 제 1 레플리카 딜레이(320)와 동일한 지연시간이 설정될 수 있다.
제 2 레플리카 딜레이(420)는 제 2 예비 클럭 신호(DCLK)를 지연시켜 제 2 피드백 클럭 신호(DCLKD)를 출력한다.
제 2 위상 검출기(431)는 제 2 피드백 클럭 신호(DCLKD)와 기준 클럭 신호(REFCLK)의 위상을 비교하여 제 2 위상 비교 신호(P2)를 출력한다.
제 2 위상 검출기(431)는 인에이블 신호(EN)의 활성화에 응답하여 활성화되도록 구성된다.
시프트 레지스터(500)는 지연 제어부로서, 제 1 위상 비교 신호(P1) 및 제 2 위상 비교 신호(P2)에 응답하여 제 1 루프(300) 및 제 2 루프(400)의 지연 시간을 가변 시키도록 구성된다.
시프트 레지스터(500)는 제 1 위상 비교 신호(P1)에 응답하여 제 1 딜레이 라인(310)의 지연 시간을 가변 시킨다.
시프트 레지스터(500)는 제 2 위상 비교 신호(P2)에 응답하여 제 2 딜레이 라인(410)의 지연 시간을 가변 시킨다.
위상 혼합부(601)는 듀티 검출 신호(DT)에 응답하여 생성한 가중치로 제 1 예비 클럭 신호(UCLK)와 제 2 예비 클럭 신호(DCLK)를 혼합하여 위상 혼합 클럭 신호(UDCLK)를 생성하도록 구성된다.
위상 혼합부(601)는 기본적으로 도 3의 위상 혼합부(600)와 동일하게 구성할 수 있다.
다만, 위상 혼합부(601)는 인에이블 신호(EN)의 활성화에 응답하여 활성화되도록 구성된다. 또한 위상 혼합부(601)는 인에이블 신호(EN)가 비 활성화되면 제 1 예비 클럭 신호(UCLK)를 바이패스(bypass) 시켜 위상 혼합 클럭 신호(UDCLK)로서 출력하도록 구성된다.
드라이버(700)는 위상 혼합 클럭 신호(UDCLK)를 드라이빙하여 지연 고정 클럭 신호(DLL CLK)로서 출력하도록 구성된다.
제어부(801)는 위상 혼합 클럭 신호(UDCLK)에 응답하여 슬루 레이트 조정부(201) 및 위상 혼합부(601)를 제어하도록 구성된다.
제어부(801)는 듀티 검출부(811) 및 코드 생성부(821)를 포함한다.
듀티 검출부(811)는 위상 혼합 클럭 신호(UDCLK)의 하이 듀티(High Duty)와 로우 듀티(Low Duty)를 비교한 결과를 듀티 검출 신호(DT)로서 출력하도록 구성된다.
듀티 검출부(811)는 예를 들어, 위상 혼합 클럭 신호(UDCLK)의 하이 레벨 구간이 로우 레벨 구간에 비해 긴 경우 듀티 검출 신호(DT)를 '로직 하이'로 출력하고, 반대의 경우 '로직 로우'를 출력하도록 구성할 수 있다.
코드 생성부(821)는 듀티 검출 신호(DT)에 응답하여 코드 신호(DCC_CODE)를 생성하도록 구성된다.
코드 생성부(821)는 듀티 검출 신호(DT)의 로직 레벨에 따라 코드 신호(DCC_CODE)의 값을 증가 또는 감소시킨다.
코드 생성부(821)는 부 인에이블 신호(ENB)가 비 활성화되면 활성화되도록 구성된다.
도 6에 도시된 바와 같이, 시간/디지털 정보 변환부(103)는 복수의 유닛 딜레이(UD)(103-3), 복수의 위상 검출기(PD)(103-5) 및 복수의 비교기(Comp)(103-7)를 포함한다. 또한 예비 주파수 정보(C<1:n>)의 정확도를 높이기 위하여 분주기(103-1)를 더 포함할 수 있다.
복수의 유닛 딜레이(103-3)는 분주기(103-1)를 통해 분주된 클럭 신호(CLK)를 순차적으로 지연시킨다.
복수의 위상 검출기(103-5)는 분주기(103-1)를 통해 분주된 클럭 신호(CLK)와 복수의 유닛 딜레이(103-3) 각각의 출력 신호의 위상을 비교하여 비교 값(m<1:n>)을 출력한다.
복수의 비교기(103-7)는 샘플링 값(m<1:n>)과 기준 주파수 정보(S<1:n>)가 일치하는지 비교하여 예비 주파수 정보(C<1:n>)를 출력한다.
상술한 본 발명의 다른 실시예의 주파수에 따른 동작 방법을 도 5를 참조하여 설명하면 다음과 같다.
예를 들어, 클럭 신호(CLK)가 고주파인 경우, 디코더(104)는 인에이블 신호(EN)를 활성화시킨다.
인에이블 신호(EN)가 활성화되었으므로 슬루 레이트 조정부(201) 및 코드 생성부(821)가 비 활성화되고, 제 2 딜레이 라인(411), 제 2 위상 검출기(431) 및 위상 혼합부(601)가 활성화된다.
따라서 제 1 루프(300), 제 2 루프(401) 및 위상 혼합부(601)가 동작하여 지연 고정 및 듀티 싸이클 보상이 이루어진 지연 고정 클럭 신호(DLL CLK)를 생성한다.
즉, 본 발명의 다른 실시예는 클럭 신호(CLK)가 고주파인 경우, 고주파에 적합한 위상 혼합부(601)가 동작하여 듀티 싸이클 보상 동작을 수행하도록 한 것이다.
한편, 클럭 신호(CLK)가 저주파인 경우, 디코더(104)는 인에이블 신호(EN)를 비 활성화시킨다.
인에이블 신호(EN)가 비 활성화되었으므로 제 2 딜레이 라인(411), 제 2 위상 검출기(431) 및 위상 혼합부(601)가 비 활성화되고, 슬루 레이트 조정부(201) 및 코드 생성부(821)가 활성화된다.
따라서 슬루 레이트 조정부(201)와 제 1 루프(300)가 동작하여 지연 고정 및 듀티 싸이클 보상이 이루어진 지연 고정 클럭 신호(DLL CLK)를 생성한다.
즉, 본 발명의 다른 실시예는 클럭 신호(CLK)가 저주파인 경우, 저주파에서 충분한 성능을 발휘할 수 있으며 위상 혼합부(601)에 비해 상대적으로 전류 소모가 적은 슬루 레이트 조정부(201)를 동작시켜 듀티 싸이클 보상 동작을 수행하도록 한 것이다.
이때 위상 혼합부(601)가 동작하지 않은 경우, 제 2 루프(401)의 동작 또한 필요 없게 된다. 따라서 본 발명의 다른 실시예는 위상 혼합부(601)가 동작하지 않은 경우 제 2 루프(401)를 비 활성화시키고, 시프트 레지스터(500)에서 제 2 루프(401)와 연관된 회로 구성 또한 비 활성화되도록 함으로써 전류 소모가 줄도록 하였다.
상술한 바와 같이, 본 발명의 다른 실시예는 고주파 동작시에는 위상 혼합부(601)가 동작하도록 하고, 저주파 동작시에는 슬루 레이트 조정부(201)와 제 1 루프(300) 만이 동작하도록 하였다. 따라서 고주파 및 저주파 전 영역에서 동작 성능을 보장하고, 전류 소모 또한 줄일 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (18)

  1. 클럭 신호의 듀티 싸이클을 보정하도록 구성된 제 1 듀티 싸이클 보정 회로;
    상기 제 1 듀티 싸이클 보정 회로의 출력 신호의 지연 고정을 수행하도록 구성된 지연 고정 루프; 및
    상기 지연 고정 루프의 출력 신호의 듀티 싸이클을 보정하도록 구성된 제 2 듀티 싸이클 보정 회로를 포함하며,
    동작 조건에 따라 상기 제 1 듀티 싸이클 보정 회로와 상기 제 2 듀티 싸이클 보정 회로가 선택적으로 활성화되도록 구성되며,
    상기 동작 조건은 상기 클럭 신호의 주파수를 포함하는 위상 제어 회로.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 제 1 듀티 싸이클 보정 회로는
    상기 클럭 신호의 슬루 레이트(Slew Rate)를 조정하여 상기 클럭 신호의 듀티 싸이클을 보정하도록 구성되는 위상 제어 회로.
  4. 제 1 항에 있어서,
    상기 지연 고정 루프는
    상기 제 1 듀티 싸이클 보정 회로의 출력 신호의 지연 시간을 독립적으로 가변 시키도록 구성된 제 1 루프 및 제 2 루프를 포함하는 위상 제어 회로.
  5. 제 4 항에 있어서,
    상기 제 2 듀티 싸이클 보정 회로는
    상기 제 1 루프의 출력 신호와 상기 제 2 루프의 출력 신호의 위상을 혼합함으로써 상기 지연 고정 루프의 출력 신호의 듀티 싸이클을 보정하도록 구성되는 위상 제어 회로.
  6. 제 1 항에 있어서,
    상기 클럭 신호에 응답하여 상기 동작 조건을 판단하여 상기 제 1 듀티 싸이클 보정 회로와 상기 제 2 듀티 싸이클 보정 회로를 선택적으로 활성화시키도록 구성된 동작 조건 판단부를 더 포함하는 위상 제어 회로.
  7. 제 6 항에 있어서,
    상기 동작 조건 판단부는
    상기 클럭 신호를 샘플링한 샘플링 값과 기준 주파수 정보를 이용하여 상기 클럭 신호의 주파수 정보를 판단하도록 구성되는 위상 제어 회로.
  8. 제 7 항에 있어서,
    상기 동작 조건 판단부는
    상기 샘플링 값과 상기 기준 주파수 정보를 비교하여 예비 주파수 정보를 생성하도록 구성된 시간/디지털 정보 변환부, 및
    상기 예비 주파수 정보를 디코딩하여 상기 제 1 듀티 싸이클 보정 회로와 상기 제 2 듀티 싸이클 보정 회로를 선택적으로 활성화시키기 위한 신호를 생성하도록 구성된 디코더를 포함하는 위상 제어 회로.
  9. 클럭 신호의 듀티 싸이클을 보정하여 기준 클럭 신호를 생성하도록 구성된 제 1 듀티 싸이클 보정 회로;
    상기 기준 클럭 신호에 응답하여 제 1 예비 클럭 신호를 생성하도록 구성된 제 1 루프;
    상기 기준 클럭 신호에 응답하여 제 2 예비 클럭 신호를 생성하도록 구성된 제 2 루프;
    상기 제 2 예비 클럭 신호를 이용하여 상기 제 1 예비 클럭 신호의 듀티 싸이클을 보정하도록 구성된 제 2 듀티 싸이클 보정 회로; 및
    상기 클럭 신호의 주파수 정보를 판단하여 상기 제 1 듀티 싸이클 보정 회로, 상기 제 2 듀티 싸이클 보정 회로 및 상기 제 2 루프 중에서 하나 또는 그 이상을 선택적으로 활성화시키도록 구성된 동작 조건 판단부를 포함하는 위상 제어 회로.
  10. 제 9 항에 있어서,
    상기 제 1 듀티 싸이클 보정 회로가 활성화되면, 상기 제 2 듀티 싸이클 보정 회로 및 상기 제 2 루프가 비 활성화되도록 구성되는 위상 제어 회로.
  11. 제 9 항에 있어서,
    상기 제 2 듀티 싸이클 보정 회로 및 상기 제 2 루프가 활성화되면, 상기 제 1 듀티 싸이클 보정 회로가 비 활성화되도록 구성되는 위상 제어 회로.
  12. 제 9 항에 있어서,
    상기 제 1 듀티 싸이클 보정 회로는
    상기 클럭 신호의 슬루 레이트(Slew Rate)를 조정하여 상기 클럭 신호의 듀티 싸이클을 보정하도록 구성되는 위상 제어 회로.
  13. 제 9 항에 있어서,
    상기 제 1 루프는
    가변된 지연 시간만큼 상기 기준 클럭 신호를 지연시켜 상기 제 1 예비 클럭 신호를 생성하도록 구성된 제 1 딜레이 라인,
    상기 제 1 예비 클럭 신호를 설정된 지연 시간만큼 지연시켜 제 1 피드백 클럭 신호를 출력하도록 구성된 제 1 레플리카 딜레이, 및
    상기 제 1 피드백 클럭 신호와 상기 기준 클럭 신호의 위상을 비교하여 제 1 위상 비교 신호를 출력하도록 구성된 제 1 위상 검출기를 포함하는 위상 제어 회로.
  14. 제 13 항에 있어서,
    상기 제 2 루프는
    가변된 지연 시간만큼 상기 기준 클럭 신호를 지연시켜 상기 제 2 예비 클럭 신호를 생성하도록 구성된 제 2 딜레이 라인,
    상기 제 2 예비 클럭 신호를 설정된 지연 시간만큼 지연시켜 제 2 피드백 클럭 신호를 출력하도록 구성된 제 2 레플리카 딜레이, 및
    상기 제 2 피드백 클럭 신호와 상기 기준 클럭 신호의 위상을 비교하여 제 2 위상 비교 신호를 출력하도록 구성된 제 2 위상 검출기를 포함하는 위상 제어 회로.
  15. 제 14 항에 있어서,
    상기 제 1 위상 비교 신호 및 상기 제 2 위상 비교 신호에 응답하여 상기 제 1 딜레이 라인 및 상기 제 2 딜레이 라인의 지연 시간을 가변시키도록 구성된 시프트 레지스터를 더 포함하는 위상 제어 회로.
  16. 제 14 항에 있어서,
    상기 제 2 딜레이 라인 및 상기 제 2 위상 검출기는 상기 제 2 듀티 싸이클 보정 회로가 활성화되는 경우 활성화되도록 구성되는 위상 제어 회로.
  17. 제 9 항에 있어서,
    상기 제 2 듀티 싸이클 보정 회로는
    상기 제 1 예비 클럭 신호와 상기 제 2 예비 클럭 신호의 위상을 혼합하도록 구성되는 위상 제어 회로.
  18. 제 9 항에 있어서,
    상기 동작 조건 판단부는
    상기 클럭 신호를 샘플링한 샘플링 값과 기준 주파수 정보를 비교하여 예비 주파수 정보를 생성하도록 구성된 시간/디지털 정보 변환부, 및
    상기 예비 주파수 정보를 디코딩하여 상기 제 1 듀티 싸이클 보정 회로, 상기 제 2 듀티 싸이클 보정 회로 및 상기 제 2 루프 중에서 하나 또는 그 이상을 선택적으로 활성화시키 위한 신호를 생성하도록 구성된 디코더를 포함하는 위상 제어 회로.
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