CN107209481B - 时间寄存器 - Google Patents

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Abstract

一种时间寄存器(300)包含：耦合到一对输入时钟(IN1、IN2)的一对输入(345、346)；用于产生一对电平信号(VC1、VC2)的一对三态逆变器(301、302)；以及耦合到所述电平信号(VC1、VC2)用于产生一对输出时钟(OUT1、OUT2)的一对输出(347、348)，其中所述三态逆变器(301、302)响应于一对状态信号(S1、S2)和所述对输入时钟(IN1、IN2)，用于保持所述电平信号(VC1、VC2)或使所述电平信号(VC1、VC2)放电。

Description

时间寄存器
技术领域
本发明涉及一种在时间-数字转换器内应用的时间寄存器。具体来说，本发明涉及一种用于将输入信号与状态信号之间的时间差传播为电压电平的时间寄存器。
背景技术
一般来说，时间-数字转换器(time-to-digital converter，TDC)是用于识别事件并提供所述事件出现的时间的数字表示的装置。时间-数字转换器，或也被称为时间数字化器，通常用于测量时间间隔并将其转换成数字输出。TDC用于应确定两个信号脉冲之间的时间间隔的许多不同应用中。当信号脉冲的上升沿或下降沿越过预定义阈值时，开始和停止测量。
目前存在许多不同类型的TDC。游标TDC使用两个延时线，具有t1和t2的相应逆变器延时。通过延时差t1-t2(假定t1>t2)给出有效时间分辨率。由于通过极小延时差确定时间分辨率，因此需要非常大量的逆变器级以覆盖大检测范围，这引起延时不匹配并同时增加功耗。利用例如逆变器的上升时间和下降时间之间的差的脉冲收缩TDC严重受工艺-电压-温度(process-voltage-temperature，PVT)变化的影响。时间放大TDC以与两步A/D转换器相同的方式放大来自粗TDC的时间残余，其接着在精细TDC中解析，具有相同的随之而来的线性问题(关键取决于PVT变化)。无源相位内插TDC使用无源装置来获得子选通延时，但是其精确度受到内插电阻器之间的输出节点上的寄生电容限制。选通环形振荡器TDC(gated-ring oscillator TDC，GRO TDC)具有噪声整形特性。量化噪声在如一阶ΔΣ调制器中的频率中整形，即，其大部分朝向较高频率推送。由于GRO TDC在高频率中操作，即，在几千兆Hz中操作，因此功耗非常高，并且一阶噪声整形会限制其带宽。
需要改进时间-数字转换器的精确性。具体地说，需要将时间-数字转换器(time-to-digital converter，TDC)分辨率改进为约1ps，其是比给定加工技术中的逆变器延时的延时提供的数量级更好的数量级。此类TDC分辨率极其具有挑战性，但是如今在低功率移动应用中，例如在基于全数字PLL(all-digital PLL，ADPLL)的蜂窝式电话中很需要。
发明内容
本发明的目的是提供一种用于改进时间-数字转换器的精确性的概念，具体来说，通过相较于现有方案的数量级改进时间-数字转换器的分辨率。
此目的通过独立权利要求的特征得以实现。进一步的实施形式通过从属权利要求、说明书和附图清楚可见。
本发明中所描述的基本概念是介绍在时间-数字转换器内应用的时间寄存器或时域寄存加法器/减法器。时域寄存加法器/减法器用于实现时域中的加法、减法和寄存器功能。基于其的误差反馈TDC实现一阶噪声整形。此TDC接着被复制以将噪声整形阶数增加到三阶，其由时间交错时域加法器/减法器寄存器、量化器和数字-时间转换器(digital-to-time converter，DTC)构成。通过所有以上所述，实现时域噪声整形特性。
为了详细描述本发明，将使用以下术语、缩写以及符号：
TDC： 时间-数字转换器
DTC： 数字-时间转换器
PLL： 锁相回路
ADPLL： 全数字PLL
PVT： 工艺-电压-温度
GRO： 选通环形振荡器
ADC： 模数转换器
DAC： 数模转换器
在下文中，描述使用三态逆变器或三态逻辑电路的装置和方法。三态逻辑电路，也被称作三状态或3-状态逻辑电路，是允许输出端口采用除0和1逻辑电平以外的高阻抗状态从而有效地从电路移除输出的电子电路。这允许多个电路共享相同的输出线。三状态输出实施于许多寄存器、总线驱动器、触发器和集成电路中。三态逻辑电路可以通过被称为OE(输出使能)的低有效输入控制，所述OE指定输出是应保持在高阻抗状态还是驱动其相应负载(至0-电平或1-电平)。三态逻辑电路可以通过三态逆变器实施。三态逆变器用作一种开关。其可以包含输入端子、输出端子和控制端子。当控制端子处的控制信号C高时，输出Y为逆向输入信号X。否则的话，当C低时，输出断开，即，所谓的高Z状态，其将第三状态Z添加到1和0。
根据第一方面，本发明涉及一种时间寄存器，其包括：耦合到一对输入时钟的一对输入；用于产生一对电平信号的一对三态逆变器；以及耦合到电平信号用于产生一对输出时钟的一对输出，其中三态逆变器响应于一对状态信号和所述对输入，用于保持电平信号或使电平信号放电。
当在时间-数字转换器(time-to-digital converter，TDC)内应用此类时间寄存器时，时间-数字转换器的精确性可以得到明显改进，具体来说，改进为约1-2ps，也就是说，通过相较于现有方案的数量级得到改进。
在根据第一方面的时间寄存器的第一可能实施形式中，三态逆变器响应于状态信号和输入，用于将相应输入与相应状态信号之间的一对时间差的时间差传播为电平信号之间的电压差。
通过利用三态逆变器用于处理状态信号和输入，时间差可以被精确地传播为电压差。
在根据第一方面的第一实施形式的时间寄存器的第二可能实施形式中，电平信号之间的电压差与所述对时间差的时间差成正比。
此类时间寄存器提供时间差成比例地转变为电压差的优点，因此改进时间寄存器的精确性以及因此应用此类时间寄存器的TDC的精确性。
在根据照此第一方面或根据第一方面的任一前述实施形式的时间寄存器的第三可能实施形式中，时间寄存器包括用于电容式负载三态逆变器的一对电容。
此类电容可以易于并且有效地在硬件中实施，例如，在芯片上的集成电路中实施。
在根据照此第一方面或根据第一方面的任一前述实施形式的时间寄存器的第四可能实施形式中，时间寄存器包括连接到三态逆变器的逆变器或缓冲器。
通过将逆变器或缓冲器连接到三态逆变器，三态逆变器的结果可以得到有效地缓冲，并且三态逆变器准备好下一处理步骤。
在根据照此第一方面或根据第一方面的任一前述实施形式的时间寄存器的第五可能实施形式中，时间寄存器包括用于在输入低时对电平信号预充电的充电源。
通过使用此类充电源，可以在输入信号低时容易地产生电平信号。
在根据照此第一方面或根据第一方面的任一前述实施形式的时间寄存器的第六可能实施形式中，时间寄存器包括用于在输入高且状态信号低时保持电平信号的逻辑电路。
此类逻辑电路可以易于实施。
在根据第一方面的第六实施形式的时间寄存器的第七可能实施形式中，逻辑电路用于在输入信号高且状态信号高时使电平信号放电。
通过使用所述逻辑电路，可以驱动电平信号的不同信号状态。
在根据第一方面的第六或第七实施形式的时间寄存器的第八可能实施形式中，逻辑电路用于响应于保持信号和唤醒信号驱动状态信号。
通过使用此类逻辑电路，保持信号和唤醒信号可以控制时间寄存器的状态，即，可以易于控制时间寄存器。
在根据第一方面的第八实施形式的时间寄存器的第九可能实施形式中，逻辑电路进一步用于响应于预设信号驱动状态信号，使得在预设信号高时状态信号高。
通过使用此类逻辑电路，预设信号可以用来驱动状态信号，因此提供时间寄存器的简单实施方案。
在根据第一方面的第九实施形式的时间寄存器的第十可能实施形式中，逻辑电路用于驱动状态信号，使得状态信号在保持信号或唤醒信号的上升沿上切换。
通过使用此类逻辑电路，时间寄存器相对于上升信号沿敏感，因此产生时间寄存器的改进的精确性。
在根据第一方面的第八到第十实施形式中的任一实施形式的时间寄存器的第十一可能实施形式中，唤醒信号是取样时钟，且保持信号是量化误差信号。
当唤醒信号是取样时钟且保持信号是量化误差信号时，时间寄存器的保持信号可以应用于TDC的反馈路径中，而唤醒信号可以用来对TDC计时，因此提供高精度TDC。
在根据第一方面的第十一实施形式的时间寄存器的第十二可能实施形式中，在取样时钟上产生所述对输出中的每一个，输出取决于相应输入时钟与量化误差信号之间的时间差。
此类时间寄存器具有输出能够精确地表示输入时钟与量化误差信号之间的时间差的优点，因此，时间寄存器可以用作时间-数字转换器中的高精确度延时单元。
根据第二方面，本发明涉及一种包括第一电路和第二电路的时间寄存器，所述电路中的每一个包括：耦合在电容式负载的第一节点与输出节点之间的三态逆变器，所述三态逆变器包括：耦合在电池电压与第一节点之间的PMOS晶体管；以及串联耦合在第一节点与参考电压之间的第一NMOS晶体管和第二NMOS晶体管，其中PMOS晶体管的控制端子和第一NMOS晶体管的控制端子通过输入信号驱动，第二NMOS晶体管的控制端子通过状态信号驱动，并且其中三态逆变器用于将输入信号与状态信号之间的时间差传播为第一节点处的电压电平。
当在时间-数字转换器(time-to-digital converter，TDC)内应用此类时间寄存器时，时间-数字转换器的精确性可以得到明显改进，具体来说，改进为约1-2ps，也就是说，通过相较于现有方案的数量级得到改进。
在根据第二方面的时间寄存器的第一可能实施形式中，第一电路和第二电路的三态逆变器响应于状态信号和输入信号，用于将第一电路的时间差和第二电路的时间差的差传播为第一电路和第二电路的第一节点处的电压电平的差。
在TDC中使用此类时间寄存器具有可以改进时间-数字转换器精确性的优点。具体来说，可以获得约1-2ps的时间-数字转换器分辨率。
根据第三方面，本发明涉及一种用于时间缓冲的方法，所述方法包括：接收一对输入时钟；通过一对三态逆变器产生一对电平信号；基于所述对电平信号产生一对输出时钟；以及响应于一对状态信号和所述对输入时钟保持电平信号或使电平信号放电。
当在时间-数字转换内应用此类时间缓冲时，时间-数字转换的精确性可以得到明显改进，具体来说，改进为约1-2ps，也就是说，通过相较于现有方案的数量级得到改进。
在根据第三方面的方法的第一可能实施形式中，响应于状态信号和输入时钟产生所述对电平信号，用于将相应输入时钟与相应状态信号之间的一对时间差的时间差传播为电平信号之间的电压差。
通过利用此类响应于状态信号和输入时钟产生电平信号，时间差可以被精确地传播为电压差。
在根据第一方面的第三实施形式的方法的第二可能实施形式中，电平信号之间的电压差与所述对时间差的时间差成正比。
此类时间缓冲提供时间差成比例地转变为电压差的优点，因此改进时间缓冲的精确性以及因此应用此类时间缓冲的时间-数字转换的精确性。
在根据照此第三方面或根据第三方面的任一前述实施形式的方法的第三可能实施形式中，时间缓冲包括电容式负载一对三态逆变器。
此类电容式负载可以易于并且有效地在硬件中实施，例如，通过使用芯片上的集成电路实施。
在根据照此第三方面或根据第三方面的任一前述实施形式的方法的第四可能实施形式中，时间缓冲包括逆变或缓冲三态逆变器的输出。
通过逆变或缓冲三态逆变器的输出，三态逆变器的结果可以得到有效地缓冲，并且三态逆变器准备好下一处理步骤。
在根据照此第三方面或根据第三方面的任一前述实施形式的方法的第五可能实施形式中，时间缓冲包括在输入低时对电平信号预充电。
通过使用此类预充电，可以在输入信号低时容易地产生电平信号。
在根据照此第三方面或根据第三方面的任一前述实施形式的方法的第六可能实施形式中，时间缓冲包括在输入高且状态信号低时保持电平信号。
此类逻辑可以易于实施。
在根据第三方面的第六实施形式的方法的第七可能实施形式中，所述方法包括在输入信号高且状态信号高时使电平信号放电。
通过使用此类放电，可以驱动电平信号的不同信号状态。
在根据第三方面的第六或第七实施形式的方法的第八可能实施形式中，所述方法包括响应于保持信号和唤醒信号驱动状态信号。
通过使用此类驱动保持信号和唤醒信号可以控制时间缓冲的状态，即，可以易于控制时间缓冲。
在根据第三方面的第八实施形式的方法的第九可能实施形式中，所述方法进一步包括响应于预设信号驱动状态信号，使得在预设信号高时状态信号高。
通过使用此类驱动，预设信号可以用来驱动状态信号，因此提供时间缓冲的简单实施方案。
在根据第三方面的第九实施形式的方法的第十可能实施形式中，所述方法包括驱动状态信号，使得状态信号在保持信号或唤醒信号的上升沿上切换。
通过使用此类驱动，时间缓冲相对于上升信号沿敏感，因此产生时间缓冲的改进的精确性。
在根据第一方面的第八到第十实施形式中的任一实施形式的方法的第十一可能实施形式中，唤醒信号是取样时钟，且保持信号是量化误差信号。
当唤醒信号是取样时钟且保持信号是量化误差信号时，时间寄存器的保持信号可以应用于时间-数字转换的反馈路径中，而唤醒信号可以用来对时间-数字转换计时，因此提供高精度时间-数字转换。
在根据第三方面的第十一实施形式的方法的第十二可能实施形式中，在取样时钟上产生所述对输出中的每一个，输出时钟取决于相应输入时钟与量化误差信号之间的时间差。
此类时间缓冲具有输出时钟可以精确地表示输入时钟与量化误差信号之间的时间差的优点，因此，时间缓冲可以用作时间-数字转换中的高精确度延时。
附图说明
本发明的具体实施方式将结合以下附图进行描述，其中：
图1示出了说明根据实施形式的z域中的一般误差反馈结构100的框图；
图2示出了说明根据实施形式的时域中的误差反馈结构200的框图；
图3示出了说明根据实施形式的时间寄存器300的示意图；
图4示出了说明在图3中描绘的时间寄存器300中所使用的信号的波形的简化示意图；以及
图5示出了说明根据实施形式的用于时间缓冲的方法500的示意图。
具体实施方式
以下结合附图进行详细描述，所述附图是描述的一部分，并通过图解说明的方式示出可以实施本发明的具体方面。可以理解的是，在不脱离本发明范围的情况下，可以利用其他方面，并可以做出结构上或逻辑上的改变。因此，以下详细的描述并不当作限定，本发明的范围由所附权利要求书界定。
应理解，结合所描述的方法作出的评论对于用于执行所述方法的对应装置或系统也可以同样适用且反之亦然。例如，如果描述特定方法步骤，对应装置可以包含执行所描述的方法步骤的单元，即使此类单元未在图中明确描述或说明也是如此。此外，应理解，除非以另外的方式具体指出，否则本文中描述的多种示例性方面的特征可以彼此组合。
图1示出了说明根据实施形式的z域中的一般误差反馈结构100的框图。
误差反馈结构100包含第一加法器101、延时单元103、量化器105、数模转换器109和第二加法器107。第一加法器101接收第一输入102处的输入信号(U)以及第一节点108处的量化误差(E)，并且用于从输入信号U中减去误差信号E从而提供传递到延时单元103的第一加法器输出信号104。延时单元103将第一加法器输出信号104延时单位延时，从而提供传递到量化器105和第二加法器107的延时单元输出信号106。量化器105用于在由控制信号114确定的步骤中量化延时单元输出信号106，从而在误差反馈结构100的输出110处提供数字输出信号V。数字输出信号V被传递到数模转换器109，从而提供传递到第二加法器107的模拟输出信号112。第二加法器107从模拟输出信号112中减去延时单元输出信号106，从而在第一节点118处提供量化误差(E)。
误差反馈结构100可以在不使用积分器的情况下获得噪声整形特性，积分器在ΔΣ调制器中是必不可少的组件。图1中示出所述结构的z域模型。此处，通过从DAC 109的输出112中减去内部量化器105的输入106从而以模拟形式获得量化误差E。接着将E反馈回(第一节点108处的)输入，并且输入信号U与E之间的误差经过单位延时103，z-1，所述单位延时的输出106连接到量化器105。z域中的输出信号110为：V＝z-1U+(1-z-1)E，其中，V是数字输出且U是模拟输入。
输入信号U不仅限于电信号，而且还可以呈温度、质量和甚至时间的方式。因此，当通过时间间隔呈现z域的模拟形式时可以实施时域误差反馈结构100，如下文关于图2所描述。
图2示出了说明根据实施形式的在z域中具有时间交错寄存器的误差反馈结构200的框图。时间-数字转换器200包含用于接收时域输入信号Tin的输入202；用于提供数字输出信号Dout的输出206；耦合到输入202并耦合到第一节点208的时间寄存器205；耦合到时间寄存器205用于在输出206处提供数字输出信号Dout的时间量化器207；以及耦合到输出206用于在第一节点208处提供反馈信号E的数字-时间转换器209。可如下文关于图3所描述的实施时间寄存器205。
数字输出信号Dout是时域输入信号Tin的过取样表示。反馈信号E是量化误差信号Qerr。数字-时间转换器209耦合到时间寄存器205，用于响应于数字输出信号Dout延迟时间寄存器205的输出信号204。时间寄存器205组合203时域输入信号Tin与反馈信号E以产生修改的时域输入信号。在图2中，组合203是减法。时间寄存器205将修改的时域输入信号延时取样时钟的至少一个周期。时域输入信号Tin可以包含一对两个输入信号，所述一对两个输入信号可以包含第一数字时钟和第二数字时钟。时域输入信号Tin的值可以对应于第一数字时钟的过渡与第二数字时钟的过渡之间的时间差。
误差反馈结构200对应于上文关于图1描述的误差反馈结构100。然而，单位延时z-1103和执行减法运算的第一加法器101由与减法器203组合的时域寄存器205替代。上文关于图1描述的误差反馈结构100的电压量化器105或内部ADC由子TDC207替代，所述子TDC 207的输入是时间差204或时间间隔而不是电压。类似地，此处使用数字-时间转换器(digital-to-time converter，DTC)209以将数字码转换成时间间隔，所述时间间隔分别被反馈回输入或第一节点208。
与减法器203组合的时域寄存器205可以实施为多个减法器-寄存器装置201，其可以例如通过执行流水线处理而并行地操作。此类并行处理减轻时域寄存器205上的处理负担。替代单个处理任务，可以通过多个减法器-寄存器装置201在相同时刻执行多个处理任务。
由于噪声整形特性，量化噪声被推到高频率，因此使得TDC 200的分辨率取决于装置噪声，例如闪烁/热噪声，而不是量化噪声。因此，TDC 200的分辨率得到了高度改进并且与技术工艺无关。例如，在40nm的CMOS工艺中，逆变器的最小延时为约10ps。
图3示出了说明根据实施形式的时间寄存器300的示意图。时间寄存器300包含：耦合到一对输入时钟IN1、IN2的一对输入345、346；用于产生一对电平信号VC1、VC2的一对三态逆变器301、302；以及耦合到电平信号VC1、VC2用于产生一对输出时钟OUT1、OUT2的一对输出347、348。三态逆变器301、302响应于一对状态信号S1、S2和所述对输入时钟IN1、IN2，用于保持电平信号VC1、VC2或使电平信号VC1、VC2放电。使用第一电路300a以及为第一电路300a的复本的第二电路300b以提供所述信号对的相应信号轨。替代三态逆变器301、302，可以使用执行三态或三状态逻辑的任何其它三态逻辑电路。
三态逆变器301、302响应于状态信号S1、S2和输入时钟IN1、IN2，用于将相应输入时钟IN1、IN2与相应状态信号S1、S2之间的一对时间差T1、T2的时间差传播为电平信号VC1、VC2之间的电压差，如下文关于图4所描述。
电平信号VC1、VC2之间的电压差可以与所述对时间差T1、T2的时间差成正比。时间寄存器300进一步包含用于电容式负载三态逆变器301、302的一对电容C1、C2。电容C1、C2可以包含耦合在第一节点303、304与接地GND之间的寄生电容。时间寄存器300可以包含连接到三态逆变器301、302的逆变器311、312或缓冲器。时间寄存器300可以包含用于在输入345、346低时对电平信号VC1、VC2预充电的充电源VDD。时间寄存器300可以包含用于在输入345、346高且状态信号S1、S2低时保持电平信号VC1、VC2的逻辑电路321、331。
图3的逻辑电路包含触发器321，例如，D触发器，以及驱动触发器321的时钟输入的复用器331(图3中针对第一电路300a所描绘，当然，第二电路300b存在相同逻辑电路)。复用器331将端口343处的Hold信号或端口344处的Awake信号切换到触发器321的时钟输入。复用器331通过触发器321的D输入控制，所述D输入等于触发器321的反相Q输出。触发器321的同相Q输出产生第一状态信号S1。第二状态信号S2通过图3中未描绘的第二电路300b的逻辑电路产生。
逻辑电路321、331用以在输入345、346高且状态信号S1、S2高时使电平信号VC1、VC2放电。逻辑电路321、331用以响应于保持信号Hold1、Hold2和唤醒信号(Awake)驱动状态信号S1、S2。逻辑电路321、331用以响应于预设信号(preset)驱动状态信号S1、S2，使得在预设信号(preset)高时状态信号S1、S2高。逻辑电路321、331用以驱动状态信号S1、S2，使得状态信号S1、S2在保持信号(Hold1、Hold2)或唤醒信号(Awake)的上升沿上切换。唤醒信号(Awake)可以是取样时钟，并且保持信号Hold1、Hold2可以是量化误差信号。
在取样时钟上产生所述对输出347、348中的每一个。输出时钟OUT1、OUT2取决于相应输入时钟IN1、IN2与量化误差信号之间的时间差。
在图3的示例性实施方案中，通过PMOS和NMOS晶体管实现三态逆变器301、302，如下文中所描述。此实施方案提供包含第一电路300a和第二电路300b的时间寄存器300，电路300a、300b中的每一个包含耦合在电容式负载的第一节点303、304与输出节点347、348之间的三态逆变器301、302。三态逆变器301、302包含耦合在电池电压VDD与第一节点303、304之间的PMOS晶体管Mp1；串联耦合在第一节点303、304与参考电压GND之间的第一NMOS晶体管Mn1和第二NMOS晶体管Mn2。PMOS晶体管Mp1的控制端子和第一NMOS晶体管Mn1的控制端子通过输入信号IN1、IN2驱动，并且第二NMOS晶体管Mn2的控制端子通过状态信号S1、S2驱动。三态逆变器301、302将输入信号IN1、IN2与状态信号S1、S2之间的时间差T1、T2传播为第一节点303、304处的电压电平VC1、VC2，如下文关于图4所描述。
第一电路300a和第二电路300b的三态逆变器301、302响应于状态信号S1、S2和输入信号IN1、IN2，用于将第一电路300a的时间差T1和第二电路300b的时间差T2的差传播为第一电路300a和第二电路300b的第一节点303、304处的电压电平VC1、VC2的差，如下文关于图4所描述。
时间寄存器300可以用作如上文关于图2所描述的时间-数字转换器200中在时域寄存器205之一。
图4示出了说明在图3中描绘的时间寄存器300中所使用的信号的波形的简化示意图。
通过图4中的波形阐述具有隐式加法器/减法器的时间寄存器的操作。存在四个主要阶段：预充电、放电、保持模式和残余放电。当输入IN1和IN2初始地低时，负载电容器C1和C2通过PMOS晶体管MP1预充电到VDD。由于预设信号的初始确证，因此触发器321的Q输出(对应于状态信号S1、S2)初始化为高。在上升沿应用于IN1和IN2之后，C1和C2开始通过Mn1和Mn2放电，直到上升沿后续应用于Hold1和Hold2，这将触发器321的Q输出设置为低。
电压VC1和VC2保持稳定，直到触发边沿Awake恢复其放电。接着，IN1和IN2的上升沿被最终传播为输出OUT1和OUT2。换句话说，T1和T2的时间差与VC1和VC2的电压差成正比，因此可以在残余放电的过程期间实现时域减法(或在调换输入时为加法)，这将电压差转换回相应时间间隔。输入-输出的传播延时取决于周期等于1/FS的保持模式的持续时间，因此在z域模型中存在单位延时z-1。对于与TDC的带内噪声相关联的时间微扰的抗扰性，短的放电时间是优选的。此外，单相选通逆变器的使用(驱动C1/C2)消除了由PMOS和NMOS引起的切换错配。因此，大大改进了线性。
图5示出了说明根据实施形式的用于时间缓冲的方法500的示意图。方法500包含501接收一对输入时钟；502通过一对三态逆变器产生一对电平信号；503基于所述对电平信号产生一对输出时钟；以及504响应于一对状态信号和所述对输入时钟保持所述电平信号或使所述电平信号放电。
可以响应于状态信号和输入时钟产生所述对电平信号，用于将相应输入时钟与相应状态信号之间的一对时间差的时间差传播为电平信号之间的电压差。电平信号之间的电压差可以与所述对时间差的时间差成正比。时间缓冲可以包含电容式负载一对三态逆变器。时间缓冲可以包含逆变或缓冲三态逆变器的输出。时间缓冲可以包含在输入低时对电平信号预充电。时间缓冲可以包含在输入高且状态信号低时保持电平信号。方法500可以包含在输入信号高且状态信号高时使电平信号放电。方法500可以包含响应于保持信号和唤醒信号驱动状态信号。方法500可以包含响应于预设信号驱动状态信号，使得在预设信号高时状态信号高。方法500可以包含驱动状态信号，使得状态信号在保持信号或唤醒信号的上升沿上切换。唤醒信号可以是取样时钟，保持信号可以是量化误差信号。所述对输出时钟中的每一个可以在取样时钟上产生，输出时钟可以取决于相应输入时钟与量化误差信号之间的时间差。
方法500可以实施与上文关于图3描述的时间寄存器300相同的功能。
如上文所呈现的时间寄存器可以用于可在PLL中实施的TDC。当此类基于时间寄存器的TDC用于PLL时，频谱中的噪声整形可以影响PLL的带宽的扩宽。
本发明还支持包含计算机可执行代码或计算机可执行指令的计算机程序产品，所述计算机可执行代码或计算机可执行指令在执行时致使至少一个计算机执行本文中所描述的执行和计算步骤，具体来说，如上文关于图5所描述的方法500以及上文关于图1到4所描述的技术。此类计算机程序产品可以包含将程序代码存储于其上以供计算机使用的可读存储媒体。所述程序代码可以执行如上文关于图5所描述的方法500。
尽管本发明的特定特征或方面可能已经仅结合几种实施方案中的一种进行公开，但此类特征或方面可以和其他实施方案中的一个或多个特征或方面相结合，只要对于任何给定或特定的应用是有需要或有利。而且，在一定程度上，术语“包含”、“有”、“具有”或这些词的其他变形在详细的说明书或权利要求书中使用，这类术语和所述术语“包括”是类似的，都是表示包括的含义。同样，术语“示例性地”，“例如”仅表示为示例，而不是最好或最佳的。可以使用术语“耦合”和“连接”及其派生词。应理解，这些术语可以用于指示两个元件彼此协作或交互，而不管两个元件是直接物理或电气接触，还是彼此不直接接触。
尽管本文中已说明和描述了具体方面，但本领域的一般技术人员将了解，多种替代和/或等效实施方案可以在不脱离本发明的范围的情况下替代所示出和描述的具体方面。本申请旨在覆盖本文论述的特定方面的任何修改或变更。
尽管所附下权利要求书中的各元素是借助对应的标签按照特定顺序列举的，除非对权利要求的阐述另有暗示用于实现部分或所有这些元素的特定顺序，否则这些元素并不一定限于以所述特定顺序来实现。
通过以上启示，对于所属领域技术人员来说，许多替代产品、修改及变体是显而易见的。当然，所属领域的技术人员容易意识到除本文所述的应用之外，还存在本发明的众多其它应用。虽然已参考一个或多个特定实施例描述了本发明，但所属领域的技术人员将认识到在不偏离本发明的范围的前提下，仍可对本发明作出许多改变。因此，应理解，只要是在所附权利要求书及其等效文句的范围内，可以用不同于本文具体描述的方式来实践本发明。

Claims (14)

1.一种时间寄存器(300)，其特征在于，包括：
耦合到一对输入时钟(IN1、IN2)的一对输入(345、346)；
用于产生一对电平信号(VC1、VC2)的一对三态逆变器(301、302)；以及
耦合到所述电平信号(VC1、VC2)用于产生一对输出时钟(OUT1、OUT2)的一对输出(347、348)，
其中所述三态逆变器(301、302)响应于一对状态信号(S1、S2)和所述对输入时钟(IN1、IN2)，用于保持所述电平信号(VC1、VC2)或使所述电平信号(VC1、VC2)放电，
所述时间寄存器还包括用于电容式负载所述三态逆变器(301、302)的一对电容(C1、C2)。
2.根据权利要求1所述的时间寄存器(300)，其特征在于，所述三态逆变器(301、302)响应于所述状态信号(S1、S2)和所述输入时钟(IN1、IN2)，用于将所述相应输入时钟(IN1、IN2)与所述相应状态信号(S1、S2)之间的一对时间差(T1、T2)的时间差传播为所述电平信号(VC1、VC2)之间的电压差。
3.根据权利要求2所述的时间寄存器(300)，其特征在于，所述电平信号(VC1、VC2)之间的所述电压差与所述对时间差(T1、T2)的所述时间差成正比。
4.根据权利要求1-3任一所述的时间寄存器(300)，其特征在于，包括连接到所述三态逆变器(301、302)的逆变器(311、312)或缓冲器。
5.根据权利要求1-3任一所述的时间寄存器(300)，其特征在于，包括用于在所述输入(345、346)低时对所述电平信号(VC1、VC2)预充电的充电源(VDD)。
6.根据权利要求1-3任一所述的时间寄存器(300)，其特征在于，包括用于在所述输入(345、346)高且所述状态信号(S1、S2)低时保持所述电平信号(VC1、VC2)的逻辑电路(321、331)。
7.根据权利要求6所述的时间寄存器(300)，其特征在于，所述逻辑电路(321、331)用于在所述输入(345、346)高且所述状态信号(S1、S2)高时使所述电平信号(VC1、VC2)放电。
8.根据权利要求6所述的时间寄存器(300)，其特征在于，所述逻辑电路(321、331)用于响应于保持信号(Hold1、Hold2)和唤醒信号(Awake)驱动所述状态信号(S1、S2)。
9.根据权利要求8所述的时间寄存器(300)，其特征在于，所述逻辑电路(321、331)进一步用于响应于预设信号(preset)驱动所述状态信号(S1、S2)，使得在所述预设信号(preset)高时所述状态信号(S1、S2)高。
10.根据权利要求9所述的时间寄存器(300)，其特征在于，所述逻辑电路(321、331)用于驱动所述状态信号(S1、S2)，使得所述状态信号(S1、S2)在所述保持信号(Hold1、Hold2)或所述唤醒信号(Awake)的上升沿上切换。
11.根据权利要求8中任一所述的时间寄存器(300)，其特征在于，所述唤醒信号(Awake)是取样时钟，并且其中所述保持信号(Hold1、Hold2)是量化误差信号。
12.根据权利要求11所述的时间寄存器(300)，其特征在于，在所述取样时钟上产生所述对输出(347、348)中的每一个，所述输出时钟(OUT1、OUT2)取决于相应输入时钟(IN1、IN2)与所述量化误差信号之间的时间差。
13.一种包括第一电路(300a)和第二电路(300b)的时间寄存器(300)，其特征在于，所述电路(300a、300b)中的每一个包括：
耦合在电容式负载的第一节点(303、304)与输出节点(347、348)之间的三态逆变器(301、302)，所述三态逆变器(301、302)包括：
耦合在电池电压(VDD)与所述第一节点(303、304)之间的PMOS晶体管(Mp1)；以及
串联耦合在所述第一节点(303、304)与参考电压(GND)之间的第一NMOS晶体管(Mn1)和第二NMOS晶体管(Mn2)，
其中所述PMOS晶体管(Mp1)的控制端子和所述第一NMOS晶体管(Mn1)的控制端子通过输入信号(IN1、IN2)驱动，所述第二NMOS晶体管(Mn2)的控制端子通过状态信号(S1、S2)驱动，并且
其中所述三态逆变器(301、302)用于将所述输入信号(IN1、IN2)与所述状态信号(S1、S2)之间的时间差(T1、T2)传播为所述第一节点(303、304)处的电压电平(VC1、VC2)。
14.根据权利要求13所述的时间寄存器(300)，其特征在于，所述第一电路(300a)和所述第二电路(300b)的所述三态逆变器(301、302)响应于所述状态信号(S1、S2)和所述输入信号(IN1、IN2)，用于将所述第一电路(300a)的所述时间差(T1)和所述第二电路(300b)的所述时间差(T2)的差传播为所述第一电路(300a)和所述第二电路(300b)的所述第一节点(303、304)处的所述电压电平(VC1、VC2)的差。
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