CN101009483A

CN101009483A - 数字锁相环及其时钟调整方法

Info

Publication number: CN101009483A
Application number: CN 200610023722
Authority: CN
Inventors: 姜超
Original assignee: QIMA DIGITAL INFORMATION CO Ltd SHANGHAI
Current assignee: QIMA DIGITAL INFORMATION CO Ltd SHANGHAI; Shanghai Magima Digital Information Co Ltd
Priority date: 2006-01-27
Filing date: 2006-01-27
Publication date: 2007-08-01
Anticipated expiration: 2026-01-27
Also published as: CN101009483B

Abstract

一种数字锁相环及其时钟调整方法，锁定模块用于检测延迟输入时钟N个时钟周期需要多少延迟单元(N为大于等于1的整数)；计算模块，根据系统输入的需要输入时钟被延迟的时钟周期数量以及锁定模块检测出的值计算调整输入时钟所需的延迟单元的数量；时钟调整模块，根据计算模块的计算结果对输入时钟进行调整；以及用于控制计算模块和时钟调整模块的控制模块，时钟调整模块包括第一延迟链和第二延迟链，根据计算模块的计算结果选通对应数目的延迟单元，时钟调整模块还包括切换控制模块，用于选择第一延迟链和第二延迟链其中之一的输出作为输出时钟，控制模块根据切换控制模块的选择，对第一延迟链和第二延迟链进行控制，将计算模块的计算结果载入未被选择的延迟链。

Description

数字锁相环及其时钟调整方法

技术领域

本发明涉及一种数字锁相环，尤其涉及一种高精度数字锁相环。本发明还涉及一种数字锁相环的时钟调整方法。

背景技术

数字电视机顶盒中，数字解码芯片接受数字码流，把其中的视频和音频信息分流，分别交给相应的模块处理，这些模块在例如27MHz的时钟下工作。所述的数字码流以等效27MHz的频率(下称码流频率)送进数字解码芯片，但码流频率不可能与解码芯片本身的27MHz频率(下称本地时钟)完全一致，这样就会造成解码芯片内缓存的上溢或下溢。本地时钟快，缓存会被读空，这称为下溢；本地时钟慢，缓存会被数据塞满，这称为上溢。

数字码流含有码流间隔数量的信息，而本地时钟可以通过记数得到，比较这两个值，就可以判断在一定时间间隔内，本地时钟比码流频率快或慢了多少。传统的做法是将调整控制字写入外部压控振荡器来调整本地振荡使其和码流频率同步，但是，这样做的代价是增加了I/O数目，而且压控振荡器比普通振荡器成本高许多。目前有部分产品采用了内部同步的方法，但其精度只能满足低端的要求，而不能满足高精度的要求。

图1揭示了一种现有的数字锁相环结构，该数字锁相环由计数器101、控制逻辑102、第一延迟链103、第二延迟链104及反向器105构成。计数器101比较两个时钟的频率并给出控制字至控制逻辑102，指示应该延迟还是提前当前本地时钟。第一延迟链103及第二延迟链104由相同数目的延迟单元(DelayE1ement)构成，延迟链包含的延迟单元数量是由每个延迟单元能够延迟的时间、当前时钟的一个时钟周期长度以及延迟单元在不同环境下产生的不同延时等因素决定的。例如，每一条延迟链所包含的延迟单元的数量，相当于可延迟当前时钟半个时钟周期，在此情况下，通过第一延迟链103、反向器105及第二延迟链104即可实现延迟当前时钟1/8、2/8、3/8、4/8、5/8、6/8、7/8个时钟周期(以如图1所示的每条延迟链包含4个延迟单元为例)。在实际情况下，任何时钟的高电平和低电平无法做到真正的1∶1，因此，采用反向器的情况下，就会发生占空比的抖动。

随着工作环境变化，延迟单元的延时会随之改变，且浮动幅度可能较大。在SMIC的0.18G Logic工艺下，以由两个与非门组成的延迟单元为例，在HSPICE仿真得到：在125℃、1.62V、SS模型的WORST CASE(最坏情况)下，每个延迟单元的平均延时为0.160751 ns，而在0℃、1.98V、FF模型的Best Case(最佳情况)下，每个延迟单元的平均延时为0.06826 ns。

现有的数字锁相环是结合电路的实际工作环境，取上述两个极限值间的某一个值作为延迟单元的假设延时，并根据这个假设延时判断需要多少个延迟单元进行锁相。延迟链的延时可表达为如下方程式：T＝t*N，其中，T为延迟链的总延时，t为一个延迟单元的假设延时，N为延迟链所使用的延迟单元的数量。

随着工作环境的改变，延迟单元的延时不停地上下浮动，也就是说，延迟单元的实际延时与所述的假设延时之间存在一定的差距。根据上式可知，这个差距越大、实际使用的延迟单元数量越多，那么，所产生的误差就越大。由此可见，现有数字锁相环误差较大，不能满足高精度要求。

延迟单元的延时随着工作环境的改变而浮动的特性现今是无法改变的。因此，要提高数字锁相环的精度，只能通过动态补偿这一途径，即实时监控延迟单元的延时，根据这个实际的延时来计算需要多少个延迟单元。

美国专利第6665230号揭示了一种数字延迟锁环(Digital Delay LockLoop，简写为DDLL)。该DDLL由三部分构成：第一部分为锁定电路，由其检测出延迟当前时钟一个时钟周期需要多少个延迟单元；第二部分为计算电路，根据锁定电路给出的值，计算出按照系统要求延迟当前时钟相应相位需要多少个延迟单元；第三部分为延迟电路，主要包括由多个延迟单元组成的延迟链及其控制电路，根据计算电路得出的值把输入时钟延迟对应的相位。该专利所揭示的技术方案实现了动态补偿，但该方案还有以下两个缺陷：第一，仅有一条延迟链，会因为减少延迟单元导致短暂的时钟重叠，从而使输出时钟产生严重的毛刺；第二，该方案只能用于延迟的相位为固定值的状况。因此，我们需要设计一种具有动态补偿，延迟相位可随需求改变，同时能消除输出时钟毛刺的数字锁相环，以满足现今数字电路高精度的要求。

发明内容

本发明正是针对上述问题作出的。

本发明的第一方面提供一种数字锁相环，用于调整输入时钟，所述数字锁相环包括：

锁定模块，用于检测延迟输入时钟N个时钟周期需要多少延迟单元，N为大于等于1的整数；

计算模块，根据系统输入的需要输入时钟被延迟的时钟周期数量以及所述锁定模块检测出的值计算调整输入时钟所需的延迟单元的数量；

时钟调整模块，根据所述计算模块的计算结果对输入时钟进行调整；以及

用于控制所述计算模块和所述时钟调整模块的控制模块，

其特征在于，

所述时钟调整模块包括第一延迟链和第二延迟链，根据所述计算模块的计算结果选通对应数目的延迟单元，

所述时钟调整模块还包括切换控制模块，用于选择所述第一延迟链和所述第二延迟链其中之一的输出作为输出时钟，

所述控制模块根据所述切换控制模块的选择，对所述第一延迟链和所述第二延迟链进行控制，将所述计算模块的计算结果载入未被选择的延迟链。

本发明的第二方面是如上述第一方面所述的数字锁相环，其特征在于，每个延迟单元利用两个与非门进行延迟。

本发明的第三方面是如上第一方面所述的数字锁相环，其特征在于，所述的数字锁相环用于调整输入时钟使之与数字锁相环所处系统的输入时钟相匹配，其中，所述系统输入的需要输入时钟被延迟的时钟周期数量按固定时间段X以固定数量Y递增或者递减。

本发明的第四方面是如上第一至第三任一方面所述的数字锁相环，其特征在于，所述切换控制模块还具有分别对应于所述第一延迟链和所述第二延迟链的第一缓冲寄存器和第二缓冲寄存器。

本发明的第五方面是如上第四方面所述的数字锁相环，其特征在于，所述切换控制模块还包括切换寄存器，其输入端与可编程计数器的输出端连接，

所述控制模块包括：

第一寄存器，第一寄存器的输入端与所述切换寄存器的一个输出端连接；

第二寄存器，第二寄存器的输入端与第一寄存器的输出端连接；

第三寄存器、第三寄存器的输入端与第二寄存器的输出端连接；

异或门，异或门的第一输入端与第二寄存器的输出端连接，异或门的第二输入端与第三寄存器的输出端连接；以及

载入寄存器，载入寄存器的输入端与异或门的输出端连接，载入寄存器的输出作为所述控制模块控制所述计算模块的控制信号。

本发明的第六方面是如上第五方面所述的数字锁相环，其特征在于，所述控制模块还包括：

第一与门，第一与门的第一输入端连接载入寄存器的输出端；

第二与门，第二与门的第一输入端连接载入寄存器的输出端；

载入控制模块，载入控制模块的第一输出端连接第一与门的第二输入端，载入控制模块的第二输出端连接第二与门的第二输入端，载入控制模块的输入端连接载入寄存器的输出端，

所述第一与门和第二与门的输出作为所述控制模块对所述第一延迟链和所述第二延迟链进行控制的控制信号。

本发明的第七方面是如上第一至第三任一方面所述的的数字锁相环，其特征在于，所述切换控制模块具有可编程计数器，所述可编程计数器具有的预先确定的初始值，在所述数字锁相环开始工作时，所述可编程计数器进行倒计数，以在计数为0时使输出值翻转，从而对所述第一延迟链和第二延迟链进行切换，选择所述第一延迟链和所述第二延迟链中的一条的输出作为输出时钟。

本发明的第八方面提供一种数字锁相环的时钟调整方法，包括以下步骤：

检测延迟输入时钟N个时钟周期所需延迟单元数量的检测步骤，N为大于等于1的整数；

根据系统输入的需要输入时钟被延迟的时钟周期数量以及所述检测步骤检测出的值计算调整输入时钟所需的延迟单元的数量；

根据所述计算步骤的计算结果对输入时钟进行调整的时钟调整步骤；以及

用于控制所述计算步骤和所述时钟调整步骤的控制步骤，

所述时钟调整步骤利用第一延迟链和第二延迟链，根据所述计算步骤的计算结果选通对应数目的延迟单元，所述时钟调整步骤选择所述第一延迟链和所述第二延迟链其中之一的输出作为输出时钟，

所述控制步骤根据所时钟调整步骤的选择，对所述第一延迟链和所述第二延迟链进行控制，将所述计算步骤的计算结果载入未被选择的延迟链。

本发明的第九方面是如上第八方面所述的方法，其特征在于，该方法用于调整输入时钟使之与数字锁相环所处系统的输入时钟匹配，其中，所述输入时钟需要被延迟的时钟周期数量按固定时间段X以固定数量Y递增或递减。

本发明的第十方面是如上第八或第九方面所述的方法，其特征在于，所述时钟调整步骤利用具有预先确定的初始值的可编程计数器，在所述数字锁相环开始工作时，通过所述可编程计数器进行倒计数，以在计数为0时使输出值翻转，从而对所述第一延迟链和第二延迟链进行切换，选择所述第一延迟链和所述第二延迟链中的一条的输出作为输出时钟。

通过本发明，通过两条延迟链间的切换，实现了延迟链的动态补偿以及对本地时钟的调整，在提供高精度数字锁相环的同时防止了本地时钟产生严重的毛刺

附图说明

图1为现有数字锁相环的结构简图。

图2为本发明数字锁相环的结构简图。

图3为本发明锁定延迟链的结构简图。

图4为本发明时钟调整模块的结构简图。

图5为本发明控制模块的结构简图。

具体实施方式

本实施例是通过两条延迟链间的切换，实现延迟链的动态补偿以及对时钟的调整，在提供高精度数字锁相环的同时防止时钟产生严重的毛刺。

本实施例以数字电视解码芯片的应用为例对本发明的数字锁相环进行详细说明。但是，本发明同样可适用于其它需要数字锁相环的场合。数字电视节目的码流以等效于例如27MHz(允许误差范围为27MHz±800Hz)的频率(下称码流频率)送入解码芯片，解码芯片内部某些模块就需要以27MHz的时钟(下称本地时钟)来处理这个码流，但如背景技术部分所述，码流频率与本地时钟频率很可能不完全相同，此时，就要调整本地时钟使之与码流频率相匹配，以防止缓存的上溢或者下溢。在本例中，数字锁相环的作用就在于调整本地时钟(输入于数字锁相环的输入时钟)，使之与码流频率(相当于数字锁相环所处系统的输入时钟)相匹配。但是，本发明的数字锁相环不限于此实施例，而是可适用于任何需要时钟调整的场合，例如美国专利6665230号所示的情况。

图2示出本发明的一个实施例的数字锁相环的结构。该实施例的数字锁相环包括：锁定模块2、控制模块31、计算模块32以及时钟调整模块4。

锁定模块2检测延迟输入时钟N个时钟周期需要多少个延迟单元(N为大于等于1的整数)，其包括锁定延迟链21、锁定寄存器链22及相位检测模块23。锁定模块2的输入时钟频率为378MHz的8分频，即47.25MHz(下称锁定时钟) (这里输入时钟是前述码流频率的整数倍，在本例中为码流频率27MHz的1 4倍)。假如锁定延迟链21的每个延迟单元利用两个与非门进行延迟，则经过计算可以得出：锁定延迟链21需要512个延迟单元，用以保证在任何工作环境下都能延迟锁定时钟一个时钟周期。需要说明的是，本发明不限于上述的378MHz的输入时钟频率以及对其进行8分频，本领域的技术人员可以按照需要采用任何合适的频率和合适的分频，从而可以计算出任何合适的延迟单元的数量，这在本实施例的教示下是显而易见的。

图3为本实施例的锁定延迟链21的结构简图。锁定延迟链21包括512个延迟单元210₀、210₁、……、210₅₁₁(在无需作区分的情况下统称为延迟单元210)，各延迟单元包括相应的第一与非门211₀、211₁、……、211₅₁₁，以及相应的第二与非门212₀、212₁、……、212₅₁₁和相应的第三与非门213₀、213₁、……、213₅₁₁。延迟单元210₀的第一与非门211₀的输出为锁定延迟链21的输出OUT，其第二与非门212₀的第一输入端为锁定延迟链21的输入IN。延迟单元210₅₁₁的第三与非门213₅₁₁的输出与地GND经另一与非门而输出到该延迟单元210₅₁₁的第一与非门211₅₁₁的第一输入端。延迟单元210₁、……、210₅₁₁的各自相应的第一与非门211₁、……、211₅₁₁的输出端与对应的前一延迟单元210₀、210₁、……、210₅₁₀的各自相应的第一与非门211₀、211₁、……、211₅₁₀的第一输入端连接；各延迟单元210₀、210₁、……、210₅₁₁的各自相应的第二与非门212₀、212₁、……、212₅₁₁的输出端分别与当前延迟单元的第一与非门211₀、211₁、……、211₅₁₁的第二输入端连接；延迟单元210₀、……、210₅₁₀的第三与非门213₀、……、213₅₁₀的输出端分别与对应的后一延迟单元210₁、……、210₅₁₁的第二与非门212₁、……、212₅₁₁的第二输入端以及第三与非门213₁、……、213₅₁₁的第一输入端连接；各延迟单元210₀、210₁、……、210₅₁₁的各自的第二与非门的第二输入端及第三与非门的第一输入端分别与锁定寄存器链22中对应的寄存器的输出连接，其中第二与非门的第二输入端及第三与非门的第一输入端的值相反。锁定寄存器链22中的寄存器负责控制对应的延迟单元210₀、210₁、……、210₅₁₁的工作状态。如果锁定模块2只需要一个延迟单元，则将Q₀置1，Q₁-Q₅₁₁置0，如此，锁定时钟只经过第一个延迟单元210₀的第二与非门和第一与非门被输出；如果锁定模块2需要两个延迟单元，则将Q₀和Q₁置1，Q₂-Q₅₁₁置0，如此，锁定时钟经过第一延迟单元210₀的第三与非门、第二延迟单元210₁的第二与非门、第二延迟单元210₁的第一与非门以及第一延迟单元210₀的第一与非门输出，以此类推，每个延迟单元的延迟为两个与非门的延迟。所述的锁定延迟链21的各个延迟单元210₀、210₁、……、210₅₁₁的Q值由锁定寄存器链22控制，也就是说，锁定寄存器链22包含的寄存器数量与锁定延迟链21包含的延迟单元210的数量相同，为一一对应的关系。

相位检测模块23把原始的锁定时钟以及经锁定延迟链21延迟的锁定时钟进行比较，决定是否需要增加或者减少或者保持锁定延迟链21中当前所使用的延迟单元的数量，并把结果送给锁定寄存器链22，通过锁定寄存器链22实现对锁定延迟链21的控制。相位检测模块23的设计可采用美国专利6665230中的图9所示的结构，这里就不再赘述了。

系统通过计数比较码流频率(这里为27MHz)和本地时钟，得出需要如何调整本地时钟的结果。具体而言，就是每隔X个时钟周期需要把本地时钟延迟/提前Y个时钟周期。请再参见图2，输入到时钟调整模块4的时钟(下称调整时钟)频率为189MHz，是锁定时钟频率的4倍，本地时钟频率的7倍。如上所述，采用整数倍有助于提高数字锁相的精度，但是本领域的技术人员可以按照需要采用任何合适的频率，这在本实施例的教示下是显而易见的。此外，本例中调整时钟与锁定模块2的输入时钟不同，但是，也可以是相同的时钟。这里采用不同的本地时钟的倍数，仅仅是用于进一步提高精度而已。在本例中，系统最终把7X和7Y(因为调整时钟是本地时钟的7倍)通过控制模块31送入数字锁相环，用于调整本地时钟。

在本实施例中，把调整时钟的调整幅度平均设定为调整时钟的1/128个时钟周期(128＝2⁷)。因此，在此情况下，计算模块32的设计为：I(延迟锁定时钟一个时钟周期所需延迟单元数量，为9位的二进制数字(512＝2⁹))乘以N(本地时钟过快时以1递增，本地时钟过慢时以1递减，为7位的二进制数字)，然后对这个计算结果进行高7位译码(进行高7位译码的原因如下文所述)，最终得到的结果是：在当前工作状态下，使调整时钟(189MHz)与目标频率(这里为7倍的码流频率)匹配所需要的延迟单元的数量。

时钟调整模块4包括延迟模块41及切换控制模块42。请参见图4，延迟模块41包括第一延迟链411、用于控制第一延迟链411的第一寄存器链413(图2中以A表示)、第二延迟链412及用于控制第二延迟链412的第二寄存器链414(图2中以B表示)。因为调整时钟的频率是锁定时钟的4倍，因此，第一延迟链411以及第二延迟链412只需要128个延迟单元即可保证延迟调整时钟一个时钟周期(因此上文中采用高7位译码)。

切换控制模块42包括可编程计数器421、切换寄存器422、第一缓冲寄存器423、第二缓冲寄存器424、第一开关425、第二开关426、第一切换与非门427、第二切换与非门428及第三切换与非门429。切换寄存器422的输入端与可编程计数器421的输出端连接；切换寄存器422的正相输出端Q与第二缓冲寄存器424的输入端连接，反相输出端！Q与第一缓冲寄存器423的输入端连接；第一缓冲寄存器423的输出端与第一开关425的输入端连接，第二缓冲寄存器424的输出端与第二开关426的输入端连接；第一切换与非门427的第一输入端与第一开关425的输出端连接，第二输入端与第一延迟链411的输出端连接；第二切换与非门的第一输入端与第二开关426的输出端连接，第二输入端与第二延迟链412的输出端连接；第三切换与非门429的第一输入端与第一切换与非门427的输出端连接，第三切换与非门429的第二输入端与第二切换与非门428的输出端连接。第一延迟链411的输出还作为第一缓冲寄存器423、第一开关425的控制端，第二延迟链412的输出还作为第二缓冲寄存器424和第二开关426的控制端，第三切换与非门429的输出输入到可编程计数器421并作为切换寄存器422的控制端。第三切换与非门429的输出还作为时钟调整模块4的输出CLOCK_OUT。

可编程计数器421的初始值由系统给出，在本例的情况下，这个值就是前面所说的7X。而切换寄存器422的初始值为0，也就是说在初始状态下，数字锁相环选择第一延迟链的输出作为输出时钟(可选地是也可以选择第二延迟链，这是切换寄存器的初始值为1)。数字锁相环开始工作时，可编程计数器421就以数字锁相环输出时钟的频率对初始值进行倒计数，当计数为0时，其输出值就做一次翻转，这样数字锁相环就选择第二延迟链412的输出为输出时钟。

参见图5，为本实施例控制模块31的结构简图。控制模块31包括第一寄存器311、第二寄存器312、第三寄存器313、异或门314、载入寄存器315、载入控制模块316、第一与门317及第二与门318。时钟调整模块4中的切换寄存器422的正相输出端Q与第一寄存器311的输入端连接；第一寄存器311的输出端与第二寄存器312的输入端连接；第二寄存器312的输出端与第三寄存器313的输入端连接；异或门314的第一输入端与第二寄存器312的输出端连接，第二输入端与第三寄存器313的输出端连接；异或门314的输出端与载入寄存器315的输入端连接；载入寄存器315的输出端与第一与门317的第一输入端、第二与门318的第一输入端以及载入控制模块316的输入端连接，并作为控制N的信号Enable_N；载入控制模块316的正相输出端口与第一与门317的第二输入端连接，载入控制模块316的反相输出端口与第二与门318的第二输入端连接。第一与门317和第二与门318分别提供用于控制时钟调整模块4的第一寄存器链413和第二寄存器链414的信号Enable_A和Enable_B。

假设当前以第一延迟链411的输出为数字锁相环的输出时钟CLOCK_OUT，那么，第一寄存器311、第二寄存器312及第三寄存器313的状态都是0，因为第二寄存器312和第三寄存器313的状态相同，异或门314的输出也为0。当可编程计数器421计数到0时，切换寄存器422的状态翻转，经过两个时钟周期后，第一寄存器311和第二寄存器312的状态都更新为1，但第三寄存器313的状态仍然为0，此时，异或门314输出1，但这个1的状态只能保持一个时钟周期，随着第三寄存器313的状态更新为1，异或门314的输出又恢复为0。载入寄存器315输出的1同时还是刷新当前需要把输出时钟延迟多少个时钟周期的控制信号，它促使N根据系统的初始化信息加1或者减1，然后由计算模块计算出当前需要的延迟单元的数量。载入控制模块316原先的正相输出为0，当接收到载入寄存器315输出的1时把输出状态翻转，正相输出变为1，此时，第一寄存器链413有一个时钟周期的时间载入计算模块32的计算结果，而第二延迟链414当前的有效延迟单元数量为前一次切换时计算模块32计算出的结果。

下面以流程的方式对本实施例进行描述。首先，系统通过计数比较码流频率和本地时钟频率，根据比较的结果计算出调整本地时钟频率的方案，也就是每隔X个时钟周期(本地时钟)，使本地时钟多延迟Y个(1/(128*7)个)时钟周期(本地时钟)，对调整时钟而言，就是每隔7X个时钟周期(调整时钟)，使调整时钟多延迟1/128个时钟周期(调整时钟)。锁定模块2检测出延迟锁定时钟一个时钟周期所需延迟单元的数量I(9位二进制数)。控制模块31每隔7X个时钟周期(调整时钟)就使N(N为7位二进制数)自加1，并送入计算模块32。计算模块把I与N相乘，取相乘结果的高7位，就得到延迟调整时钟N/128个时钟周期(调整时钟)所需的延迟单元的数量。时钟调整模块4切换延迟链，切换延迟链后，计算模块32把计算结果载入未被选中的延迟链，也就是说，时钟调整模块4当前选中的延迟链所使用的延迟单元的数量为前一次切换时计算出的所需的延迟单元的数量，这样做使时序比较容易控制，且带来的精度误差处于可接受的范围。最后，再把时钟调整模块4的输出时钟进行7分频得到的就是经调整的本地时钟。

另外，需要说明的是调整本地时钟的精度以及时间间隔可根据需求、延迟单元结构以及本地时钟频率而改变。

本发明也可用于如美国专利6665230号所示的调整值为固定的情况。

Claims

1.一种数字锁相环，用于调整输入时钟，所述数字锁相环包括：

用于控制所述计算模块和所述时钟调整模块的控制模块，

其特征在于，

2.如权利要求1所述的数字锁相环，其特征在于，每个延迟单元利用两个与非门进行延迟。

3.如权利要求1所述的数字锁相环，其特征在于，所述的数字锁相环用于调整输入时钟使之与数字锁相环所处系统的输入时钟相匹配，其中，所述系统输入的需要输入时钟被延迟的时钟周期数量按固定时间段X以固定数量Y递增或者递减。

4.如权利要求1至3任一项所述的数字锁相环，其特征在于，所述切换控制模块还具有分别对应于所述第一延迟链和所述第二延迟链的第一缓冲寄存器和第二缓冲寄存器。

5.如权利要求4所述的数字锁相环，其特征在于，所述切换控制模块还包括切换寄存器，其输入端与可编程计数器的输出端连接，

所述控制模块包括：

6.如权利要求5所述的数字锁相环，其特征在于，所述控制模块还包括：

7.如权利要求1至3任一项所述的数字锁相环，其特征在于，所述切换控制模块具有可编程计数器，所述可编程计数器具有的预先确定的初始值，在所述数字锁相环开始工作时，所述可编程计数器进行倒计数，以在计数为0时使输出值翻转，从而对所述第一延迟链和第二延迟链进行切换，选择所述第一延迟链和所述第二延迟链中的一条的输出作为输出时钟。

8.一种数字锁相环的时钟调整方法，包括以下步骤：

用于控制所述计算步骤和所述时钟调整步骤的控制步骤，

9.如权利要求8所述的方法，其特征在于，该方法用于调整输入时钟使之与数字锁相环所处系统的输入时钟匹配，其中，所述输入时钟需要被延迟的时钟周期数量按固定时间段X以固定数量Y递增或递减。

10.如权利要求8或9所述的方法，其特征在于，所述时钟调整步骤利用具有预先确定的初始值的可编程计数器，在所述数字锁相环开始工作时，通过所述可编程计数器进行倒计数，以在计数为0时使输出值翻转，从而对所述第一延迟链和第二延迟链进行切换，选择所述第一延迟链和所述第二延迟链中的一条的输出作为输出时钟。