CN107863960B - 全数字锁相回路中的相位-数字转换器 - Google Patents

Abstract

本发明涉及全数字锁相回路中的相位‑数字转换器。所述相位‑数字转换器包括驱动时间‑数字转换器的相位‑频率转换器。所述时间‑数字转换器确定由所述相位‑频率转换器所输出的相位差的量值和正负号。所述时间‑数字转换器利用分接式延迟线和循环反馈计数器以致使能够测量回路追踪过程所典型的小计时差和回路获取过程所典型的大计时差。所述分接式延迟线准许对参考周期的分数的测量且通过减少对参考时钟的速度的要求而致使所述相位‑数字转换器能够以较低功率操作。

Description

全数字锁相回路中的相位-数字转换器

分案申请的相关信息

本案是分案申请。该分案的母案是申请日为2009年4月14日、申请号为200980113268.3、发明名称为“全数字锁相回路中的相位-数字转换器”的发明专利申请案。

技术领域

本发明涉及电子电路的领域。更特定来说，本发明涉及振荡器和锁相回路(PLL)的领域。

背景技术

相位和频率控制振荡器用于多种电子应用中以提供稳定受控的频率参考。数字装置可使用频率控制振荡器作为用于计时的时钟源，例如作为用于数字微处理器电路的时钟。模拟装置可包括锁相振荡器作为本机振荡器，其用于对射频(RF)信号进行频率转换。相位和频率控制振荡器可为固定频率振荡器或可为使用可编程频率合成器实施的可调谐振荡器。

用于数字装置的频率控制振荡器可以数字方式实施，而用于模拟装置的锁相振荡器可专门使用模拟建置块实施。然而，随着数字电路的操作速度增大，使用数字建置块实施用于传统模拟应用的锁相振荡器的至少若干部分变得更可行。

数字电路的操作速度的改进中的一些可归因于用于制造数字电路的工艺的改进。缩小用于数字集成电路设计中的下伏晶体管的大小的工艺的改进与操作速度的改进有关。CMOS电路可使用亚微米工艺实施，例如90nm、65nm、45nm或35nm工艺。

用于CMOS电路中的电源电压已连续减小，这部分地归因于尺寸的减小且还部分地归因于减少由此类装置所消耗的总功率的要求。在高级CMOS工艺(例如65nm)中，电源电压通常减小到约1.1V。在此低电压下，例如运算放大器和电流反射镜等常规模拟建置块不会较好地工作且难以设计。因此，常规模拟PLL难以用此工艺设计。另外，模拟PLL通常需要大面积以实施滤波功能，而在65nm下，硅单位面积针对较大工艺比裸片面积更昂贵。

数字过程的改进导致对实施例如PLL等传统模拟电路的能力的较大约束。另外，改进的数字过程使传统模拟实施方案更昂贵。需要利用数字域中的工艺改进，同时最小化对传统上使用模拟建置块实施的电路的不利效应。

发明内容

本文中描述一种相位-数字转换器、全数字锁相回路和具有全数字锁相回路的设备。所述相位-数字转换器包括驱动时间-数字转换器的相位-频率转换器。所述时间-数字转换器确定由所述相位-频率转换器所输出的相位差的量值和正负号。所述时间-数字转换器利用分接式延迟线和循环反馈计数器以致使能够测量回路追踪过程所典型的小计时差和回路获取过程所典型的大计时差。所述分接式延迟线准许对参考周期的分数的测量且通过减少对参考时钟的速度的要求而致使所述相位-数字转换器能够以较低功率操作。

PDC可采用参考时钟(FREF)和分数N除法器输出(NDIV)作为输入，且可提供其相位差的数字表示作为输出。PDDC在每FREF边沿更新输出(其中除非有所规定，否则FREF边沿指代上升沿)，且在FREF边沿之后的输出对应于由相位-频率检测器所产生的UP-DOWN信号对(其中涉及先前FREF边沿)。如果UP-DOWN对延伸越过一个以上FREF循环(其将在FREF首先出现(即，开始所述对)的情况下发生，且NDIV边沿不在下一FREF边沿之前出现)，那么相位差在FREF边沿处分解成子分割以使得无UP-DOWN对比TREF(1/FREF)长且每一子分割被视为单独UP-DOWN对。PDC可提供作为计数器的输出和来自分接式延迟线的数字输出。当计数器输出(二进制编码C<0:4>)非零时，延迟线输出(温度计编码(thermometer coded)D<0:47>)可被忽略，因为这是大相位差(>～1.5ns)的状况，其是锁相回路的获取周期所典型的且其中减小的准确性为可接受的。

本发明的方面包括一种相位-数字转换方法。所述方法包括：基于参考时钟和振荡器信号中的一者的较早到达边沿起始第一脉冲；经由延迟线耦合第一脉冲；基于参考时钟和振荡器信号中的一者的较迟到达边沿确定转换终止信号；以及基于第一脉冲的经由延迟线的转变确定在参考时钟与振荡器信号之间的相位差的数字值。

本发明的方面包括一种相位-数字转换方法。所述方法包括：基于振荡器信号的转变和参考时钟的转变产生至少一个相位-频率检测信号；基于所述至少一个相位-频率转换信号产生信号脉冲；以及基于信号脉冲的经由延迟线的转变产生相位差的数字值。

本发明的方面包括一种相位-数字转换方法。所述方法包括：接收振荡器信号；接收参考时钟；基于振荡器信号的转变和参考时钟的转变产生包括UP信号和DOWN信号的至少一个相位-频率检测信号；基于UP信号和DOWN信号产生读取信号；基于UP信号产生第一信号脉冲；基于DOWN信号产生第二脉冲信号；将第一信号脉冲耦合到第一延迟线；将第二脉冲信号耦合到第二延迟线；基于UP信号相对于DOWN信号的转变对第一信号脉冲或第二信号脉冲中的一者的经由其相应延迟线的全转变的数目进行计数；以及基于第一信号脉冲或第二信号脉冲中的一者的经由相应第一延迟线和第二延迟线的数目或部分转变中的至少一者确定相位差的数字值。

本发明的方面包括一种相位-数字转换器，所述相位-数字转换器包括：路径选择多路复用器，其经配置以在第一输入处接收参考时钟信号并在第二输入处接收振荡器信号，且进一步经配置以基于控制输入信号输出参考时钟信号或振荡器信号中的一者；第一脉冲产生器，其具有耦合到路径选择多路复用器的输出的触发输入；回路多路复用器，其经配置以在第一输入处接收脉冲产生器输出并在第二输入处接收经延迟脉冲信号，且经配置以基于回路控制信号输出脉冲产生器输出或经延迟脉冲信号中的一者；延迟线，其耦合到回路多路复用器的输出且经配置以输出经延迟脉冲信号，且进一步经配置以基于转换终止信号的接收而指示分数脉冲转变；以及计数器，其经配置以对由延迟线所输出的脉冲的数目进行计数且经配置以基于转换终止信号的接收而输出所述数目。

本发明的方面包括一种相位-数字转换器，所述相位-数字转换器包括：第一信号处理路径，其经配置以基于脉冲的经由延迟线的分数转变和脉冲的经由延迟线的若干全转变中的至少一者确定在振荡器信号与参考时钟之间的相位差的量值；以及正负号产生器，其经配置以接收振荡器信号和参考时钟且经配置以确定相位差的正负号。

本发明的方面包括一种相位-数字转换器，所述相位-数字转换器包括：相位-频率检测器，其经配置以基于振荡器信号和参考时钟产生UP信号和DOWN信号；脉冲产生器，其耦合到相位-频率检测器且经配置以基于UP信号和DOWN信号中的一者产生脉冲信号；分接式延迟线，其耦合到脉冲产生器；计数器，其经配置以基于延迟线的输出而递增；寄存器，其耦合到分接式延迟线；以及读取控制产生器，其经配置以基于UP信号和DOWN信号产生读取信号，且经配置以将相位差的数字值锁存于寄存器或计数器中的至少一者中。

本发明的方面包括一种相位-数字转换器，所述相位-数字转换器包括：用于基于振荡器信号的转变和参考时钟的转变产生包括UP信号和DOWN信号的相位-频率检测信号的装置；用于基于UP信号和DOWN信号产生转换开始信号和转换停止信号的装置；用于基于UP信号和DOWN信号中的一者产生脉冲的装置；耦合到所述用于产生脉冲的装置的用于延迟的装置；耦合到所述用于延迟的装置的输出的用于计数的装置；以及用于基于开始信号和停止信号且进一步基于所述用于计数的装置的输出和脉冲的经由所述用于延迟的装置的分数转变而将相位差的时间值转换为数字值的装置。

本发明的方面包括一种全数字锁相回路(ADPLL)。所述ADPLL包括：数字控制振荡器(DCO)；数字除法器，其具有耦合到所述DCO的输入和经配置以提供数字分割输出信号的输出；相位-频率检测器，其具有耦合到参考振荡器时钟的第一输入和耦合到数字除法器的输出的第二输入，所述相位-频率检测器经配置以基于数字分割输出信号和参考振荡器时钟产生UP信号和DOWN信号；相位-数字转换器，其具有接收UP信号的第一输入、接收DOWN信号的第二输入和接收参考振荡器时钟的第三输入，所述相位-数字转换器经配置以基于UP信号或DOWN信号中的一者产生脉冲信号且进一步经配置以基于脉冲信号的经由延迟线的全转变和脉冲的经由延迟线的部分转变中的至少一者确定在数字分割输出信号与参考振荡器时钟之间的相位差的数字值；以及数字回路滤波器，其具有耦合到所述相位-数字转换器的输出的输入和耦合到所述DCO的控制输入的输出。

附图说明

当结合图式考虑时，本发明的实施例的特征、目的和优点将从下文所阐述的具体实施方式变得更显而易见，在所述图式中相同元件带有相同参考标号。

图1是具有全数字锁相回路的无线通信装置的一实施例的简化功能框图。

图2是全数字锁相回路的简化功能框图。

图3A到图3B是相位-频率检测器的实施例和正负号产生器的实施例的简化功能框图。

图4A是时间-数字转换器的一实施例的简化功能框图。

图4B是相位-数字转换器的一实施例的简化功能框图。

图5是脉冲产生器的一实施例的简化功能框图。

图6是分接式延迟线的一实施例的简化功能框图。

图7是边沿对准器的一实施例的简化功能框图。

图8是计数器的一实施例的简化功能框图。

图9是计数器的一替代实施例的简化功能框图。

图10是计数器清零产生器的一实施例的简化示意图。

图11是“Sel”控制信号产生器的一实施例的简化示意图。

图12是开始/停止产生器的一实施例的简化示意图。

图13A和图13B说明用于Sel_1和Sel_2信号的产生器的实施例。

图14A和图14B说明用于反馈控制信号的产生器的实施例。

图15是刷新控制产生器的一实施例的简化示意图。

图16是相位-数字转换的方法的一实施例的简化流程图。

图17是时间-数字转换的方法的一实施例的简化流程图。

具体实施方式

本文中描述一种全数字锁相回路(ADPLL)，其在具有减小硅面积和无芯片外组件的数字电路中实施所有PLL功能。数字PLL可以低电源电压工作。本文中所描述的相位-数字转换器(PDC)设计形成实现全数字PLL的主要操作块。

所提议的PDC将模拟相位信息转换为数字字，所述数字字又可馈送到数字信号处理器中。PDC操作以便以精细分辨率和高线性转换输入相位信息，尤其围绕零相位转变点。归因于装置失配，PDC可以不同增益或偏移转换正相位和负相位输入。不同增益或偏移等效于PDC转换传送功能中的非线性。此非线性使总PLL性能降级且操作以增大相位噪声和假信号(spurious)响应。具有PDC的所提议ADPLL以对称拓扑解决非线性。本文中所描述的PDC还覆盖在PLL获取和锁定模式期间的广泛相位输入范围。所提议的ADPLL和特定来说本文中所描述的PDC支持广泛相位输入范围，其通常通过实施有助于较小功率消耗额外开销的边沿再循环计数器而在获取期间出现。

PDC可将相位信号的正负号与量值两者转换为数字字以用于数字信号处理且可用于深亚微米工艺和低电源电压中的全数字PLL中。所提议的PDC可将约为数十纳秒的大相位(宽脉冲)输入与小相位(窄脉冲)输入两者降频转换为数十皮秒。需要对宽相位与窄相位两者的支持以支持不同的PLL操作条件(即，获取和锁定模式)。大相位输入在无功率消耗额外开销的情况下由边沿再循环计数器处理。

PDC通过实施精细延迟线以处理小相位输入且实施边沿再循环计数器以处理大相位输入来处理大输入相位信号与小输入相位信号两者。PDC即使在处理负相位输入与正相位输入两者时也通过具有用于基于振荡器信号和参考时钟所产生的UP信号和DOWN信号的对称拓扑实现高线性。对称部分中的延迟失配通常将引入偏移但并非非线性。DFF(D触发器)中的延迟经测量且从结果减去。另外，例如脉冲产生和刷新控制等其它技术用于PDC中以实现用于ADPLL的稳定状态操作中的总体功能。

确定精细与粗略相位-数字转换以及执行线性的能力准许ADPLL和PDC实施于传统模拟配置中，例如通常需要比在用于数字微处理器应用的振荡器中通常所需的性能高的性能的RF应用。

图1是具有全数字锁相回路的无线通信装置100的一实施例的简化功能框图。无线通信装置100经实施为具有相异发射和接收处理路径的收发器。发射处理路径与接收处理路径中的每一者可实施且利用ADPLL作为本机振荡器电路的一部分。相异的发射和接收振荡器准许全双工操作，其中无线通信装置100同时发射和接收信号。

无线通信装置100包括天线102，其可由发射处理路径与接收处理路径两者共享。天线102将所接收的无线信号耦合到双工器110，所述双工器110可经配置以将来自天线102的接收信号耦合到接收操作路径的剩余部分同时隔离接收路径与发射信号。来自双工器110的接收输出耦合到前端放大器120，其可为(例如)低噪声放大器(LNA)。前端放大器120通常操作以大体上支配总接收器噪声度，且由此通常实施为具有10dB到20dB增益的LNA。来自前端放大器120的输出耦合到接收RF滤波器122。

接收RF滤波器122操作以通过消除或另外衰减所要接收RF操作频带之外的信号来执行RF选择。RF滤波器122可(例如)有助于邻近信道抑制。来自接收RF滤波器122的输出可耦合到频率转换器(此处描绘为混频器130)的RF输入。到混频器130的第二输入由本机振荡器信号驱动，所述本机振荡器信号可由大体上或完全实施于使用高级CMOS工艺(例如，65nm工艺)制造的收发器集成电路180内的第一ADPLL 154产生。

来自混频器130的输出可为基带信号，其耦合到操作以产生基带信号的数字表示的模/数转换器132。数字基带信号耦合到收发器集成电路180的接收输入。收发器集成电路180的接收输入将数字基带信号耦合到接收基带处理器140以用于进一步处理。

收发器集成电路180包括第一ADPLL 154，其与第一频率参考152结合操作以产生第一振荡器信号。第一振荡器信号可用作用于接收频率转译操作的本机振荡器。从第一ADPLL 154输出的第一振荡器信号可耦合到混频器130的LO输入以将接收信号频率转换到基带。

图1中所说明的接收器实施例实施直接转换技术，其中接收RF信号在单一频率转换阶段中转换到基带。当然，无线通信装置100中的接收器不限于任何特定配置且可利用直接转换、超外差(super heterodyne)或某一其它配置。

无线通信装置100可包括互补发射器。发射器可包括在收发器集成电路180中的信号产生部分，其大体上产生发射信号。发射基带处理器160可经配置以与数据源(未图示)介接且可格式化数据以用于后续发射。

发射基带处理器160可经配置以(例如)将发射基带信号提供到调制器170。调制器170可经配置以将基带信号直接调制到第二振荡器信号上。调制器170可为(例如)两点调制器。

第二ADPLL 158结合第二频率参考156可产生第二振荡器信号，其可(例如)在所要发射RF下。尽管第二频率参考156经描绘为与第一频率参考152相异，但第一ADPLL 154与第二ADPLL 158两者可共享同一频率参考(例如，第一频率参考152)。第二ADPLL 158可经配置以接受来自调制器170的调制信号且可将发射信号直接调制到第二振荡器信号上。

来自第二ADPLL 158的输出可耦合到发射RF滤波器192，所述发射RF滤波器192可操作以大体上消除可由第二ADPLL 158所输出的非所要产物，其包括假信号产物和谐波。来自发射RF滤波器192的输出耦合到发射放大器194，所述发射放大器194可替代地称为高功率放大器(HPA)。发射放大器194可具有可变增益或可变增益级且可经配置以将经调制的第二振荡器信号放大到所要发射功率电平。来自发射放大器194的输出耦合到双工器110的发射输入，其中双工器110耦合到天线102。

收发器集成电路180可在在低电源电压(例如，1.1V)上操作的高级亚微米CMOS工艺中实施，且可完全在集成电路上实施第一ADPLL 154和第二ADPLL 158而不需要例如芯片外被动装置、芯片外模拟装置或芯片外振荡器等任何芯片外元件。相对地使用具有远大于相位-数字转换器的相位分辨率的周期的频率参考时钟的能力准许ADPLL 154和158以相对低的电流消耗电平操作，相对低的电流消耗电平转译为相对低的功率消耗。

图2是全数字锁相回路200的简化功能框图。图2的ADPLL 200可为(例如)图1的无线通信装置的第二ADPLL，且可为图1的无线通信装置的第一ADPLL(如果调制部分经省略或另外未使用)。

ADPLL 200包括可变振荡器，其可为数字控制振荡器(DCO)210，所述DCO 210的输出为来自ADPLL 200的相位和频率控制输出。来自DCO 210的输出还耦合到除法器220，其可为(例如)整数除法器或分数除法器。除法器220可经编程或另外控制以提供将DCO 210的输出频率调谐到所要频率的分频比(division ratio)。除法器220的控制信号可(例如)在基带控制器或某一其它处理器(未图示)处经确定。

经分割输出耦合到相位-数字转换器(PDC)230的输入。可为(例如)晶体振荡器的参考振荡器(未图示)耦合到PDC 230的参考输入。

PDC 230包括耦合到时间-数字转换器(TDC)234的相位-频率检测器232。关于其它图更详细地描述PDC 230。大体来说，PDC 230将参考振荡器的相位与经分割输出的相位进行比较且提供指示相位差的数字值。来自PDC 230的输出可经表示(例如)为正负号和量值、为2的补数值或为某一其它数字格式。从PDC 230输出的数字值耦合到可实施为数字回路滤波器的回路滤波器240。来自回路滤波器240的输出耦合到信号组合器250(此处描绘为信号求和器)的第一输入。

信号组合器250实施为调制电路的一部分且可从不需要调制的那些ADPLL 200配置省略。来自组合器250的输出耦合到DCO 210的控制输入。

调制电路经配置以实施两点调制。两点调制器260经配置以从发射数据源(未图示)接收例如发射基带信号等发射信号。两点调制器260处理发射信号且驱动ADPLL 200中的闭合回路和开放回路调制输入。

两点调制器260的输出耦合到德耳塔-西格玛(δ-∑)调制器(DSM)264，其驱动分数除法器以实施ADPLL 200的闭合回路调制。两点调制器260的输出还驱动定标器262，其驱动到组合器250的第二输入以引入ADPLL 200输出的开放回路调制。定标器262可经配置以补偿DCO 210的增益。然而，定标器262的值不需要与DCO 210的增益有关且可经配置以提供结合两点调制器260的输出操作的增益以提供所要调制。

图3A是耦合到正负号产生器320的相位-频率检测器232的一实施例的简化功能框图。相位-频率检测器232可为(例如)图2的ADPLL的相位-频率检测器。从正负号产生器320输出的正负号位可指示(例如)到相位-频率检测器232的除法器输入领先于还是滞后于来自参考振荡器的参考时钟。

相位-频率检测器232可实施为UP/DOWN计数器控制器。尽管UP和DOWN输出可用于驱动到UP/DOWN计数器的相应输入，但因此得名。尽管本文中描述为PDC的一部分的时间-数字转换器不利用UP和DOWN计数，但其可有助于参考PFD 232的输出以作为UP和DOWN输出信号以准许对使用UP/DOWN计数器的实施方案的比较。当然，标记UP和DOWN为任意的且PFD232输出可经标记为第一输出和第二输出或由某一其它有区别的名称标记。

PFD 232包括两个D触发器(DFF)312和314，其具有耦合到D输入中的每一者的高输入值Vdd。所述两个DFF 312与314均经描述为经触发的上升沿，但可经重新配置以利用上升沿触发器与下降沿触发器的任何组合。

PFD 232在到第一DFF 312的时钟输入处从耦合到DCO的分频器接收经分割信号NDIV。第一DFF 312对到Q输出的Vdd值进行计时以在NDIV信号的上升沿处输出有效高DOWN信号。类似地，第二DFF 314在时钟输入处接收参考时钟FREF，且对到Q输出的Vdd值进行计时以在FREF信号的上升沿处输出有效高UP信号。

两输入与门(AND gate)318具有从第一DFF 312耦合到Q输出的第一输入和从第二DFF 314耦合到Q输出的第二输入。与门318的输出耦合到第一DFF 312和第二DFF 314的重设输入。与门318操作以在每一UP/DOWN对之后重设DFF 312与314两者。

正负号产生器320对来自PFD 232的UP和DOWN输出以及FREF信号操作。然而，正负号产生器320还可经重新配置以操作以使用NDIV信号。

来自正负号产生器320的输出指示哪一输入(UP或DOWN)首先到达正负号产生器320。来自PFD 232的DOWN输出耦合到第一正负号DFF 322的D输入，且来自PFD 232的UP输出耦合到第一正负号DFF 322的时钟。来自PFD 232的DOWN输出由UP信号的上升沿取样以指示当前UP/DOWN对的正负号。

UP/DOWN对的正负号由参考时钟FREF所计时的第二正负号触发器324读取。来自第二正负号DFF 324的Q输出指示系统的正负号输出。“正负号”输出指示其中涉及先前FREF边沿的UP/DOWN对的正负号。使用“UP”对“DOWN”进行取样的原因在于“UP”边沿随每一FREF边沿而出现，而“DOWN”信号不具有此可预测性。如果UP/DOWN对的持续时间比一个FREF周期长，那么不存在随每一FREF边沿发生的“UP”边沿。但在此情形下，属于宽相位差的每一FREF周期的正负号与在当前相位差开始时的正负号相同。因此，第一正负号DFF 322的输出将为在每一FREF边沿处由第二正负号DFF 324读取的正确正负号。

图3B是正负号产生器320的替代实施例，其不依赖于相位-频率检测器而是替代地直接从到相位-数字转换器的两个输入FREF和NDIV确定正负号。

图3B的正负号产生器320实施例包括D触发器(DFF)330和或门332。参考时钟信号FREF耦合到到DFF 330的D输入。来自耦合到DCO的分频器的经分割信号(NDIV)耦合到DFF330的反相D输入(/D)。DFF 330的输出指示正负号。

参考时钟信号FREF还耦合到逻辑或门332的第一输入。经分割信号NDIV耦合到逻辑或门332的第二输入。来自或门332的输出耦合到DFF 330的时钟输入。因此，FREF或NDIV信号中的较早者对DFF 330进行计时。到DFF 330的输入有效地作为差动输入信号操作，所述差动输入信号在时钟边沿处的相位指示正负号。

图4A是时间-数字转换器400的量值转换器部分的一实施例的简化功能框图。量值转换器部分400可与图3A的正负号产生器和PFD结合使用以实施例如图2的相位-数字转换器等相位-数字转换器。时间-数字转换器的量值转换器部分400可实施于(例如)图2的PDC内，以便促进具有低电流要求的ADPLL的实施且仍提供高相位分辨率。

量值转换器部分400包括对称处理路径，第一处理路径由来自PFD的UP信号触发且第二处理路径由来自PFD的DOWN信号触发。来自第一处理路径或第二处理路径中的一者的结果基于选择处理而针对量值选择。

第一处理路径包括第一控制多路复用器410-1，所述第一控制多路复用器410-1用于初始化处理路径。第一处理路径包括刷新多路复用器412-1，其将UP信号或预定信号中的一者选择性地耦合到处理路径。在图4A的实施例中，刷新多路复用器412-1将低或零值选择性地耦合到处理路径，以便刷新掉处理路径的先前内容以确保处理路径在已知状态下开始。在时间-数字转换期间，刷新多路复用器412-1将UP信号耦合到处理路径。

来自刷新多路复用器412-1的输出耦合到反馈控制多路复用器414-1的输入，所述反馈控制多路复用器414-1操作以选择性地反馈已横穿处理路径中的整个延迟的脉冲。反馈控制多路复用器414-1最初选择刷新多路复用器412-1输出且在时间-数字转换已完成的情况下选择反馈脉冲。

来自控制多路复用器410-1的输出耦合到脉冲产生器420-1的控制输入。脉冲产生器420-1的输出耦合到边沿对准器430-1，所述边沿对准器430-1操作以大体上对准来自脉冲产生器420-1的脉冲输出的上升沿和下降沿的计时。

边沿对准器430-1经描绘为产生耦合到延迟线440-1的差动输出。延迟线440-1将预定固定延迟引入到由脉冲产生器420-1输出且在边沿对准器430-1中对准的脉冲信号。

延迟线440-1可经配置为分接式延迟线，且分接式延迟线的每一分接头可耦合到第一路径选择多路复用器450。第一路径选择多路复用器450将第一处理路径或第二处理路径差动分接式延迟线分接头值中的一者选择性地投送到提取寄存器460。提取寄存器460的输出表示经由延迟线的分数延迟。

延迟线440-1可经配置以输出单端经延迟脉冲信号。来自延迟线440-1的单端输出表示投送到反馈控制多路复用器414-1的第二输入的反馈脉冲。

来自延迟线440-1的单端输出还耦合到第二路径选择多路复用器452，所述第二路径选择多路复用器452将第一处理路径或第二处理路径中的一者选择性地投送到计数器启用多路复用器454的输入。计数器启用多路复用器454将启用信号输出到计数器470，所述计数器470操作以对脉冲的经由延迟线的全延迟转变的数目进行计数。

第二处理路径大体上等同于第一处理路径而配置。第二控制多路复用器410-2包括第二刷新多路复用器412-2，其具有耦合PFD以接收DOWN信号的一个输入和经配置以接收低逻辑电平的第二输入。第二刷新多路复用器412-2的输出耦合到第二反馈控制多路复用器414-2，所述第二反馈控制多路复用器414-2将来自第二刷新多路复用器412-2的输出或经延迟脉冲信号选择性地耦合到其输出。

来自第二反馈控制多路复用器414-2的输出耦合到第二脉冲产生器420-2的触发输入。来自第二脉冲产生器420-2的脉冲输出耦合到第二边沿对准器430-2。第二边沿对准器430-2的输出耦合到第二延迟线440-2。

来自第二延迟线440-2的单端输出反馈到第二反馈控制多路复用器414-2。第二延迟线440-2中的分接头耦合到第一路径选择多路复用器450的第二输入。类似地，单端延迟脉冲耦合到第二路径选择多路复用器452的第二输入。

在UP与DOWN两者均变高(其指示UP-DOWN对的结束)之后，刷新信号在短周期内变低，从而允许零进入延迟线中。此动作将延迟线清零且重设其以用于下一测量。

反馈控制：“FB-U_ctrl”用于输入“UP”的电路分支且“FB-D_ctrl”用于输入“DOWN”的电路分支。无论哪一输入(UP或DOWN)首先出现，其反馈控制信号均变高，从而允许脉冲再循环。反馈控制信号在UP-DOWN对完成时变低。

在第一路径选择多路复用器450的控制输入处的Sel信号控制将读取哪一延迟线。如果UP在DOWN之前出现，那么UP输入的延迟线的输出连接到提取寄存器460，且如果DOWN领先于UP则为相反方式。

如果UP领先于DOWN，那么Sel_1控制信号允许FB-U穿过其控制的第二路径选择多路复用器452，且如果DOWN领先于UP则允许FB-D穿过其控制的第二路径选择多路复用器452。

Sel_2信号随由UP或DOWN中的较早者|UP-DOWN|所触发的开始信号而变高，从而允许选定延迟脉冲进入计数器470中。Sel_2信号变低，由此阻断脉冲，且其上升沿意味着UP-DOWN对的结束。因此，在某种意义上，其在需要时启用计数器470。

在操作中，第一处理路径与第二处理路径两者由来自PFC的相应UP和DOWN信号触发。在每一处理路径处的触发信号触发脉冲产生器。来自脉冲产生器的脉冲耦合到分接式延迟线。来自分接式延迟线的输出反馈到脉冲产生器的触发输入，以使得经延迟脉冲操作以重新触发脉冲产生器。脉冲的经由延迟线的每一全转变递增计数器。在转换周期结束时，总延迟可经确定为计数器的值乘以延迟线延迟加上脉冲的经由延迟线的分数转变(其可通过检查分接式延迟线的分接头来确定)。选择器控制器确定计数器和分接式延迟寄存器是否存储来自第一处理路径或第二处理路径的值。

在TDC 400中，在UP-DOWN对开始之前，“刷新”和“反馈”控制信号经控制以使得其控制的多路复用器将使“UP”和“DOWN”输入穿过以刷新掉延迟线440-1和440-2的内容且重设计数器470。

响应于“UP”和“DOWN”的上升沿，相应脉冲产生器(PG)420-1和420-2产生固定持续时间的脉冲，其独立于UP或DOWN高周期。此脉冲接着经过相应边沿对准器(EA)430-1和430-2，所述边沿对准器430-1和430-2时间对准其输出处的上升沿和下降沿。上升沿和下降沿用于差动延迟线内以用于相位差测量。在边沿对准之后，脉冲进入延迟线440-1或440-2中以用于量值测量。

无论哪一输入(UP或DOWN)首先出现，其相应反馈控制信号均在上升沿穿过反馈多路复用器414-1或414-2之后变高。然而，对应于较迟到达的输入的反馈控制信号即使在其上升沿到达之后仍保持低。因此，仅允许首先到达的脉冲穿过延迟线且在相位差大于延迟线时间长度的情况下返回。较迟到达脉冲(UP或DOWN)用于读取领先信号的延迟线且因此不需要被允许返回。

首先到达的输入的延迟线440-1或440-2的脉冲输出经由“Sel_1”和“Sel_2”所控制的多路复用器452和454连接到计数器470输入。如果相位差大于全延迟线持续时间，那么出自延迟线440-1或440-2的经延迟脉冲进入计数器470中从而递增其计数。此经延迟的脉冲还返回且再次穿过其相应延迟线440-1或440-2。在图4A的实施例中，经延迟的脉冲重新触发脉冲产生器。此循环重复直到第二UP或DOWN输入到达为止。第二输入意味着当前UP-DOWN对的结束且控制信号“Sel_2”变低，从而阻断计数器的输入。在此瞬间，相关延迟线也可由较迟到达的输入读取，且其状态存储于触发器或延迟线中的其它寄存器中。

当下一UP-DOWN对开始时，计数器读数存储于触发器的中间层中且其在随后FREF边沿处从那里被读取。“Sel”控制信号将选定延迟线输出(触发器输出)连接到提取寄存器460。提取寄存器460可为(例如)由读取延迟线输出的FREF计时的触发器群组。因此，在每一FREF边沿处，TDC 400输出C<0:4>且D<0:47>被更新。

选择控制器480可被实施为一个或一个以上模块，其经配置以基于UP、DOWN和FREF信号产生各种控制信号。图11到图15包括选择控制器280内的模块的一些实例。

图4B是(例如)可用于图2的ADPLL中的相位-数字转换器230的替代实施例的简化功能框图。图4B的相位-数字转换器230实施例类似于图4A的量值转换器400。然而，图4B的相位-频率转换器230可经配置以大体上执行整个相位-数字转换过程，而不需要相位-频率转换器且不需要对称处理路径。第一信号处理路径包括确定在由第二处理路径所界定的时间周期期间相位差的数字值的元件。

为清晰起见已省略图4B的相位-频率转换器230的一些部分。举例来说，用于刷新延迟线440的硬件被省略，但可类似于图4A中所说明的硬件。类似地，与读取延迟线440的状态相关联的硬件从框图省略，但可大体上类似于经展示用于图4A的量值转换器的配置。

图4B的相位-数字转换器(PDC)230包括单一延迟路径和反馈路径。PDC 230以与图4A中所说明的转换器几乎相同的方式但在无对称路径的情况下确定数字值。计数器470存储指示脉冲的经由延迟线的全转变的数目的计数值，且从延迟线值读取的值指示脉冲的经由延迟线440的转变的分数部分。

PDC 230包括第一固定延迟490-1和第二固定延迟490-2，其操作以分别延迟参考时钟和经分割信号。固定延迟490-1和490-2用于引入轻微延迟，其准许用于控制经由两个信号处理路径的信号选择的正负号值的处理。来自固定延迟490-1和490-2的输出耦合到第一路径选择多路复用器416-1的输入和第二路径选择多路复用器416-2的输入。

第一处理路径包括第一路径选择多路复用器416-1。第一路径选择多路复用器416-1的输出大体上为首先到达信号转变，而不管起源于参考时钟还是经分割信号。来自第一路径选择多路复用器416-1的输出耦合到第一脉冲产生器420-1的输入。第一脉冲产生器420-1的输出耦合到回路多路复用器492的第一输入，所述回路多路复用器492经配置以选择脉冲产生器输出或经延迟脉冲输出中的对应于来自延迟线440的输出的一者。

回路多路复用器492的输出耦合到延迟线440。延迟线440将经延迟的脉冲输出耦合到计数器470的输入。来自延迟线440的每一脉冲输出递增计数器470中的计数值。延迟线440将经延迟的脉冲输出耦合到回路多路复用器492的第二输入。

回路多路复用器492最初经配置以在每一PDC转换循环开始时选择第一脉冲产生器420-1输出。在经由回路多路复用器492的初始脉冲转变之后，控制由回路多路复用器492所选择的输入的回路控制信号控制回路多路复用器492选择第二反馈输入。回路多路复用器492继续选择反馈输入直到转换循环的终止为止，如由第二处理路径所指示。

到第二路径选择多路复用器416-2的输入相对于到第一路径选择多路复用器416-1的输入而颠倒。多路复用器416-1与416-2两者的信号选择控制耦合到正负号信号。因此，第二处理路径中的第二路径选择多路复用器416-2操作以选择第二到达信号。

来自第二路径选择多路复用器416-2的输出耦合到第二脉冲产生器420-2的输入。第二脉冲产生器420-2的输出耦合到转换控制多路复用器494的第一输入。转换控制多路复用器494的输出耦合到延迟线440的读取输入以及计数器470的时钟或寄存器输入。

来自转换控制多路复用器494的输出的低到高转变为指示转换循环的结束的转换终止信号，且可操作以对到寄存器的分接式延迟线值进行计时且对到寄存器的计数器470值进行计时。

转换控制多路复用器494最初经配置以在每一PDC转换循环开始时选择例如低值或零值等预定值。一旦第一处理路径中的脉冲产生器输出已进入延迟线440，转换控制多路复用器494就操作以基于回路控制信号选择来自第二脉冲产生器420-2的输出。第二脉冲产生器420-2和转换控制多路复用器494的使用还有助于使由控制信号所经历的传播延迟与第一信号处理路径中的初始信号的传播延迟匹配。

在转换循环终止时，相位差的数字值由计数器值和来自分接式延迟线440的值给定。计数器值指示脉冲的经由延迟线的全转变的数目且分接式延迟线440的值指示脉冲的经由延迟线440的分数转变。

图5是脉冲产生器420的一实施例的简化功能框图，所述脉冲产生器420可用于图4A的TDC或图4B的PDC中。脉冲产生器420经配置以响应于其输入处的上升沿产生固定宽度的脉冲。脉冲的宽度可经配置以实质上为小于延迟线的全延迟的任何宽度。图5的脉冲产生器420经配置以提供约150pS的窄脉冲宽度。其它脉冲产生器配置可经配置以提供约370pS或某一其它持续时间的脉冲宽度。

脉冲产生器420包括第一反相器510，其具有耦合到脉冲产生器420输入的输入。p型FET 520的源极和n型FET 540的源极也耦合到脉冲产生器420输入。

来自第一反相器510的输出耦合到第二反相器512的输入。来自第一反相器510的输出还耦合到n型FET 540的栅极。来自第二反相器512的输出耦合到p型FET 520的栅极且耦合到具有耦合到接地或电压返回的源极的下拉FET 530的栅极。p型FET 520、n型FET 540和下拉FET 530的漏极共享共同连接且对脉冲产生器420的输出为共同的。

从初始低状态开始，p型FET 520不导电，下拉FET 530不导电，且n型FET 540导电，借此将低输入状态耦合且加强到输出。

在输入信号的上升沿处，第一反相器510在传播延迟之后将其输出转变为低状态。这在n型FET 540上产生负栅极源极电位，借此将其转变为高阻抗状态。

p型FET 520在信号传播穿过第二反相器512之前经历负栅极源极电位。在此时间周期期间，p型FET 520导电且将高输入电平耦合到输出。

第一反相器510到低状态的转变使得第二反相器512的输出在传播延迟之后转变到高状态。当第二反相器512的输出转变为高时，在p型FET 520的栅极处的电压增大，借此切断p型FET 520的传导。第二反相器512的输出到高状态的转变还使得下拉FET 530导电，借此下拉输出且提供从输出到接地的路径以防止浮动输出。

在输入处从高状态到低状态的转变不引起在脉冲产生器420的输出处的任何状态改变，但使得下拉FET 530转变到高阻抗状态。然而，n型FET转变到导电状态，借此提供用于脉冲产生器420输出的下拉路径。

图6是分接式延迟线600的一部分的一实施例的简化功能框图。分接式延迟线600的所述部分可为(例如)图4A的TDC中的延迟线的一部分。

延迟线600可经配置有三个输入。所述输入中的两者对应于耦合到延迟元件的链的差动输入。第三输入接收“读取”信号，其到达后便锁存延迟链的状态。延迟元件的状态稍后可在FREF边沿处被读取到或另外锁存到提取寄存器块中。

图6的延迟线600具有22ps的分辨率，其几乎与在65nm CMOS工艺中可获得的最小逻辑电平再生延迟相同且其又大体上与本地反相器(native inverter)的传播延迟相同。此延迟分辨率大体上为经由缓冲器的最小延迟的一半，所述缓冲器通常由两个反相器构成。为了能够得到归因于将反相器而非缓冲器用作延迟元件的分辨率改进，应匹配其偶数-奇数特性，即上升时间和下降时间应为相同的。

延迟链610使用串联配置的平衡反相器(例如，612a、612b)来实施。延迟链610使用两个平行反相器链实施。反相器链交替地由差动触发器(例如，662-k)以非常窄(～2ps)且平衡的亚稳定性窗口读取。在奇数个反相器之后的第k个D触发器662-k具有耦合到第一反相器链的D输入和耦合到第二平行反相器链上的对应点的D-输入。第(k+1)个D触发器662-(k+1)具有耦合到在第(k+1)个反相器612-(k+1)之后的第二平行反相器链的D输入和耦合到在第(k+1)个反相器613-(k+1)之后的第一反相器链的D-输入。以此方式，来自每一D-触发器(例如，662-k、662-(k+1)、662-(k+2))的已寄存输出具有相同极性且使在每一延迟元件之后的延迟线610呈分接式。

延迟线610可经配置有48个元件(跨越两个平行延迟链的总共96个反相器)和由此大约1ns的标称时间周期。两个此类延迟线610由PDC使用。在延迟线中的一者中，由UP信号触发的脉冲穿过延迟链且DOWN信号在到达后便对触发器进行计时且读取延迟链状态，而在另一延迟线中，由DOWN信号触发的脉冲穿过延迟链且UP信号对触发器(例如，662)进行计时。

选择控制器确定UP信号和DOWN信号中的哪一者首先到达，且控制相关延迟线(触发器从其读取相关延迟)。由延迟线呈现到“UP”和“DOWN”信号的负载不视正负号而定。因此，归因于在“UP”和“DOWN”延迟线610的另外等同路径中的任何不理想性的任何时间失配表现为输出处的简单的时间偏移，所述情况可能不影响相位锁定。

然而，如果使用仅一个延迟线且视其到达序列“UP”和“DOWN”而定，脉冲经投送到单一延迟链610，那么在正负号相依投送确定延迟线输入之后归因于不理想性的时间失配将转译为非线性。在正负号相依投送之后的失配将传送功能改变为具有在起源处表示为跳越或偏移的非线性的功能。

图7是例如用于图3A的TDC中的边沿对准器的边沿对准器430的一实施例的简化功能框图。

边沿对准器430采用具有转变时间具有小差(～30ps)的上升沿和下降沿的差动信号且提供边沿对准输出，其中上升沿和下降沿经对准。

边沿对准器430包括平行反相器路径，信号的交叉耦合在特定反相器输出之后以使上升和下降延迟均衡。用于每一反相器链中的反相器的大小可沿链逐渐增加以准许边沿对准器430的输出驱动将呈现大负载的缓冲器。在图7的实施例中，封闭于矩形中的部分为进行边沿对准工作的单元。为获得更好结果已使用两个此类块。第二边沿对准块可具有较大晶体管以沿链逐渐增加驱动能力。

图8是计数器800的一实施例的简化功能框图。计数器800经配置为五位计数器且包括触发器810-1到810-5的串联配置。每一触发器(例如，810-1)将其反相输出连接回到D输入。另外，来自每一触发器(例如，810-1)的输出对下一触发器进行计时，例如来自DFF810-1的输出对DFF 810-2进行计时。

清零控制信号在下一计数循环开始之前重设计数器800。在图9中所说明的替代实施例中，清零控制信号在计数器470输出存储于触发器的另一层中之后出现。计数循环的开始与FREF边沿无关，因为其可由NDIV边沿触发。在所述状况下，先前计数器输出应在新循环开始之前经存储以防止计数器值丢失。因此，计数器800读数在下一循环开始之前存储于触发器(未图示)上，其在随后FREF边沿处由触发器的另一层从那里读取。

图9是具有触发器的多个层且可用作图4A的TDC中的计数器的计数器470的替代实施例的简化功能框图。

当新UP-DOWN对开始时，在“Counter_clear”处的脉冲跟随，其将计数器输出存储于触发器910-1到910-5的第一层上，且将计数器800清零。稍后在FREF边沿到达之后，来自触发器910-1到910-5的此层的输出存储于触发器920-1到920-5的第二层上。触发器920-1到920-5的第二层由DXO计时，所述DXO可为参考时钟FREF的延迟型式。举例来说，经延迟的参考时钟DXO可通过使FREF延迟三个触发器clk-到-Q延迟来实施。

使用经延迟的时钟为优选的以解决UP-DOWN对以FREF开始的情形。在“Counter_clear”处的脉冲跟随此FREF边沿且在触发器910-1到910-5的第一层处输出的信号可为旧的且并非在FREF边沿处更新的值。

图10是在在每一TDC转换操作之前将计数器清零的过程中使用的计数器清零产生器1000的一实施例的简化示意图。计数器清零产生器1000包括具有第一缓冲器1012的第一D触发器1010，缓冲器1012输入耦合到第一D触发器1010的Q输出且缓冲器1012输出耦合到第一D触发器1010的重设输入。D输入经拉高。时钟输入耦合到参考振荡器FREF。第一D触发器1010由此经配置以在FREF的每一上升沿处产生一脉冲。

来自第一D触发器1010的Q输出还耦合到第二D触发器1020的时钟输入。第二D触发器1020的D输入从PFD接收UP信号。第二D触发器1020的Q输出连接到第二缓冲器1022的输入。第二缓冲器1022的输出连接到第二D触发器1020的重设输入。

第一或门在其输入处接收UP和DOWN信号且输出所述两个信号的逻辑或。第一或门1030的输出触发第一脉冲产生器1042，其输出耦合到第二或门1050的输入。

第二D触发器1020的Q输出触发第二脉冲产生器1044，其输出耦合到第二或门1050的第二输入。第二或门的输出为计数器清零信号。

计数器清零产生器1000在每一UP-DOWN对开始之后产生一脉冲。如果此对归因于在UP或DOWN处的上升沿而开始，那么脉冲在脉冲产生器P1处产生，其引起所需的脉冲。然而，如果此UP-DOWN对由于先前FREF循环中的活动性而存在，那么将不存在在P1处所产生的脉冲，因为在其之前的第一或门1030的输出已为高的。在此状况下，在P2处来自第二脉冲产生器1044的脉冲经产生。在此情形下，“UP”在先前FREF边沿处变高且其后一直如此。在当前FREF边沿处，“UP”应为高的。在FREF边沿之后，第一D触发器1010的输出变高且接着稍后经重设短周期(有效地在其输出处产生脉冲)。此脉冲对“UP”进行取样且如果其为高则其将在P2处且在“Counter_clear”处从第二脉冲产生器1044产生脉冲。在对“UP”进行取样之前使FREF边沿延迟一个clk-到-Q延迟的原因是避免在NDIV在FREF之前但非常接近于其到达的情形下的脉冲产生。在此状况下，使FREF延迟将给予UP时间以变低。然而，使用未延迟FREF将不引起如明显在相位差较大的此情形(例如，获取周期)中的大量误差且准确性对于所述应用来说仍是足够的。

图11是“Sel”控制信号产生器的一实施例的简化示意图。DOWN信号耦合到第一D触发器DFF 1，1110的D输入，而UP信号连接到时钟输入。来自DFF 1 1110的Q输出耦合到第二D触发器DFF 2，1120的D输入。反相器1130使参考时钟FREF反相且将反相信号耦合到DFF 21120的时钟输入。

Sel信号在FREF的每一下降沿经更新。因此，Sel信号在其期望用于的FREF边沿之前的一半的参考时钟周期TREF内可用。信号保持有效，直到一半TREF持续时间过去为止。如果“UP”领先于“DOWN”，那么来自DFF 1 1110的输出在FREF边沿之后几皮秒为高(“UP”和FREF同步)，且在此事件之后下降FREF边沿将把此值锁存于DFF 2 1120上，所述值将在下一FREF边沿处用作“Sel”。

图12是开始/停止产生器1200的一实施例的简化示意图，所述产生器的开始和停止信号由PDC内的若干其它模块使用。从“UP”和“DOWN”产生的这两个信号用于TDC中以用于各种控制信号的产生。在“开始”处的上升沿指示UP-DOWN对的开始且在“停止”处的上升沿指示所述对的结束。

UP信号耦合到或门1210和与门1220的第一输入，而DOWN信号耦合到相同门的第二输入。来自或门1210的输出表示开始信号，而与门的输出表示停止信号。

图13A和图13B分别说明由控制多路复用器所使用的Sel_1和Sel_2信号的产生器1300和1350。2-到-1多路复用器的这两个控制信号确定何时允许脉冲进入计数器中以及来自哪一延迟线。“开始”和“停止”信号用于这些控制信号的产生。Sel_1确定来自由“UP”或由“DOWN”计时的延迟线的输出脉冲是否应进入计数器中，且Sel_2确定出自延迟线的脉冲是否应进入计数器中或“0”是否应进入计数器中。

Sel_1产生器1300在具有D输入处的/DOWN且由UP信号计时的D触发器1310的/Q输出处产生Sel_1信号。具有缓冲器1330的D触发器1320经配置为脉冲产生器且用于在停止信号的上升沿处将重设信号供应到Sel_1D触发器1310。最初，在接收“开始”信号之后，“Sel_1”在UP领先于DOWN的情况下为低且在DOWN领先于UP的情况下为高。“停止”到达后，“Sel_1”便变高。

Sel_2产生器1350基于开始信号产生Sel_2信号。具有经拉高的D输入的第一D触发器1360使用开始信号以在开始信号的上升沿处对到Q输出的高电平进行计时。第一D触发器1360的Q输出用于对具有经拉高的D输入的第二D触发器1370进行计时。因此，Sel_2信号由开始信号触发且延迟两个时钟到Q触发器延迟。经配置为脉冲产生器的第三D触发器和缓冲器1390基于停止信号的上升沿将脉冲输出到第一D触发器1360和第二D触发器1370的重设输入。因此，Sel_2随“开始”的上升沿变高且随上升“停止”边沿变低，由此停止延迟线输出脉冲进入计数器中。

图14A和图14B说明用于反馈控制信号的产生器1400和1450。这些反馈控制信号确定延迟线脉冲输出是否应返回以触发在其相应延迟线的输入处的另一脉冲。允许首先到达输入信号“UP”或“DOWN”返回，直到第二输入或“停止”信号到达为止。然而，第二到达输入不使得其相应处理路径中的经延迟脉冲返回。

UP反馈控制产生器1400操作以控制UP反馈路径。如果“UP”领先于“DOWN”，那么DFF1 1410的输出在UP信号的上升沿之后为高。如果Sel_2为高(其在开始之后两个clk-到-Q延迟发生)，那么UP穿过的延迟线被置于反馈模式中。与门1412产生DFF1 1410输出与“Sel_2”的逻辑与以确保输入路径仅在充足时间经提供以用于输入脉冲穿过反馈多路复用器横穿到脉冲产生器的输入之后经破裂以形成反馈路径，因为“Sel_2”在开始之后变高，其又在UP-DOWN对开始之后约一个门延迟变高。重设触发器DFF2 1420经配置有缓冲器1430以在停止信号到达之后产生重设脉冲。

DOWN反馈控制产生器1450操作以控制DOWN反馈路径，且大体上等同于UP反馈控制产生器而配置，其中到DOWN和UP信号的连接颠倒。如果DOWN领先于UP，那么DFF3 1460的输出在DOWN信号的上升沿之后为高。与门1462产生DFF3 1460输出与Sel_2的逻辑与。重设触发器DFF4 1470经配置有缓冲器1480以在停止信号到达之后产生重设脉冲。

图15是刷新控制产生器1500的一实施例的简化示意图。PDC经配置以在每一UP-DOWN对结束之后且在输入信号起始下一循环之前刷新或另外清除任何脉冲的两个延迟线。这通过断开反馈和输入连接，将逻辑“0”注入到延迟线中且在重新连接输入之前等待比延迟链时间长度长的持续时间来进行。

刷新控制产生器1500包括串联连接的D触发器1510、1520、1530，其数目可基于总延迟线延迟的持续时间来确定。所有D输入经拉高。链中的初始D触发器1510由停止信号计时。来自第一D触发器1510的输出驱动输出刷新控制信号的反相器1540。每一后续D触发器(例如，1520和1543)由来自先前D触发器的输出计时。最后D触发器1530驱动重设链中的所有D触发器的状态的缓冲器1550。

因此，触发器的链经配置以提供一输出，其在停止信号之后转变高一个时钟到Q延迟和一个传播延迟。刷新控制信号重设随后N个时钟到Q延迟，所述随后N个时钟到Q延迟由缓冲器1550传播延迟进一步延迟。

在“停止”到达之后，两个反馈控制信号均变低，从而使反馈路径破裂，且接着“刷新”也设定为低，由此使输入连接破裂且将“0”注入到线中。“刷新”稍后一小段时间(约五个clk-到-Q延迟)后变高，从而重新建立输入连接。由于在短持续时间内使输入连接破裂，因此如果下一UP-DOWN对将在此周期期间开始，那么其将被丢失，即将具有盲区。在此设计中，由于刷新的缘故，盲区在标准条件下具有约1.5ns的持续时间。然而，重要的是注意，因为“刷新”实际上在“停止”出现之后且不在UP-DOWN对结束之后发生，所以在比一个TREF持续时间长的相位差期间不存在任何盲区。

图16是相位-数字转换的方法1600的一实施例的简化流程图。方法1600可由(例如)图2的ADPLL中所示的相位-数字转换器(PDC)实施。

方法1600在框1610处开始，其中PDC接收振荡器信号，其可为(例如)来自电压控制振荡器的经分割信号。在图2的ADPLL实例中，由PDC所接收的振荡器信号为来自数字控制振荡器的经分割信号。

PDC进行到框1620，其中PDC接收参考时钟信号，其可为(例如)晶体振荡器信号。在集成电路ADPLL的一实施例中，在集成电路外部的晶体可与芯片上参考振荡器结合使用。尽管方法1600将PDC说明为在振荡器信号的接收之后接收参考时钟，但PDC通常同时且非串联地接收所述两个信号。

PDC进行到框1630且基于振荡器信号和参考时钟产生相位-频率检测(PDC)信号。在图2的实施例中，PFD产生UP信号和DOWN信号，其中术语“UP”和“DOWN”仅区别两个信号且并非功能上描述性的。

PDC进行到框1640且基于PDC信号产生时间-数字转换。在图2的实施例中，TDC经配置以使用对称延迟线产生相位差的正负号和相位差的量值，其中数字值基于经由对称延迟线中的一者的部分脉冲转变和经由延迟线的若干全转变中的一者或一者以上。

PDC进行到框1650且传回作为正负号和量值的数字值。所述正负号从PFD信号确定且所述量值从PFD信号结合延迟线处理确定。

图17是时间-数字转换的方法1700的一实施例的简化流程图。所述方法可由(例如)图2的TDC执行，其中正负号以图3A中所示的方式确定且量值以图4A中所示的方式确定。

方法1700在框1710处开始，其中TDC从PFD接收所述一个或一个以上信号。在图3A的实施例中，PFD基于参考时钟和振荡器信号及其相对于彼此的计时关系(相位)产生UP和DOWN信号。

TDC进行到框1720且基于PFD信号确定相位差的正负号。正负号指示参考时钟是否领先于振荡器信号或反之亦然。

TDC进行到框1730且基于PFD信号产生至少一个脉冲。在图4A的实施例中，TDC经配置有对称处理路径，且TDC触发每一路径中的脉冲产生器。TDC基于UP信号触发脉冲产生器且基于DOWN信号触发第二对称路径中的第二脉冲产生器。

TDC进行到框1740且将脉冲耦合到相应处理路径中的相应延迟线。TDC进行到框1750且确定哪一路径为有效路径。即，TDC确定对称处理路径中的哪一者用于TDC量值转换。有效路径表示针对其脉冲反馈路径有效的路径，其在总时间差超过全延迟转变的情况下使用。

TDC进行到决策框1760且确定脉冲是否已经由延迟线完全转变。如果否，那么TDC进行到决策框1762以确定转换周期是否已结束。如果否，那么TDC返回进行到框1760以监测脉冲经由延迟线的进程。如果在决策框1762处，TDC确定转换周期已结束，那么TDC进行到框1790以确定转换值。

在决策框1760处，如果脉冲已完全横穿延迟线，那么TDC进行到框1770且递增计数器，所述计数器指示有效路径中的脉冲已完全横穿延迟线的次数。TDC进行到决策框1780且确定转换周期是否已结束。

如果转换周期尚未结束，那么TDC进行到框1782且将脉冲反馈到延迟线的输入。TDC可通过馈送经延迟脉冲以触发有效处理路径中的下一脉冲来执行脉冲反馈。在将经延迟脉冲反馈到有效路径的延迟线的输入之后，TDC返回到框1740。

如果在决策框1780处，TDC确定转换周期已结束，那么TDC进行到框1790且确定转换值。

转换值可包括延迟的正负号和量值。如果量值小于经由延迟线的一个全延迟，那么量值可为表示脉冲的经由延迟线的部分转变的精细相位差值。如果量值大于经由延迟线的一个全延迟，那么量值可包括粗略相位差和精细相位差。粗略相位差可由经由延迟线的全转变的数目表示，所述数目由计数器值指示。精细相位差与先前描述的相同。

如果量值大于一个全延迟，那么ADPLL可在获取模式中，且可能不需要由精细相位差所提供的分辨率。在此实施例中，量值可仅由粗略相位差表示，且可省略归因于精细相位差的作用。

如本文中所使用，术语耦合或连接用于表示间接耦合以及直接耦合或连接。在两个或两个以上块、模块、装置或设备经耦合的情况下，在两个经耦合块之间可能存在一个或一个以上介入块。

结合本文中所揭示的实施例描述的各种说明性逻辑块、模块和电路可通过通用处理器、数字信号处理器(DSP)、精简指令集计算机(RISC)处理器、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件，或其经设计以执行本文中所描述的功能的任何组合来实施或执行。通用处理器可为微处理器，但在替代方案中，处理器可为任何处理器、控制器、微控制器或状态机。处理器还可实施为计算装置的组合，例如DSP与微处理器的组合、多个微处理器的组合、一个或一个以上微处理器结合一DSP核心，或任何其它此类配置。

可将结合本文中所揭示的实施例描述的方法、过程或算法的步骤直接体现于硬件中、由处理器所执行的软件模块中，或两者的组合中。方法或过程中的各种步骤或动作可以所示的次序执行，或可以另一次序来执行。另外，可省略一个或一个以上过程或方法步骤，或可将一个或一个以上过程或方法步骤添加到所述方法和过程。可在方法和过程的开始、末尾或介入的现有元件中添加额外步骤、块或动作。

提供对所揭示实施例的以上描述以使得所属领域的一般技术人员能够制作或使用本发明。所属领域的一般技术人员将易于了解对这些实施例的各种修改，且在不偏离本发明的精神或范围的情况下，本文中所界定的一般原理可应用于其它实施例。因此，本发明不希望限于本文中所展示的实施例，而是应被赋予与本文中所揭示的原理和新颖特征一致的最广范围。

Claims (8)

1.一种相位-数字转换器，其包含：

路径选择多路复用器，其经配置以在第一输入处接收参考时钟信号并在第二输入处接收振荡器信号，且进一步经配置以基于第一信号输出所述参考时钟信号及所述振荡器信号中的一者的较早到达边沿；

第一脉冲产生器，其具有耦合到所述路径选择多路复用器的输出的触发输入；

回路控制电路，所述回路控制电路经配置以在第一输入处接收脉冲产生器输出并在第二输入处接收经延迟脉冲信号，且进一步经配置以基于第二信号输出所述脉冲产生器输出或所述经延迟脉冲信号中的一者；

延迟线，其耦合到所述第一脉冲产生器的输出且经配置以基于第三信号的接收指示分数脉冲转变，其中所述第三信号是基于所述参考时钟信号及所述振荡器信号中的一者的较晚到达边沿来确定的；以及

计数器，所述计数器经配置以对由所述延迟线所输出的脉冲的数目进行计数且进一步经配置以基于所述第三信号的接收而输出所述数目。

2.根据权利要求1所述的相位-数字转换器，其进一步包含：

逻辑或门，其经配置以在第一输入处接收所述参考时钟信号，经配置以在第二输入处接收所述振荡器信号，且进一步经配置以在所述第一输入和所述第二输入处产生信号的逻辑或；以及

D触发器，其具有经配置以接收所述参考时钟信号的非反相输入、经配置以接收所述振荡器信号的反相输入和耦合到所述逻辑或门的输出的时钟输入，其中所述第一信号包含所述D触发器的输出。

3.根据权利要求1所述的相位-数字转换器，其中所述延迟线包含分接式延迟线。

4.根据权利要求1所述的相位-数字转换器，其中所述相位-数字转换器的输出包含所述分数脉冲转变。

5.根据权利要求4所述的相位-数字转换器，其中所述分数脉冲转变由温度编码数字值指示。

6.根据权利要求1所述的相位-数字转换器，其中所述延迟线通过所述回路控制电路耦合到所述第一脉冲产生器的输出，且进一步经配置以输出所述经延迟脉冲信号。

7.根据权利要求6所述的相位-数字转换器，其中所述第一信号包括控制输入信号，所述第二信号包括回路控制信号，且所述第三信号包括转换终止信号。

8.根据权利要求1所述的相位-数字转换器，其中如果所述数目非零，那么所述相位-数字转换器的输出包含由所述延迟线所输出的脉冲的所述数目。

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