JPWO2010143241A1 - デジタルｐｌｌ回路、半導体集積回路、表示装置 - Google Patents
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Abstract
位相比較回路(111)は、基準クロック(CKR1)および発振クロック(CKV1)のそれぞれの遷移回数をカウントし、基準クロックの遷移回数が基準カウント値(RR1)に到達するまでの期間を位相比較期間として設定するとともに、基準クロック(CKR1)の周波数に対する所望の発振周波数の倍率値(DD1)と基準カウント値(RR1)とに応じた目標カウント値(C103)と位相比較期間における発振クロックの遷移回数（発振カウント値(C102)）との差を位相誤差値(PP1)として検出する。平滑化回路(12)は、位相誤差値(PP1)を平滑化する。デジタル制御発振回路(13)は、平滑化回路によって平滑化された位相誤差値に応じて発振クロック(CKV1)の周波数を制御する。
Description
この発明は、所望の発振周波数を有する発振クロックを生成するデジタルＰＬＬ回路に関する。
従来より、デジタル化されたＰＬＬ回路が知られている（例えば、特許文献１など）。
特許文献１のデジタルＰＬＬ回路は、リファレンスクロックに同期して周波数制御語（frequency control word）を累積加算することによって積算値を取得するとともに、出力クロックに同期して位相値をインクリメントする。そして、このデジタルＰＬＬ回路は、積算値と位相値との差を位相誤差値として算出し、その位相誤差値に応じて出力クロックの周波数を制御する。このようにして、リファレンスクロックの周波数に対する出力クロックの周波数の倍率が周波数制御語に示された値に一致するように、出力クロックの周波数が制御される。例えば、１００ＭＨｚのリファレンスクロックに基づいて２２５ＭＨｚの出力クロックを生成する場合、周波数制御語は“２．２５”に設定される。
特許文献１のデジタルＰＬＬ回路は、リファレンスクロックに同期して周波数制御語（frequency control word）を累積加算することによって積算値を取得するとともに、出力クロックに同期して位相値をインクリメントする。そして、このデジタルＰＬＬ回路は、積算値と位相値との差を位相誤差値として算出し、その位相誤差値に応じて出力クロックの周波数を制御する。このようにして、リファレンスクロックの周波数に対する出力クロックの周波数の倍率が周波数制御語に示された値に一致するように、出力クロックの周波数が制御される。例えば、１００ＭＨｚのリファレンスクロックに基づいて２２５ＭＨｚの出力クロックを生成する場合、周波数制御語は“２．２５”に設定される。
さらに、特許文献１のデジタルＰＬＬ回路は、リファレンスクロックと出力クロックとの微小位相誤差（出力クロックの１周期よりも小さい位相誤差）を検出するために、時間デジタル変換器（Time to Digital Converter）を備えている。時間デジタル変換器は、縦続接続された複数のインバータからなる遅延回路と、リファレンスクロックの立ち上がりエッジに同期して複数のインバータの出力をそれぞれ保持する複数のレジスタと、複数のレジスタの出力に基づいてリファレンスクロックの立ち上がりエッジと出力クロックの立ち上がりエッジとの時間差を検出するエッジ検出器とを含む。この時間デジタル変換器により、各インバータの遅延時間を最小単位として微小位相誤差を検出している。
しかしながら、特許文献１のデジタルＰＬＬ回路では、時間デジタル変換器によって微小位相誤差を検出するためには、遅延回路の総遅延時間（各インバータの遅延時間の総和）を出力クロックの１周期よりも長くしなければならないので、デジタルＰＬＬ回路の回路面積および消費電力を低減することが困難であった。また、各インバータの出力を時間的に等間隔にするために各インバータ間の配線長を等しくしなければならないため、デジタルＰＬＬ回路の設計難易度が高かった。また、アナログ素子で構成されるインバータには素子ばらつきがあるため、全て同じ遅延量にすることが困難であった。
そこで、この発明は、従来よりも小面積および低消費電力で微小位相誤差を検出できるデジタルＰＬＬ回路を提供することを目的とする。
この発明の１つの局面に従うと、デジタルＰＬＬ回路は、所望の発振周波数を有する発振クロックを生成する回路であって、基準クロックおよび上記発振クロックのそれぞれの遷移回数をカウントし、上記基準クロックの遷移回数が予め設定された基準カウント値に到達するまでの期間を位相比較期間として設定するとともに、上記基準クロックの周波数に対する上記所望の発振周波数の倍率値と上記基準カウント値とに応じた目標カウント値と上記位相比較期間における上記発振クロックの遷移回数との差を位相誤差値として検出する位相比較回路と、上記位相比較回路によって検出された位相誤差値を平滑化する平滑化回路と、上記平滑化回路によって平滑化された位相誤差値に応じて上記発振クロックの周波数を制御するデジタル制御発振回路とを備える。このように構成することにより、従来よりも小面積および低消費電力で、基準クロックと発振クロックとの微小位相誤差（発振クロックの１周期よりも短い位相誤差）を検出でき、発振クロックの周波数を正確に調整できる。
上記位相比較回路は、上記基準クロックの遷移回数のカウントを開始し、上記基準クロックの遷移回数が上記基準カウント値に到達したことを検出する期間設定部と、上記期間設定部によるカウント開始に応答して上記発振クロックの遷移回数のカウントを開始し、上記期間設定部による到達検出に応答して上記発振クロックの遷移回数のカウント値を発振カウント値として出力する発振計数部と、上記基準カウント値に上記倍率値を乗算して得られる値を上記目標カウント値として設定する目標設定部と、上記発振計数部からの発振カウント値と上記目標設定部によって設定された目標カウント値との差を上記位相誤差値として出力する誤差算出部とを含んでいても良い。
この発明のもう１つの局面に従うと、デジタルＰＬＬ回路は、所望の発振周波数を有する発振クロックを生成する回路であって、複数の基準クロックにそれぞれ対応し、自己に対応する基準クロックおよび上記発振クロックのそれぞれの遷移回数をカウントし、自己に対応する基準クロックの遷移回数が予め設定された基準カウント値に到達するまでの期間を位相比較期間として設定するとともに、自己に対応する基準クロックの周波数に対する上記所望の発振周波数の倍率値と上記基準カウント値とに応じた目標カウント値と上記位相比較期間における上記発振クロックの遷移回数との差を位相誤差値として検出する複数の位相比較回路と、上記複数の位相比較回路のそれぞれによって検出された位相誤差値の合計値を平滑化する平滑化回路と、上記平滑化回路によって平滑化された位相誤差値の合計値に応じて上記発振クロックの周波数を制御するデジタル制御発振回路とを備える。このように構成することにより、従来よりも小面積および低消費電力で基準クロックと発振クロックとの微小位相誤差を検出でき、発振クロックの周波数を正確に調整できる。
以上のように、従来よりも小面積および低消費電力で、基準クロックと発振クロックとの微小位相誤差を検出でき、発振クロックの周波数を正確に調整できる。
以下、実施の形態を図面を参照して詳しく説明する。なお、図中同一または相当部分には同一の符号を付しその説明は繰り返さない。
（実施形態１）
図１は、実施形態１によるデジタルＰＬＬ回路１の構成例を示す。デジタルＰＬＬ回路１は、所望の発振周波数を有する発振クロックＣＫＶ１を生成するものであって、位相比較回路１１１と、平滑化フィルタ１２（平滑化回路）と、デジタル制御発振回路１３とを備える。
図１は、実施形態１によるデジタルＰＬＬ回路１の構成例を示す。デジタルＰＬＬ回路１は、所望の発振周波数を有する発振クロックＣＫＶ１を生成するものであって、位相比較回路１１１と、平滑化フィルタ１２（平滑化回路）と、デジタル制御発振回路１３とを備える。
位相比較回路１１１は、発振器１０からの基準クロックＣＫＲ１および発振クロックＣＫＶ１のそれぞれの遷移回数をカウントする。また、位相比較回路１１１は、基準クロックＣＫＲ１の遷移回数が予め設定された基準カウント値ＲＲ１に到達するまでの期間を位相比較期間として設定するとともに、倍率値ＤＤ１と基準カウント値ＲＲ１とに応じた目標カウント値Ｃ１０３と発振カウント値Ｃ１０２（位相比較期間における発振クロックＣＫＶ１の遷移回数）との差を位相誤差値ＰＰ１として検出する。なお、倍率値ＤＤ１は、基準クロックＣＫＲ１の周波数に対する所望の発振周波数の倍率値に相当する。
平滑化フィルタ１２は、位相比較回路１１１によって検出された位相誤差値ＰＰ１を平滑化する。デジタル制御発振回路１３は、平滑化フィルタ１２によって平滑化された位相誤差値に応じて発振クロックＣＫＶ１の周波数を制御する。例えば、デジタル制御発振回路１３は、発振クロックＣＫＶ１を生成するクロック生成器１３１と、位相誤差値が小さくなるほど発振クロックＣＫＶ１の周波数が高くなるようにクロック生成器１３１を制御する制御部１３２とを含む。
〔位相比較回路の構成例〕
次に、図１に示した位相比較回路１１１について詳しく説明する。例えば、位相比較回路１１１は、トリガー生成器１０１と、可変位相累積器１０２と、ターゲット生成器１０３と、誤差値生成器１０４と、誤差平均フィルタ１０５とを含む。
次に、図１に示した位相比較回路１１１について詳しく説明する。例えば、位相比較回路１１１は、トリガー生成器１０１と、可変位相累積器１０２と、ターゲット生成器１０３と、誤差値生成器１０４と、誤差平均フィルタ１０５とを含む。
トリガー生成器１０１（期間設定部）は、基準クロックＣＫＲ１の遷移回数のカウント開始するとともに最初のトリガー信号Ｓ１０１を出力する。また、トリガー生成器１０１のカウント値が基準カウント値ＲＲ１に到達すると、トリガー生成器１０１は、次のトリガー信号Ｓ１０１を出力するとともに、自己のカウント値をリセットして基準クロックＣＫＲ１の遷移回数をカウントを再開する。
可変位相累積器１０２（発振計数部）は、最初のトリガー信号Ｓ１０１の出力に応答して発振クロックＣＫＶ１の遷移回数のカウントを開始する。また、可変位相累積器１０２は、次のトリガー信号の出力に応答して自己のカウント値を発振カウント値Ｃ１０２として出力するとともに、自己のカウント値をリセットして発振クロックＣＫＶ１の遷移回数のカウントを再開する。
ターゲット生成器１０３（目標設定部）は、基準カウント値ＲＲ１に倍率値ＤＤ１を乗算して得られる値を目標カウント値Ｃ１０３として設定する。すなわち、目標カウント値Ｃ１０３は、発振クロックＣＫＶ１の周波数が所望の発振周波数と等しい場合に可変位相累積器１０２から出力される発振カウント値Ｃ１０２に相当する。
誤差値生成器１０４（誤差算出部）は、可変位相累積器１０２からの発振カウント値Ｃ１０２とターゲット生成器１０３によって設定された目標カウント値Ｃ１０３との差を位相誤差値として出力する。誤差平均フィルタ１０５は、誤差値生成器１０４からの位相誤差値に対して平均化処理を施し、平均化処理によって得られた結果を位相誤差値ＰＰ１として出力する。なお、誤差平均フィルタ１０５を介さずに、誤差値生成器１０４によって得られた位相誤差値を位相誤差値ＰＰ１として出力しても良い。
〔位相比較回路の動作〕
ここで、図２を参照して、図１に示した位相比較回路１１１による動作について説明する。なお、ここでは、基準クロックＣＫＲ１の周波数を“１００ＭＨｚ”とし、所望の発振周波数を“２２５ＭＨｚ”とし、倍率値ＤＤ１を“２．２５（＝２２５／１００）”とする。また、基準カウント値ＲＲ１を“４”とし、目標カウント値Ｃ１０２を“９（＝４×２．２５）”とする。
ここで、図２を参照して、図１に示した位相比較回路１１１による動作について説明する。なお、ここでは、基準クロックＣＫＲ１の周波数を“１００ＭＨｚ”とし、所望の発振周波数を“２２５ＭＨｚ”とし、倍率値ＤＤ１を“２．２５（＝２２５／１００）”とする。また、基準カウント値ＲＲ１を“４”とし、目標カウント値Ｃ１０２を“９（＝４×２．２５）”とする。
まず、トリガー生成器１０１は、基準クロックＣＫＲ１の遷移回数（ここでは、立ち上がりエッジの発生回数）のカウントを開始するとともに、トリガー信号Ｓ１０１を出力する。可変位相累積器１０２は、トリガー信号Ｓ１０１の出力に応答して発振クロックＣＫＶ１の遷移回数のカウントを開始する。次に、トリガー生成器１０１のカウント値が「４」に到達すると、トリガー生成器１０１は、トリガー信号Ｓ１０１を出力する。さらに、トリガー生成器１０１は、トリガー信号Ｓ１０１の出力とともに自己のカウント値をリセットして基準クロックＣＫＲ１の遷移回数のカウントを再開する。一方、可変位相累積器１０２は、トリガー信号Ｓ１０１の出力に応答してカウント値「９」を発振カウント値Ｃ１０２として出力する。さらに、可変位相累積器１０２は、発振カウント値Ｃ１０２の出力とともに自己のカウント値をリセットして発振クロックＣＫＶ１の遷移回数のカウントを再開する。このようにして、トリガー信号Ｓ１０１の出力から次のトリガー信号Ｓ１０１の出力までの期間（位相比較期間）における発振クロックＣＫＶ１の遷移回数が発振カウント値Ｃ１０２として出力される。
図２のように、発振クロックＣＫＶ１の周波数が所望の発振周波数と等しい（または、ほぼ等しい）場合、発振カウント値Ｃ１０２は、目標カウント値「９」と等しくなる。一方、発振クロックＣＫＶ１の周波数が所望の発振周波数よりも大きい場合、発振カウント値Ｃ１０２は、目標カウント値Ｃ１０３よりも大きく、位相誤差値ＰＰ１は、正の値を示す。また、発振クロックＣＫＶ１の周波数が所望の発振周波数よりも小さい場合、発振カウント値Ｃ１０２は目標カウント値Ｃ１０３よりも小さく、位相誤差値ＰＰ１は、負の値を示す。さらに、発振クロックＣＫＶ１の周波数と所望の発振周波数との差が大きくなるほど、発振カウント値Ｃ１０２と目標カウント値Ｃ１０３との差も大きくなる。
以上のように、発振カウント値Ｃ１０２と目標カウント値Ｃ１０３との差を位相誤差値として検出することにより、基準クロックＣＫＲ１と発振クロックＣＫＶ１との微小位相誤差（発振クロックＣＫＶ１の１周期よりも小さい位相誤差）を検出できる。これにより、時間デジタル変換器を利用することなく微小位相誤差を検出できるので、従来よりも小面積および低消費電力で微小位相誤差を検出でき、発振クロックＣＫＶ１の周波数を正確に調整できる。
（実施形態２）
図３は、実施形態２によるデジタルＰＬＬ回路２の構成例を示す。デジタルＰＬＬ回路２は、図１に示したＰＬＬ回路１の構成に加えて、セレクタ２０１，２０２，２０３と、スケジューラ２０４とを備える。
図３は、実施形態２によるデジタルＰＬＬ回路２の構成例を示す。デジタルＰＬＬ回路２は、図１に示したＰＬＬ回路１の構成に加えて、セレクタ２０１，２０２，２０３と、スケジューラ２０４とを備える。
セレクタ２０１（基準クロック選択部）は、スケジューラ２０４による制御に応答して、ｎ個（ｎは２以上の整数）の基準クロックＣＫＲ１，ＣＫＲ２，…，ＣＫＲｎのうちいずれか１つを選択して位相比較回路１１１に供給する。基準クロックＣＫＲ１，ＣＫＲ２，…，ＣＫＲｎは、それぞれ異なる周波数を有する。
セレクタ２０２（倍率値選択部）は、スケジューラ２０４による制御に応答して、ｎ個の倍率値ＤＤ１，ＤＤ２，…，ＤＤｎのうちいずれか１つを選択して位相比較回路１１１に供給する。倍率値ＤＤ１，ＤＤ２，…，ＤＤｎは、それぞれ、基準クロックＣＫＲ１，ＣＫＲ２，…，ＣＫＲｎに対応する。例えば、基準クロックＣＫＲ１，ＣＫＲ２，ＣＫＲ３が、それぞれ“１００ＭＨｚ”，“１０ＭＨｚ”，“１ＭＨｚ”である場合、倍率値ＤＤ１，ＤＤ２，ＤＤ３は、それぞれ“２．２５”，“２２．５”，“２２５”を示していても良い。
セレクタ２０３（基準カウント値選択部）は、スケジューラ２０４による制御に応答して、ｎ個の基準カウント値ＲＲ１，ＲＲ２，…，ＲＲｎのうちいずれか１つを選択して位相比較回路１１１に供給する。基準カウント値ＲＲ１，ＲＲ２，…，ＲＲｎは、それぞれ、基準クロックＣＫＲ１，ＣＫＲ２，…，ＣＫＲｎに対応する。例えば、基準クロックＣＫＲ１，ＣＫＲ２，ＣＫＲ３が、それぞれ“１００ＭＨｚ”，“１０ＭＨｚ”，“１ＭＨｚ”である場合、基準カウント値ＲＲ１，ＲＲ２，ＲＲ３は、それぞれ“４”，“２”，“１”を示していても良い。
スケジューラ２０４は、位相誤差値ＰＰ１（または、誤差値生成器１０４によって得られた位相誤差値）の大きさに応じて、セレクタ２０１，２０２，２０３を制御する。例えば、スケジューラ２０４は、セレクタ２０１，２０２，２０３に基準クロック，倍率値，基準カウント値を選択させた後、所定時間内に位相誤差値ＰＰ１が所定範囲（例えば、位相ロック状態とみなせる範囲）の中に収まらない場合には、セレクタ２０１，２０２，２０３に基準クロック，倍率値，基準カウント値を再度選択させる。このようにして、位相誤差値ＰＰ１が所定範囲の中に収まるまで、基準クロック，倍率値，基準カウント値の組合せが、予め定められた順番で切り替えられる。例えば、基準クロックＣＫＲ１，倍率値ＤＤ１，基準カウント値ＲＲ１の組合せ、基準クロックＣＫＲ２，倍率値ＤＤ２，基準カウント値ＲＲ２の組合せ、…、基準クロックＣＫＲｎ，倍率値ＤＤｎ，基準カウント値ＲＲｎの組合せの順番で選択される。
以上のように、基準クロック，倍率値，基準カウント値の最適な組合せを探索するために基準クロック，倍率値，基準カウント値の組合せを順次切り替えることにより、周波数引き込み特性を最適化することができる。
なお、デジタルＰＬＬ回路２は、発振クロックＣＫＶ１の周波数が所望の発振周波数（例えば、ユーザによって指定された放送局の周波数）に一致していることを検出するロック検知回路をさらに備えていても良い。この場合、スケジューラ２０４は、ロック検知回路によって発振クロックＣＫＶ１の周波数が所望の発振周波数に一致することが検出されるまで、基準クロック，倍率値，基準カウント値の組合せを切り替えても良い。
（実施形態３）
図４は、実施形態３によるデジタルＰＬＬ回路３の構成例を示す。デジタルＰＬＬ回路３は、図１に示したＰＬＬ回路１の構成に加えて、（ｎ−１）個の位相比較回路１１２，…，１１ｎを備える。位相比較回路１１２，…，１１ｎは、図１に示した位相比較回路１１１と同様の構成を有する。
図４は、実施形態３によるデジタルＰＬＬ回路３の構成例を示す。デジタルＰＬＬ回路３は、図１に示したＰＬＬ回路１の構成に加えて、（ｎ−１）個の位相比較回路１１２，…，１１ｎを備える。位相比較回路１１２，…，１１ｎは、図１に示した位相比較回路１１１と同様の構成を有する。
位相比較回路１１１，１１２，…，１１ｎは、それぞれ、発振クロックＣＫＶ１と、基準クロックＣＫＲ１，ＣＫＲ２，…，ＣＫＲｎとを受ける。また、位相比較回路１１１，１１２，…，１１ｎには、それぞれ、基準カウント値ＲＲ１，ＲＲ２，…，ＲＲｎおよび倍率値ＤＤ１，ＤＤ２，…，ＤＤｎが設定される。基準クロックＣＫＲ１，ＣＫＲ２，…，ＣＫＲｎは、それぞれ異なる周波数を有する。基準カウント値ＲＲ１，ＲＲ２，…，ＲＲｎは、それぞれ、基準クロックＣＫＲ１，ＣＫＲ２，…，ＣＫＲｎに対応する。すなわち、位相比較回路１１１，１１２，…，１１は、それぞれ異なるタイミングで、位相誤差値ＰＰ１，ＰＰ２，…，ＰＰｎを検出する。
平滑化フィルタ１２は、位相比較回路１１１，１１２，…，１１ｎによってそれぞれ検出された位相誤差値ＰＰ１，ＰＰ２，…，ＰＰｎの合計値を平滑化する。デジタル制御発振回路１３は、平滑化フィルタ１２によって平滑化された位相誤差値ＰＰ１，ＰＰ２，…，ＰＰｎの合計値に応じて発振クロックＣＫＶ１の周波数を制御する。例えば、デジタル制御発振回路１３は、平滑化フィルタ１２の出力が小さくなるほど発振クロックＣＫＶ１の周波数が高くなるように制御する。
以上のように構成することにより、周波数応答特性を早くすることができる。
（実施形態４）
図５は、実施形態４によるデジタルＰＬＬ回路４の構成例を示す。デジタルＰＬＬ回路４は、図４に示したＰＬＬ回路３の構成に加えて、遅延回路４１を備える。遅延回路４１は、基準クロックＣＫＲ１を順次遅延させることにより、それぞれ異なる位相を有する基準クロックＣＫＲ２，…，ＣＫＲｎを出力する。例えば、遅延回路４１は、縦続接続された（ｎ−１）個の遅延素子４０１，４０１，…を含む。なお、遅延回路４１の遅延時間（遅延素子４０１，４０１，…の遅延時間の総和）は、発振クロックＣＫＶ１の１周期よりも小さいかもしくは等しいことが好ましい。
図５は、実施形態４によるデジタルＰＬＬ回路４の構成例を示す。デジタルＰＬＬ回路４は、図４に示したＰＬＬ回路３の構成に加えて、遅延回路４１を備える。遅延回路４１は、基準クロックＣＫＲ１を順次遅延させることにより、それぞれ異なる位相を有する基準クロックＣＫＲ２，…，ＣＫＲｎを出力する。例えば、遅延回路４１は、縦続接続された（ｎ−１）個の遅延素子４０１，４０１，…を含む。なお、遅延回路４１の遅延時間（遅延素子４０１，４０１，…の遅延時間の総和）は、発振クロックＣＫＶ１の１周期よりも小さいかもしくは等しいことが好ましい。
位相比較回路１１１，１１２，…，１１ｎは、それぞれ、基準クロックＣＫＲ１および遅延回路４１からの基準クロックＣＫＲ２，…，ＣＫＲｎ（遅延素子４０１，４０１，…の出力）を受ける。また、位相比較回路１１１，１１２，…，１１ｎには、それぞれ、発振クロックＣＫＶ１が供給され、同一の基準カウント値ＲＲ１および同一の倍率値ＤＤ１が設定される。すなわち、位相比較回路１１１，１１２，…，１１ｎは、それぞれ異なるタイミングで位相誤差値ＰＰ１，ＰＰ２，…，ＰＰｎを検出する。
以上のように構成することにより、精度良く位相誤差を検出できる。
（実施形態４の変形例）
なお、図６のように、デジタルＰＬＬ回路４は、図５に示した遅延回路４１に代えて、遅延回路４２を備えていても良い。遅延回路４２は、発振クロックＣＫＶ１を順次遅延させることにより、発振クロックＣＫＶ２，…，ＣＫＶｎを出力する。例えば、遅延回路４２は、縦続接続された（ｎ−１）個の遅延素子４０２，４０２，…を含む。なお、遅延回路４２の遅延時間（遅延素子４０２，４０２，…の遅延時間の総和）は、発振クロックＣＫＶ１の１周期よりも小さいかもしくは等しいことが好ましい。
なお、図６のように、デジタルＰＬＬ回路４は、図５に示した遅延回路４１に代えて、遅延回路４２を備えていても良い。遅延回路４２は、発振クロックＣＫＶ１を順次遅延させることにより、発振クロックＣＫＶ２，…，ＣＫＶｎを出力する。例えば、遅延回路４２は、縦続接続された（ｎ−１）個の遅延素子４０２，４０２，…を含む。なお、遅延回路４２の遅延時間（遅延素子４０２，４０２，…の遅延時間の総和）は、発振クロックＣＫＶ１の１周期よりも小さいかもしくは等しいことが好ましい。
位相比較回路１１１，１１２，…，１１ｎは、それぞれ、発振クロックＣＫＶ１および遅延回路４２からの発振クロックＣＫＶ２，…，ＣＫＶｎ（遅延素子４０２，４０２，…の出力）を受ける。また、位相比較回路１１１，１１２，…，１１ｎには、それぞれ、同一の基準クロックＣＫＲ１が供給され、同一の基準カウント値ＲＲ１および同一の倍率値ＤＤ１が設定される。
以上のように構成することにより、複数の発振器を使用しなくても良くなる。
（ゲイン調整回路）
デジタルＰＬＬ回路１，２，３，４は、図７に示したゲイン調整回路５１をさらに備えていても良い。例えば、ゲイン調整回路５１は、符号判定部５０１と、ゲイン制御部５０２と、乗算器５０３とを含む。符号判定部５０１は、位相誤差値ＰＰ１が更新される毎に位相誤差値ＰＰ１の符号が正であるのか負であるのかを判定する。ゲイン制御部５０２は、符号判定部５０１による判定結果に基づいてゲイン値Ｇ５０２を出力する。例えば、ゲイン制御部５０２は、同一の判定結果の連続回数が所定回数よりも多くなるほど（すなわち、位相ロック状態に近くなるほど）に、ゲイン値Ｇ５０２を減少させる。また、ゲイン制御部５０２は、リセット信号ＲＥＳＥＴが供給されると、“１”を示すゲイン値Ｇ５０２を出力する。例えば、リセット信号ＲＥＳＥＴは、ＰＬＬ回路を搭載するシステムが安定状態（例えば、位相ロック状態になってクロックが安定している状態、位相誤差値がほぼ０である状態、電波が乱れることなく受信できている状態など）になった場合に供給される。乗算器５０３は、位相誤差値ＰＰ１にゲイン値Ｇ５０２を乗算し、その乗算結果を位相誤差値ＰＰＰ１として平滑化フィルタ１２に出力する。
デジタルＰＬＬ回路１，２，３，４は、図７に示したゲイン調整回路５１をさらに備えていても良い。例えば、ゲイン調整回路５１は、符号判定部５０１と、ゲイン制御部５０２と、乗算器５０３とを含む。符号判定部５０１は、位相誤差値ＰＰ１が更新される毎に位相誤差値ＰＰ１の符号が正であるのか負であるのかを判定する。ゲイン制御部５０２は、符号判定部５０１による判定結果に基づいてゲイン値Ｇ５０２を出力する。例えば、ゲイン制御部５０２は、同一の判定結果の連続回数が所定回数よりも多くなるほど（すなわち、位相ロック状態に近くなるほど）に、ゲイン値Ｇ５０２を減少させる。また、ゲイン制御部５０２は、リセット信号ＲＥＳＥＴが供給されると、“１”を示すゲイン値Ｇ５０２を出力する。例えば、リセット信号ＲＥＳＥＴは、ＰＬＬ回路を搭載するシステムが安定状態（例えば、位相ロック状態になってクロックが安定している状態、位相誤差値がほぼ０である状態、電波が乱れることなく受信できている状態など）になった場合に供給される。乗算器５０３は、位相誤差値ＰＰ１にゲイン値Ｇ５０２を乗算し、その乗算結果を位相誤差値ＰＰＰ１として平滑化フィルタ１２に出力する。
以上のように、ゲイン調整回路５１は、位相誤差値ＰＰ１に対して符号判定処理を繰り返し実行し、同一の判定結果の連続回数に応じて位相誤差値ＰＰ１を増減させる。これにより、非位相ロック状態から位相ロック状態への遷移時間を短縮できるとともに位相ロック状態から非位相ロック状態への遷移を抑制できる。
また、ゲイン調整回路５１は、リセット信号ＲＥＳＥＴが供給された場合に、位相誤差値ＰＰ１を増減させずにそのまま位相誤差値ＰＰＰ１として出力する。これにより、不要なゲイン制御による消費電力の増大を抑制できる。
なお、図４，図５，図６に示したデジタルＰＬＬ回路にゲイン調整回路５１に適用する場合，ゲイン調整回路５１は、位相誤差値ＰＰ１，ＰＰ２，…，ＰＰｎの合計値に対して上述のゲイン制御を実行しても良い。
（半導体集積回路，表示装置）
また、図８のように、デジタルＰＬＬ回路１，２，３，４は、半導体集積回路に搭載されていても良い。図８に示した半導体集積回路６０は、デジタルＰＬＬ回路１の他に、信号処理回路６０１を備える。信号処理回路６０１は、デジタルＰＬＬ回路１からの発振クロックＣＫＶ１に同期して、入力信号Ｓｉｎを処理して出力信号Ｓｏｕｔを出力する。なお、入力信号Ｓｉｎは、無線通信路を介して供給されるものであっても良いし、有線通信路（例えば、光ファイバ，同軸ケーブル，電力線路など）を介して供給されるものであっても良い。
また、図８のように、デジタルＰＬＬ回路１，２，３，４は、半導体集積回路に搭載されていても良い。図８に示した半導体集積回路６０は、デジタルＰＬＬ回路１の他に、信号処理回路６０１を備える。信号処理回路６０１は、デジタルＰＬＬ回路１からの発振クロックＣＫＶ１に同期して、入力信号Ｓｉｎを処理して出力信号Ｓｏｕｔを出力する。なお、入力信号Ｓｉｎは、無線通信路を介して供給されるものであっても良いし、有線通信路（例えば、光ファイバ，同軸ケーブル，電力線路など）を介して供給されるものであっても良い。
さらに、図９のように、半導体集積回路６０は、表示装置（例えば、プラズマテレビ，液晶テレビ，携帯電話など）や通信装置（例えば、ラジオなど）に搭載されていても良い。図９に示した表示装置７０は、半導体集積回路６０の他に、画像再生回路７０１（例えば、ディスプレイ）を備える。画像再生回路７０１は、半導体集積回路６０からの出力信号Ｓｏｕｔ（画像信号）から画像を再生する。
以上のように、上述のデジタルＰＬＬ回路は、小面積および低消費電力で微小位相誤差を検出できるので、表示装置や通信装置などに搭載されるクロック生成回路として有用である。
１，２，３，４ デジタルＰＬＬ回路
１１１，１１２，…，１１ｎ 位相比較回路
１２ 平滑化フィルタ
１３ デジタル制御発振回路
１０１ トリガー生成器（期間設定部）
１０２ 可変位相累積器（発振計数部）
１０３ ターゲット生成器（目標設定部）
１０４ 誤差値生成器（誤差算出部）
１０５ 誤差平均フィルタ
２０１ セレクタ（基準クロック選択部）
２０２ セレクタ（倍率値選択部）
２０３ セレクタ（基準カウント値）
２０４ スケジューラ
４１，４２ 遅延回路
５１ ゲイン調整回路
６０ 半導体集積回路
６０１ 信号処理回路
７０ 表示装置
７０１ 画像再生回路
１１１，１１２，…，１１ｎ 位相比較回路
１２ 平滑化フィルタ
１３ デジタル制御発振回路
１０１ トリガー生成器（期間設定部）
１０２ 可変位相累積器（発振計数部）
１０３ ターゲット生成器（目標設定部）
１０４ 誤差値生成器（誤差算出部）
１０５ 誤差平均フィルタ
２０１ セレクタ（基準クロック選択部）
２０２ セレクタ（倍率値選択部）
２０３ セレクタ（基準カウント値）
２０４ スケジューラ
４１，４２ 遅延回路
５１ ゲイン調整回路
６０ 半導体集積回路
６０１ 信号処理回路
７０ 表示装置
７０１ 画像再生回路
Claims (12)
- 所望の発振周波数を有する発振クロックを生成する回路であって、
基準クロックおよび前記発振クロックのそれぞれの遷移回数をカウントし、前記基準クロックの遷移回数が予め設定された基準カウント値に到達するまでの期間を位相比較期間として設定するとともに、前記基準クロックの周波数に対する前記所望の発振周波数の倍率値と前記基準カウント値とに応じた目標カウント値と前記位相比較期間における前記発振クロックの遷移回数との差を位相誤差値として検出する位相比較回路と、
前記位相比較回路によって検出された位相誤差値を平滑化する平滑化回路と、
前記平滑化回路によって平滑化された位相誤差値に応じて前記発振クロックの周波数を制御するデジタル制御発振回路とを備える
ことを特徴とするデジタルＰＬＬ回路。 - 請求項１において、
前記位相比較回路は、
前記基準クロックの遷移回数のカウントを開始し、前記基準クロックの遷移回数が前記基準カウント値に到達したことを検出する期間設定部と、
前記期間設定部によるカウント開始に応答して前記発振クロックの遷移回数のカウントを開始し、前記期間設定部による到達検出に応答して前記発振クロックの遷移回数のカウント値を発振カウント値として出力する発振計数部と、
前記基準カウント値に前記倍率値を乗算して得られる値を前記目標カウント値として設定する目標設定部と、
前記発振計数部からの発振カウント値と前記目標設定部によって設定された目標カウント値との差を前記位相誤差値として出力する誤差算出部とを含む
ことを特徴とするデジタルＰＬＬ回路。 - 請求項１において、
それぞれ異なる周波数を有する複数の基準クロックのうちいずれか１つを選択して前記位相比較回路に供給する基準クロック選択部と、
前記複数の基準クロックにそれぞれ対応する複数の倍率値のうちいずれか１つを選択して前記位相比較回路に供給する倍率値選択部と、
前記複数の基準クロックにそれぞれ対応する複数の基準カウント値のうちいずれか１つを選択して前記位相比較回路に供給する基準カウント値選択部とをさらに備える
ことを特徴とするデジタルＰＬＬ回路。 - 請求項１において、
前記位相比較回路によって検出された位相誤差値を増減させて前記平滑化回路に供給するゲイン調整回路をさらに備える
ことを特徴とするデジタルＰＬＬ回路。 - 請求項４において、
前記ゲイン調整回路は、前記位相比較回路によって検出された位相誤差値の符号が正であるのか負であるのかを判定する処理を繰り返し実行し、同一の判定結果の連続回数に応じて前記位相誤差値を増減させて前記平滑化回路に供給する
ことを特徴とするデジタルＰＬＬ回路。 - 請求項４において、
前記ゲイン調整回路は、リセット信号が供給された場合に、前記位相比較回路によって位相誤差値を増減させることなくそのまま前記平滑化回路に供給する
ことを特徴とするデジタルＰＬＬ回路。 - 所望の発振周波数を有する発振クロックを生成する回路であって、
複数の基準クロックにそれぞれ対応し、自己に対応する基準クロックおよび前記発振クロックのそれぞれの遷移回数をカウントし、自己に対応する基準クロックの遷移回数が予め設定された基準カウント値に到達するまでの期間を位相比較期間として設定するとともに、自己に対応する基準クロックの周波数に対する前記所望の発振周波数の倍率値と前記基準カウント値とに応じた目標カウント値と前記位相比較期間における前記発振クロックの遷移回数との差を位相誤差値として検出する複数の位相比較回路と、
前記複数の位相比較回路のそれぞれによって検出された位相誤差値の合計値を平滑化する平滑化回路と、
前記平滑化回路によって平滑化された位相誤差値の合計値に応じて前記発振クロックの周波数を制御するデジタル制御発振回路とを備える
ことを特徴とするデジタルＰＬＬ回路。 - 請求項７において、
前記複数の基準クロックは、それぞれ異なる周波数を有する
ことを特徴とするデジタルＰＬＬ回路。 - 請求項７において、
前記複数の基準クロックは、それぞれ異なる位相を有する
ことを特徴とするデジタルＰＬＬ回路。 - 請求項７において、
前記デジタル制御発振回路からの発振クロックを順次遅延させることによって複数の遅延発振クロックを生成する遅延回路をさらに備え、
前記複数の位相比較回路の各々は、前記デジタル制御発振回路からの発振クロックまたは前記複数の遅延発振クロックのいずれか１つに対応する
ことを特徴とするデジタルＰＬＬ回路。 - 請求項１〜１０のいずれか１項に記載のデジタルＰＬＬ回路と、
前記デジタルＰＬＬ回路からの発振クロックに同期して信号を処理する信号処理回路とを備える
ことを特徴とする半導体集積回路。 - 請求項１１に記載の半導体集積回路と、
前記半導体集積回路によって処理された信号から画像を再生する画像再生回路とを備える
ことを特徴とする表示装置。
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